CN1691331A - 半导体集成电路器件 - Google Patents

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宿利章二
小森和宏
奥山幸祐
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Abstract

一种半导体衬底上的半导体集成电路器件，包括：逻辑电路；非易失性存储器；以及外部输入/输出电路，其中所述非易失性存储器包括：非易失性存储器元件，所述非易失性存储器元件被构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管具有形成在第一导电型的半导体区域中的第二导电型的源和漏，在所述源和漏之间限定的沟道上形成的栅极绝缘膜，和在所述栅极绝缘膜上形成的浮动栅极；所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。

Description

半导体集成电路器件
本申请是第00803360.9号、发明名称为“半导体集成电路和非易失性存储器元件”的中国专利申请的分案申请。
技术领域
本发明涉及一种具有电可擦除和可编程非易失性存储器元件的半导体集成电路，并且本发明还涉及半导体工艺技术，例如，其在应用于具有非易失性存储器的半导体集成电路时是有效的，其中可将两个非易失性存储器元件用作存储单元。
背景技术
近年来，作为存储有数据或程序构成的数据的存储器件，公众的注意力已经集中到了快速电可擦除只读存储器(下面称作“快速存储器”)，其可考虑作为非易失性存储器件，使其可存储数据或使数据存储于其中，该存储器件可以在预定单元中共同地进行电擦除/编程。快速存储器的存储单元由电可擦除和可编程非易失性存储器元件构成，并且能够将写入到存储器单元中的数据或程序构成的数据擦除，并且可将新的数据或程序构成的数据再写入(编程)到存储器单元中。
因此，在快速存储器或具有快速存储器已被装配到应用系统中以后，在例如改变数据、补救程序错误或更新程序的情况下，存储在快速存储器中的数据或由程序构成的数据可以改变，使得用于应用程序开发的期限可以缩短，并且使应用程序开发的灵活性得到加强。
另一方面，在近年来，也已经注意到系统半导体器件(下面也称作“系统LSI”)，其中一个系统可以通过在单一半导体衬底上形成中央处理单元(下面也可称作“CPU”)作为数据控制器件，形成动态随机存取存储器(下面也称作“DRAM”)作为大规模存储器件，形成静态随机存取存储器(下面也称作“SRAM”)作为高速存储器件或高速缓冲存储器，和形成其他功能电路而构成单一半导体集成电路。该系统LSI对于减小印刷电路板或封装电路板等的尺寸，尤其是对于减小移动电话机、便携式数据终端、或类似的便携式设备的尺寸以及减轻其重量，都是十分有效的。
顺言之，在完成本发明以后，发明人通过下述的观点A和观点B对公知实例进行了调查研究。
观点A是将单层的多晶硅栅极用于形成非易失性存储器的存储单元，而观点B是采用不同的方式使用两个存储器单元。
因此，就观点A来说，已经找到下列专利公告：US5440159，US5504706，日本专利申请JP212471/1992(对应的美国专利号为US5457335)，和Oosaki等人在IEEE固态电路杂志Vol.29，No.3，1994年3月，第311-316页上发表的“用于标准CMOS工艺的单一多晶EEPROM单元结构”。
另一方面，就观点B来说，已经找到下列专利公告：日本专利申请JP163797/1992，JP263999/1989，JP74392/1992，JP127478/1992，JP129091/1992，和JP268180/1994，以及美国专利公告，US5029131。
另外，日本专利申请公告JP212471/1992也公开了一种技术，其中使用电可编程非易失性存储器(EPROM)作为只读存储器(ROM)的补救电路。还有，专利公告包含了关于按照本发明单层栅极结构的非易失性存储器元件的陈述，其中所述元件可用作电可编程和可擦除非易失性存储器元件，其可在承载高电压下执行编程并且可通过对源极或漏极施加高电压以隧道电流执行擦除，或以隧道电流执行编程和擦除。
通过对公知实例进行调查研究所找到的文献完全没有公开这样的观点，即使用单一多晶硅层的非易失性存储器单元可以以不同形式加以使用，该观点涉及到，在使用了单一多晶硅层的非易失性存储器单元以不同形式等加以使用的情况下，存储器单元的初始阈值电压(在热平衡状态下的阈值电压)与在数据读出模式下的字线电位之间的关系。
还有，发明人揭示出下列事实：
发明人已经发现，即使以不同形式加以使用的存储器单元结构仍存在的第一个问题在于，由于电荷保留特性的变差而出现的读出错误率会受到初始阈值电压状态的极大影响，在这样的情况下，在浮动栅极上几乎不存在电荷，还会受到写入和擦除状态下的阈值电压，以及读出操作下的字线电位的影响。顺言之，下面所涉及到的图12和13不属于公知技术，而其由发明人提供就是为了便于理解本发明。
图12表示在初始阈值电压(Vthi)设置在较高状态下时存储器单元的阈值电压分布。举个例子，初始阈值电压(Vthi)可设置为高于在擦除状态下的低阈值电压(VthL)和在写入状态下的高阈值电压(VthH)之间的平均值。读出字线电位(Vread)可设置在低阈值电压(VthL)和初始阈值电压(Vthi)范围内。在该设置状态下，在初始阈值电压(Vthi)和高阈值电压(VthH)之间的电压差较小，在该状态下电子会累积在浮动栅极上。也就是说，累积电荷的量较小，并且在保持状态下施加到隧道氧化膜上的保留场强较低。因此，由电荷从浮动栅极漏泄而产生的阈值电压的下降会难以出现。另一方面，在电子引入到浮动栅极中的方向上的电场可通过在读出操作中的字线电压而提供给低阈值电压(VthL)的存储器单元的隧道氧化膜，使得阈值电压或所谓“电荷增益”的升高会出现。在这种情况下，阈值电压所不期望的升高会增加到初始阈值电压(Vthi)，使得当阈值电压高于读出字线电位(Vread)时，数据会颠倒而导致读出错误。因此，发明人已经揭示了，图12所示的特性在数据保持上是比较好的，而其不会受到电荷增益的影响。
与上述情况相反，图13示出了在初始阈值电压(Vthi)设置为较低情况下，存储器单元的阈值电压分布。举个实例，初始阈值电压(Vthi)可设置为低于低阈值电压(VthL)和高阈值电压(VthH)之间的平均值。读出字线电位(Vread)可设置在低阈值电压(VthL)和初始阈值电压(Vthi)之间的之间范围内。在该设置状态下，在初始阈值电压(Vthi)和低阈值电压(VthL)之间的电压差是低的，在该情况下，电子不会累积在浮动栅极上，并且在读出操作下的字线电压基础上的电荷增益将难以出现。另一方面，高阈值电压(VthH)的存储器单元具有与初始阈值电压(Vthi)大的电压差，使得累积电荷的量较大，并且使施加到保持状态下的隧道氧化膜上的保留场强较高。因此，由电荷从浮动栅极上的泄露所引起的阈值电压所不期望的下降很容易出现。在该情况下，阈值电压所不期望的下降会增加到初始阈值电压(Vthi)，使得当阈值电压低于读出字线电位(Vread)时，数据会颠倒，从而导致读出错误。发明人已经发现，图13所示特性可避免电荷增益，并且可产生由于在低阈值电压(VthL)与读出字线电位(Vread)之间大的差而比较大的读出电流，而其在数据保持上不太好。
作为第二个问题，其问题还在于，对于具有浮动栅极/控制栅极的垂直叠层结构的存储器单元来说，也就是叠层栅极型存储器单元，其制造成本会由于复杂的存储器单元结构而增加。尤其是在所谓“系统LSI”(大规模集成)产品中，其中快速存储器组合有高速逻辑电路、DRAM(动态随机存取存储器)等，以及其市场近年来迅速扩大，从而导致其制造成本的增加以使叠层栅极型存储器单元适用于快速存储器。按照发明人的研究，这是由于光掩模和制造步骤数量的增加而引起的。由于快速存储器的隧道氧化膜要比用于逻辑电路的晶体管栅极氧化膜或DRAM单元晶体管的栅极氧化膜厚，因此需要一种掩模，用以分别形成隧道氧化膜，一种掩模，用以加入并加工多晶硅膜到快速存储器的浮动栅极上，一种掩模，用以加工快速存储器的字线，一种杂质注入掩模，用以形成快速存储器的漏区，和各杂质注入掩模，用于形成由写入和擦除电路构成的高耐压晶体管的低浓度N型源和漏区和低浓度P型源和漏区，并且掩模数加在一起至少为6。因此，在成本上提供一种便宜的系统LSI用于民用商品是困难的，其中封装有使用叠层栅极型存储器单元的快速存储器。为了克服该困难，可制成单层多晶硅栅极结构的非易失性存储器元件。
然而，还有必要考虑到单层多晶硅栅极结构的非易失性存储器元件的栅极氧化膜厚度与同非易失性存储器元件封装在一起的任何其他电路的MIS晶体管栅极氧化膜厚度的关系。按照发明人的研究，非易失性存储器元件的再写入次数的限制与栅极氧化膜的厚度有关，并且栅极氧化膜应最好加厚，以便改进元件信息保持能力变差的过程。然而，为了避免半导体集成电路制造过程的复杂化，需要将单层栅极结构的非易失性存储器元件中栅极氧化膜的制造厚度与其他电路的MIS晶体管栅极氧化膜的厚度共同加以考虑。
发明内容
本发明的目的是，提供一种半导体集成电路，其能够在包含以不同形式的非易失性存储器元件对的存储器单元基础上明显增强长期信息保持能力。
本发明的另一目的是，简化半导体集成电路的器件结构，其中可以组合和封装电可编程非易失性存储器。
本发明的再一目的是，提供一种半导体集成电路，其中可封装非易失性存储器，非易失性存储器是2单元/1比特差动形式，其适于明显降低读出错误的出现率，而不会对普通的逻辑电路工艺或通常的DRAM工艺增加新的工艺。
本发明又一目的是，提供一种工艺方法，按照该工艺方法，可将包含单层多晶硅栅极的快速存储器单元用作补救电路，以用于半导体器件中所制成的存储器组件或存储器电路。
本发明的上述目的和新的特征将通过本说明书和附图的描述而更加清楚。
在本申请中所公开的发明要点将简要描述如下。
[1]第一观点是，非易失性存储器元件的差动连接形式适用于非易失性存储器单元，并且非易失性存储器元件的初始阈值电压是考虑到读出放大器的工作点和用于字线的选择电压而确定的。特别是，就半导体集成电路而言，其包括非易失性存储器(113，114或115)，其是由非易失性存储器单元(131)组成的，它包括一对非易失性存储器元件(130)，其每对具有源极(ST3)，漏极(DT3)，浮动栅极(FGT)和控制栅极(CGT)，控制栅极对共用字线(WL)，漏极对分别连接于辅助数据线对(DLt和DLb)上，并且其中根据所述非易失性存储器元件对的相互不同的逻辑状态或不同的阈值电压状态而在所述辅助数据线对上所读出的信息项(条)可通过读出放大器(143)而差动地放大；施加到所述字线上用以从所述非易失性存储器元件中读出信息的选择电压(Vread)和所述非易失性存储器元件的初始阈值电压(Vthi)实质上是相互均衡的。举个例子，两个电压之间的电压差可设置在一定电压下(例如，50mV的电压)，其小于输入电压范围的电压宽度(ΔVth)，其中在该输入电压范围内的读出放大器要经受瞬时响应操作(即，读出放大器的所谓“高灵敏度范围”)。最好是，当非易失性存储器元件对的相互不同的逻辑状态由一个非易失性存储器元件的相对低的阈值电压状态和另一非易失性存储器元件的相对高的阈值电压状态来确定时，初始阈值电压可设置在一定电压下，其处于相对低阈值电压(VthL)和相对高阈值电压(VthH)的平均值附近。
在电荷保持状态下，非易失性存储器元件的高阈值电压(VthH)在热平衡状态下逐渐靠近初始阈值电压(Vthi)，因为其元件本身的电场在应用于其隧道膜上时会引起电荷漏泄，而低阈值电压(VthL)在热平衡状态下会逐渐靠近初始阈值电压(Vthi)，因为在电荷增益方向上由读出模式下字线选择电压所造成的电场。如上所述，初始阈值电压(Vthi)和读出字线选择电压(Vread)在电压宽度范围内实际上是相等的，其中在电压宽度范围内读出放大器的灵敏度高。因此，即使某一非易失性存储器元件会由于具有高阈值电压(VthH)的非易失性存储器元件的阈值电压逐渐降低或具有低阈值电压(VthL)的非易失性存储器元件的阈值电压逐渐升高而出现故障，那么故障存储器元件的阈值电压会在实质上等于字线选择电压状态下停止下降或升高。因此，故障非易失性存储器元件会处于其通状态和断状态之间的瞬时状态下或中间状态下，由此其通过数据线传送给读出放大器的信号状态会将该读出放大器引入瞬时响应操作的输入状态。因此，如果另一非易失性存储器元件的状态处于通常状态下，那么有很大可能使所存补救逻辑值信息在损坏之前通过读出放大器的差动放大动作而获得。因此，长期数据保持的可能性得到增强，并且实现了读出错误率的降低。
尤其是，在事先将初始阈值电压设置在低阈值电压和高阈值电压之间的平均值附近电压的情况下，很可能会均衡非易失性存储器元件高阈值电压(VthH)逐渐下降所引起的故障出现的可能性，和非易失性存储器元件低阈值电压(VthL)逐渐升高所引起的故障出现的可能性，由此使所存信息的保持可能性最大限度地得到增强。
非易失性存储器元件，其能够通过如单层多晶硅方法的制造方法来生产，具有MIS晶体管(MFSn)，和控制栅极(CGT)，其可设置用以将绝缘膜放入其和MIS晶体管浮动栅极(FGT)之间。控制栅极可由掺杂层制成。更详细地说，源极(ST3)和漏极(DT3)可由在第一导电型半导体区(121)上所提供的第二导电型半导体区所制成，浮动栅极可通过栅极绝缘膜(GO3)由设置在源极和漏极之间所限定的沟道上的导电层(PSi)制成，和控制栅极是通过栅极绝缘膜(GO3)由设置在从浮动栅极伸出的导电层部分下面的第二导电型半导体区(122)制成。
为了控制阈值电压，可将第一导电型杂质引入非易失性存储器元件的浮动栅极中，其中存储器元件可通过如单层多晶硅方法的制造方法制成，由此非易失性存储器元件的初始阈值电压明显地可设置在高阈值电压和低阈值电压之间的约中等电压下。即使在如上所述引入杂质的情况下，CMOS方法也可应用于MIS晶体管的制造，以便制成非易失性存储器元件。在阈值电压通过第一导电型杂质离子注入到MIS晶体管(MFSn)沟道中进行调节的另一种情况下，用于沟道离子注入的光掩模可加到MIS晶体管(MFSn)制造中的CMOS加工过程中。
非易失性存储器可用于补救信息存储器，以便补救非易失性存储器如SRAM的缺陷。举个例子，就SRAM来说可构成高速缓冲存储器，其可连接到中央处理单元上。此外，非易失性存储器件可构成可编程逻辑电路的一部分或全部，其所存储的信息可确定对应于输入的输出逻辑功能。
[2]第二观点是，非易失性存储器元件的栅极绝缘膜厚度可考虑其与任何其他电路的栅极绝缘膜厚度的关系而加以确定。特别是，比较厚的栅极绝缘膜适用于外部接口电路，以便增强输入MIS晶体管的静电耐压，其中晶体管的栅极可连接到外部端子上。此外，在半导体集成电路中，其中操作供电电压如3.3V外部所馈送的电压会降到内部电路的操作供电电压，由接收到的3.3V电压而工作的外部接口电路的MIS晶体管具有栅极氧化膜，由增强内部电路耐压的观点来说，其与内部电路的MIS晶体管的氧化膜厚度相比是厚的。值得注意的是，在半导体集成电路(101)中，其中逻辑电路(109，107)，非易失性存储器(113，114，115)和外部接口电路(103)可组合并封装在半导体衬底上，用以构成非易失性存储器元件的MIS晶体管(MFSn)栅极绝缘膜(GO3)，其中非易失性存储器元件可通过如单层多晶硅方法的制造方法来制成，在由加工偏差所引起误差的可允许范围内在厚度上与包含在外部接口电路中的MIS晶体管(MIOn)栅极绝缘膜(GO1)是相等的。换句话说，用以构成非易失性存储器元件的MIS晶体管栅极绝缘膜和包含在外部接口电路中的MIS晶体管栅极绝缘膜可同时通过采用同一加工方法或共同的光掩模来制造。采用该方法，使在单层栅极结构的非易失性存储器元件中的栅极氧化膜厚度可与其他电路的MIS晶体管栅极氧化膜厚度共同制成，由此非易失性存储器元件(130)可通过最好避免复杂的半导体集成电路制造方法而赋予较长信息的保持能力。
在非易失性存储器元件的栅极绝缘膜厚度与如上所述的外部接口电路的MIS晶体管绝缘膜厚度相等时，就栅极绝缘膜厚度而言，不能保证令人满意的信息保持能力的情况下，可采用存储器单元(131)，其中非易失性存储器元件(130)可采用差动方式连接。还有，信息保持能力以这样的方式也可得到增强，如第一观点中所述，非易失性存储器元件的初始阈值电压可相对于读出放大器的灵敏度和字线选择电压而确定，也可相对于非易失性存储器元件的高阈值电压和低阈值电压来确定。
再有，当注意到组合并封装在包含非易失性存储器的半导体集成电路中的其他电路时，非易失性存储器元件的MIS晶体管栅极绝缘膜厚度可与在DRAM中所包含的MIS晶体管栅极绝缘膜厚度相等。还有，用于构成非易失性存储器元件的MIS晶体管栅极绝缘膜可制成比逻辑电路中所包含的MIS晶体管栅极绝缘膜厚。
当注意到，非易失性存储器元件就采用如单层多晶硅方法的制造方法而制成时，构成非易失性存储器元件的MIS晶体管浮动栅极、在逻辑电路中所包含的MIS晶体管栅极、在输入/输出电路中所包含的MIS晶体管栅极和在DRAM中所包含的MIS晶体管栅极可制成具有相等的膜厚度，使其在因工艺偏差所造成的误差的可允许范围内。也就是上，即使采用单层多晶硅方法或类似单层栅极方法的话，也可获得如系统LSI的半导体集成电路，其中由非易失性存储器所制成的具有优异的数据保持能力等的DRAM是同时进行组合和加以封装的。
根据本发明，一种半导体衬底上的半导体集成电路器件，包括：逻辑电路；非易失性存储器；以及外部输入/输出电路，其中所述非易失性存储器包括：非易失性存储器元件，所述非易失性存储器元件被构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管具有形成在第一导电型的半导体区域中的第二导电型的源和漏，在所述源和漏之间限定的沟道上形成的栅极绝缘膜，和在所述栅极绝缘膜上形成的浮动栅极；所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；和所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
根据本发明，一种半导体衬底上的半导体集成电路器件，包括：逻辑电路；非易失性存储器；以及外部输入/输出电路，其中所述非易失性存储器包括非易失性存储器单元，所述非易失性存储器单元包含：一对非易失性存储器元件，每一个都构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管形成有在第一导电型半导体区域中的第二导电型的源和漏，和经由栅极绝缘膜在所述源和漏之间限定的沟道上的浮动栅极；所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型半导体区域形成的；并且其中所述一对非易失性存储器元件的控制栅极被共同地连接到字线上，同时所述一对MIS晶体管的漏极被耦合到一对互补数据线上；所述非易失性存储器可如下操作，使根据所述一对非易失性存储器元件的彼此不同的阈值电压状态读出到所述一对互补数据线上的信息项通过读出放大器被差动地放大；施加于所述字线用以从所述非易失性存储器元件读出信息的选择电压与所述非易失性存储器元件的初始阈值电压之间的电压差为小于输入电压范围的电压宽度的电压，在该输入电压范围内所述读出放大器进行瞬态响应操作；和所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
根据本发明，一种半导体衬底上的半导体集成电路器件，包括：逻辑电路；非易失性存储器；以及外部输入/输出电路，其中所述非易失性存储器包括：非易失性存储器单元，所述非易失性存储器单元包含一对非易失性存储器元件，每一个都构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管形成有在第一导电型半导体区域中的第二导电型的源和漏、和经由栅极绝缘膜在所述源和漏之间限定的沟道上的浮动栅极；所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；并且其中所述一对非易失性存储器元件的控制栅极共同地连接到字线上，同时所述一对MIS晶体管的漏极被耦合到一对互补数据线上；所述非易失性存储器可如下操作，使根据所述一对非易失性存储器元件的彼此不同的阈值电压状态从所述非易失性存储器单元读出到所述一对互补数据线上的信息项通过读出放大器被差动地放大；施加于所述字线用以从所述非易失性存储器元件上读出信息的选择电压与所述非易失性存储器元件的初始阈值电压之间的电压差为小于输入电压范围的电压宽度的电压，在该输入电压范围内所述读出放大器进行瞬态响应操作；和构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜被形成为比包含在所述逻辑电路内的MIS晶体管的栅极绝缘膜更厚。
附图说明
图1是一示意图，其表示在外部输入/输出电路以及逻辑电路中所包含的快速存储器和n沟道型MIS晶体管的非易失性存储器元件截面结构，存储器和电路组合在系统LSI中，该系统是按照本发明的半导体集成电路的一个实例；
图2是系统LSI的芯片平面示意图，其中所述系统是按照本发明的半导体集成电路的实例；
图3是图1所示非易失性存储器元件的擦除操作的说明图；
图4是图1所示非易失性存储器元件的写入操作的说明图；
图5是图1所示非易失性存储器元件的读出操作的说明图；
图6是一电路图，其表示存储器单元的一个实例，其是由一对以差动形式下的非易失性存储器元件构成；
图7是图6中存储器单元的平面设置图，其是以器件结构方式进行描绘的；
图8是快速存储器的方框图，其中使用了差动连接方式的存储器单元；
图9是一电路图，其表示读出放大器的一个实际例子，其中该放大器可提供给图8中的快速存储器；
图10是关于非易失性存储器元件的阈值电压分布的曲线图，其表示初始阈值电压与字线选择电压之间的关系；
图11是表示读出放大器的输入/输出特性实例的曲线图；
图12是表示在输出阈值电压设置较高的情况下存储器单元的阈值电压分布的曲线图；
图13是表示在输出阈值电压设置较低的情况下存储器单元的阈值电压分布的曲线图；
图14是一说明图，其表示对于隧道膜的不同厚度的保持错误的错误比特率f的实际测量值，该数值可用于计算改进芯片错误率的效果；
图15是一说明图，其表示通过比较本发明的芯片错误率和现有技术的1单元/1比特配置下芯片错误率所获得的结果；
图16是一说明图，其表示采用由图1所示非易失性存储器元件构成的差动方式的存储器单元的64kB快速存储器与现有技术1单元/1比特配置下的芯片错误率的比较所获得的结果；
图17是在制造快速存储器存储单元和图1逻辑电路的MIS晶体管的过程中器件各基本部分的垂直截面图；
图18是在接着图17方法的制造步骤过程中器件各基本部分的垂直截面图；
图19是在接着图18方法的制造步骤过程中器件各基本部分的垂直截面图；
图20是在接着图19方法的制造步骤过程中器件各基本部分的垂直截面图；
图21是在栅极氧化膜具有两种厚度的情况下，并且在使用了采用单层单晶硅栅极的CMOS方法的情况下，在图2的系统LSI制造方法过程中器件各基本部分的垂直截面图；
图22是在接着图21方法的制造步骤过程中器件各基本部分的垂直截面图；
图23是在接着图22方法的制造步骤过程中器件各基本部分的垂直截面图；
图24是在接着图23方法的制造步骤过程中器件各基本部分的垂直截面图；
图25是在接着图24方法的制造步骤过程中器件各基本部分的垂直截面图；
图26是在接着图25方法的制造步骤过程中器件各基本部分的垂直截面图；
图27是在接着图26方法的制造步骤过程中器件各基本部分的垂直截面图；
图28是在接着图27方法的制造步骤过程中器件各基本部分的垂直截面图；
图29是在接着图28方法的制造步骤过程中器件各基本部分的垂直截面图；
图30是在接着图29方法的制造步骤过程中器件各基本部分的垂直截面图；
图31是在接着图30方法的制造步骤过程中器件各基本部分的垂直截面图；
图32是在接着图31方法的制造步骤过程中器件各基本部分的垂直截面图；
图33是一微机方框图，其是按照本发明的半导体集成电路的第二实例；和
图34是一方框图，其表示在图33中的SRAM具体作为高速缓冲存储器的情况下的详细实例。
具体实施方式
[系统LSI]
在图2中所示的是系统LSI的芯片平面图，其是按照本发明半导体集成电路的一个实例。虽然没有特别的限制，而所示系统LSI 101是如此构成的，大量的外部连接电极102如键合焊盘设置在半导体衬底100的周围边缘上，并且外部输入/输出电路103和模拟输入/输出电路104设置在电极102的内部。外部输入/输出电路103和模拟输入/输出电路104具有一定的操作供电电压，其是相对较高的外部供电电压，如3.3V。电平移位器105将外部供电电压降到内部供电电压如1.8V。在电平移位器105的内部，具有动态随机存取存储器(DRAM)106，中央处理单元(CPU)107，快速缓冲存储器(CACH)108，逻辑电路109，锁相环电路(PLL)110，模拟-数字转换电路(ADC)111，和数字-模拟转换电路(DAC)112。数字113-115所示的分别是电可擦除和可编程非易失性存储器，如快速存储器。DRAM 106，CPU107，LOG 109和CACH 108可通过由电平移位器105所馈送的其操作供电电压来操作，其为内部供电电压如1.8V。然而，DRAM 106会升高内部供电电压，以便形成字线选择电平，其可用作字驱动器的操作供电电压。每个快速存储器113-115在数据读出操作中可由内部供电电压来操作，而其在擦除和写入操作中则需要高的电压。高电压可通过内部升压电路来形成，或者在系统LSI预定操作模式下如EPROM写入模式还可以通过外部并通过预定外部连接电极来馈送，这将在后面加以描述。
快速存储器113可用于存储DRAM 106的补救信息(使冗余存储器单元代替故障存储器单元的控制信息)，同时快速存储器114可用于存储快速缓冲存储器108的补救信息并可封装以代替基于保险的补救程序电路。快速存储器115构成可编程逻辑电路，其存储的信息可确定对应于输入的输出的逻辑功能。举个实例，快速存储器115可起着逻辑电路的作用，其中通过执行用于多位地址信号的预定逻辑操作所获得的每个结果可保持作为预先数据，以便相应于地址输入信号的逻辑数值组合而提供预定逻辑操作结果。
虽然不特别加以限制，但系统LSI 101可包括互补MIS晶体管(绝缘栅极场效应晶体管)，其是通过单层多晶硅栅极工艺而形成在单一半导体衬底如单晶硅衬底上的，并且其栅极氧化膜具有两种厚度。
虽然不特别加以限制，但外部输入/输出电路103，模拟输入/输出电路104，DRAM 106，快速存储器113-115，ADC 111和DAC 112可包括MIS晶体管，其中每个晶体管在使用0.2μm工艺技术的情况下可具有0.4μm的栅极长度和8nm(Tox2)的栅极氧化膜厚度。其理由是，设置比较大的厚度对于由栅极氧化膜制成的隧道氧化膜来说应是理想的，以便有益于快速存储器的信息保持能力，此外，相对于MIS晶体管的操作电压需要保证一定程度的耐压(相对于栅极氧化膜的耐压)。因此，构成快速存储器的非易失性存储器元件、包含在外部接口电路等中的那些MIS晶体管的MIS晶体管栅极绝缘膜可在工艺偏差所造成的误差可允许范围内具有相等的厚度。虽然未特别加以限制，但基于工艺偏差的栅极绝缘膜厚度的可允许范围在工艺的最小加工尺寸为0.25μm至0.2μm的情况下对于8.0nm的目标膜厚度约为±0.5nm，并且在工艺的最小加工尺寸为0.18μm至0.15μm的情况下对于6.5nm的目标膜厚度约为±0.3nm。
另一方面，操作供电电压下降为相对较低的内部电压的各电路，也就是逻辑电路109，快速存储器108和CPU 107，包括各MIS晶体管，其中每个晶体管具有的栅极长度为0.2μm，栅极氧化膜厚度为4nm(Tox1)。虽然未特别加以限制，但电平移位器105包含两个栅极氧化膜厚度的MIS晶体管。
具有不同栅极氧化膜厚度的各MIS晶体管栅极是由相同膜厚的多晶硅层制成。在这里，相同膜厚的多晶硅层意味着膜厚在基于工艺偏差的可允许范围内是相等的。虽然不特别加以限制，但基于工艺偏差的栅极膜厚可允许范围对于30nm至200nm目标膜厚约为±10％。
上述具有相等厚度的栅极氧化膜可使用相同的光掩模来制成，并且上述具有相等厚度的多晶硅栅极也可使用相同的光掩模来制成。采用该方法，在单层栅极结构的非易失性存储器元件中栅极氧化膜可以与其他电路的MIS晶体管的栅极氧化膜共同制成，由此快速存储器113至115的非易失性存储器元件可通过择优地避免系统LSI 101的制造工艺的复杂化而赋予稍长的信息保持能力。
[非易失性存储器元件]
图1所示的是快速存储器113-115的非易失性存储器元件和包含在外部输入/输出电路103中以及逻辑电路109中的n沟道型MIS晶体管的截面结构。
包含在逻辑电路109中的MIS晶体管MLGn是在p型半导体衬底120中制成的p型阱区121内制成的。p型阱区121由元件隔离区123隔离。MIS晶体管MLGn包括具有4nm厚度的栅极氧化膜(Tox1)GO1，具有200nm厚度的由n型多晶硅膜制成的栅极GT1，由n型区制成的源极ST1，和由n型区制成的漏极DT1。用于外部输入/输出电路的MIS晶体管MIOn可在p型半导体衬底120上制成的p型阱区121内制成。P型阱区121可通过隔离区123隔离。MIS晶体管MIOn包括具有8nm厚度的栅极氧化膜GO2(Tox2)，具有200nm厚度由n型多晶硅膜制成的栅极GT2，由n型区制成的源极ST2，和由n型区制成的漏极DT2。
每个快速存储器113-115的非易失性存储器元件130包括MIS晶体管MFSn，和构成控制栅极CGT的耦合电容电极。特别是，MIS晶体管MFSn是在p型半导体衬底120上形成的p型阱区(p阱)121内制成的。p型阱区通过元件隔离区123而隔离。MIS晶体管MFSn包括n型区的源极ST3，n型区的漏极DT3，位于源极ST3和漏极DT3n之间的沟道上提供的具有8nm厚度的栅极氧化膜GO3(Tox2)，和设置在栅极氧化膜GO3上由n型多晶硅膜制成的浮动栅极FGT，其具有200nm的厚度。控制栅极CGT是在p型半导体衬底120上制成的n型阱区(n阱)122。n型阱区122是通过元件隔离区123隔离的。n型阱区122通过栅极氧化膜GO3由浮动栅极FGT的伸长部分所覆盖。在图1的截面图中，所描绘的浮动栅极FGT，好象其在MIS晶体管MFSn和控制栅极CGT之间的中间会破裂，但其实际上是制成整体，如图7所示，其将在后面加以描述。顺言之，n型阱区122可形成有n+型区203，以用于控制栅极CGT的电极连接。
图3是用以说明非易失性存储器元件130的擦除操作的示意图。在擦除操作中，p型阱区121和作为控制栅极CGT的n型阱区122会达到0伏，如地电位，也就是说，保持Vpw＝0V和Vw＝0V；7V的正电压，也就是说，将Vs＝7V提供给源极ST3；和0伏如地电位，也就是说，可将Vb＝0V提供给漏极DT3；由此电子会通过隧道电流从浮动栅极FGT提取到源极ST3中。因此，由控制栅极(字线)所示的非易失性存储器元件130的阈值电压会下降到如2V。接着，元件130的阈值电压的状态会进入擦除状态。从非易失性存储器元件130的器件结构可以清楚地看到，控制栅极CGT可在n型阱区122上形成，使得不会将字线电压Vw导入负电压。因此，在擦除操作过程中，源极电压Vs可相对于字线电压Vw＝0V而保持在Vs＝7V电压下。
图4是用于说明非易失性存储器元件130写入操作的示意图。在写入操作过程中，p型阱区121可保持在0V(Vpw＝0V)下，n型阱区122作为控制栅极(字线)保持在6V(Vpw＝6V)下，源极ST3保持在地电位(Vs＝0V)下，和漏极DT3保持在5V(Vb＝5V)下。因此，在漏极DT3中所产生的热电子会注入到浮动栅极FGT中，并且由控制栅极(字线)CGT所示的非易失性存储器元件130的阈值电压会升高到如4V。接着，元件130阈值电压的状态会导入写入状态。顺言之，元件130的写入状态的阈值电压与其擦除状态正好可与上述相反地设置。
图5是用以说明非易失性存储器元件的读出操作示意图。在读出操作中，p型阱区121可保持在地电位(Vpw＝0V)下，形成控制栅极(字线)CGT的n型阱122保持在3V(Vpw＝3V)下，源极ST3保持在地电位(Vs＝0V)下，和漏极DT3保持在1V(Vb＝1V)下。因此，由控制栅极(字线)CGT所示的阈值电压可以被确定。1V的漏极DT3是该漏极所连接的数据线的预充电电平。在这种情况下，读出字线电压(Vpw＝3V)可保持在擦除状态下的阈值电压VthL(VthL＝2V)和写入状态下的阈值电压VthH(VthH＝4V)之间的中间值。这一点将在后面加以详细的描述。
[差动连接形式下的存储器单元]
图6表示存储器单元131的电路图，其是以差动形式的一对非易失性存储器元件130构成的。虽然未作特别的限制，但两个非易失性存储器元件130，其每个包括MIS晶体管MFSn和控制栅极CGT，构成对应于1比特的存储器单元(单位单元)131。每个非易失性存储器元件130包括源极ST3，漏极DT3，浮动栅极FGT和控制栅极CGT，并且一对控制栅极CGT可共同连接于对应行的字线WL上。一个非易失性存储器元件130(L)的漏极可连接到一对对应列的互补数据线的一个数据线DLt上，同时另一非易失性存储器元件130(R)可连接到对应列的互补数据线对的另一数据线DLb上。另外，源极ST3可连接到构成擦除单元的每组非易失性存储器元件的共同源极线SL上。
图7表示图6所示两个存储器单元的平面布置图。顺言之，图6中非易失性存储器元件130的截面对应于沿图7所示箭头A-A′所截截面。
参照图7，一个存储器单元131用虚线表示，并且它是由在p型阱区121上形成的元件130制成的，和n型阱流动区122是与p型阱区121相邻形成并用以形成控制栅极CGT。由标号123L所表示的矩形外侧是元件隔离区123。浮动栅极FGT是由多晶硅层PSi制成。形成控制栅极CGT的n型阱区122通过接触孔CH连接到第一铝导电层AL1上，并且第一铝导电层AL1进一步通过通孔TH连接到由第二铝导电层AL2制成的字线WL上。n型阱区122沿字线延伸。互补数据线对DLt，DLb由第一铝导电层制成。在p型阱区121上的漏极DT3可通过接触孔CH连接到互补数据线对DLt，DLb上。在p型阱区121上的源极ST3可通过接触孔CH连接到第一铝导电层AL1上，并且第一铝导电层AL1可通过通孔TH进一步连接到由第二铝导电层AL2制成的源线SL上。如此构成的元件130的上表面完全由第三铝导电层AL3覆盖，用以保护元件130免受光的影响，以便防止由紫外线等造成的软失效。顺言之，电容(C2)通过用作控制栅极(字线)CGT的n型阱区122和用作浮动栅极FGT的多晶硅层PSi之间的栅极氧化膜而形成。由MIS晶体管130的栅极电容(C1)和上述电容(C2)所确定的耦合比C2/(C1+C2)可设置在如0.8。如图7所示，其他存储器单元可设置在存储器单元131的周围，以便相对于两点划线B，C，D和E而镜象对称。如此构成存储器单元。顺言之，本技术领域的普通专业人员很容易理解，每个用以按如图3-5所示设置p型阱区电位的p型区300可在源线SL(AL2)下(未示出)以预定间隔设置。
[快速存储器]
图8是表示快速存储器113的方框图，其可以差动方式使用存储器单元131。顺言之，每个其他快速存储器114和115可类似于快速存储器113而构成。
在快速存储器113的存储器阵列中，存储器单元131可以矩阵形状设置。存储器单元131的控制栅极可耦合到对应行的字线WL1-WLn上，其漏极可耦合到对应列的互补数据线对DLt1，DLb1-DLtm，DLbm上，和其源极可耦合到每个擦除单元块的源线SLi上。行译码器140根据行地址信号RADD等而形成字线选择信号。字驱动器141可驱动由字线选择信号所选择的字线。字线驱动电压可根据用于非易失性存储器元件130的擦除、写入和读出操作通过字线驱动电压转换电路142而提供给字线驱动器141。顺言之，用以保持行地址信号RADD的锁存电路可设置在行译码器140的输入部分上。
互补数据线对DLt1，DLb1-DLtm，DLbm可通过相等的MIS晶体管M1和预充电MIS晶体管M2，M3而分别耦合到读出放大器(SA)的差动输入/输出端上。标号Vpc表示预充电电压，和标号□pc表示预充电/均衡控制信号。预充电电压转换电路149可根据非易失性存储器元件130的擦除、写入和读出操作而切换和提供预充电电压Vpc。读出放大器143的操作供电电压可根据非易失性存储器元件130的擦除、写入和读出操作模式通过读出放大器供电电压转换电路144而切换和馈送。还有，互补数据线对DLt1，DLb1-DLtm，DLbm可通过列选择MIS晶体管M4，M5而共同连接到互补公共数据线对CDt，CDb上。列译码器145可译码列地址信号CADD，并且可控制一对列选择MIS晶体管M4，M5进入其导通状态。顺言之，用以保持列地址信号CADD的锁存电路也可设置在列译码器145的输入部分上。互补公共数据线对CDt，CDb可耦合到主放大器146的数据输入/输出端上。主放大器146可以以单端形式提供互补公共数据线对CDt，CDb的差动信号给外部的快速存储器，并且根据由外部快速存储器所接收的写入信号逻辑数值互补地驱动互补公共数据线对CDt，CDb。源线SLi可对应于非易失性存储器元件130的擦除、写入和读出操作切换和馈送源线电压。控制电路148可根据由外部快速存储器所选取操作的许多指令信号CONT而执行快速存储器的整个控制，如操作定时控制和非易失性存储器元件130的擦除、写入和读出操作的各操作电压的选择控制。在擦除、写入和读出操作中提供给非易失性存储器元件130的电压可参照图3-5所述进行控制。顺言之，由指令信号CONT所特定的操作也可包括写入检验操作和擦除检验操作。
在图9中示出了读出放大器的一个实例。读出放大器143具有一对互补MIS反相器电路，其中每个反相器电路包括由p沟道型MIS晶体管M10和n沟道型MIS晶体管M11组成的串联电路，并且其构成差动放大器电路，其中互补MIS反相器电路之一的输入可耦合到另一交叉的输出上。供电电压/写入高压(Vcc/Vpp)转换电路150的输出可通过p沟道型MIS晶体管M12而连接到MIS晶体管M10的源极上，并且MIS晶体管M11的源极可通过n沟道型MIS晶体管M13而连接到地电压GND(＝0V)上。供电电压/写入高压(Vcc/Vpp)转换电路150可在读出模式下提供供电电压Vcc＝1.8V，并且在写入模式下提供写入高压Vpp＝5.5V。MIS晶体管M12，M13起着读出放大器143电源开关的作用，并且读出放大器启动控制信号□sa可馈送给MIS晶体管M13的栅极，同时通过借助于反相器151将读出放大器启动控制信号□sa反相所获得的信号馈送给MIS晶体管M13。读出放大器启动控制信号□sa在一定时间时导入其高电平，使读出放大器在该电平下操作。顺言之，在擦除操作中，读出放大器143保持其无效状态，并且互补数据线对可通过预充电MIS晶体管M2，M3而保持在地电压(＝0V)下。
正如参照图3和4分别描述的，非易失性存储器元件130擦除和写入所必需的高压即7V，5V和6V电压可直接由快速存储器外部输入，或其也可通过使用内部升压电路升高1.8V的供电电压或3.3V的外部供电电压而产生。参照图5所述的非易失性存储器元件130读出操作所必需的3V字线选择电平可以或是通过使用内部升压电路升高1.8V的内部供电电压来产生，或是通过使用内部的降压电路降低3.3V的外部供电电压而产生。
存储器单元131的存储信息可通过相互不同的两个非易失性存储器元件130的逻辑状态来确定。举个例子，存储器单元131的存储信息的逻辑值“1”可通过左存储器单元130(L)的写入状态，其中阈值电压为高，和右存储器单元130(R)的擦除状态，其中阈值电压为低，而获得。当处于该状态下的存储器单元131在读出状态下进行选择时，图8的快速存储器可如此操作，如数据线DLt1保持预充电电平以保持高电平，同时数据线DLb1预充电为低电平，所得电压差可通过读出放大器143读出并放大，并且逻辑值“1”的数据可通过主放大器146提供给外部。
另一方面，存储器单元131的存储信息逻辑值“0”可通过左存储器单元130(L)的擦除状态，其中阈值电压为低，和右存储器单元130(R)的写入状态，其中阈值电压为高，而获得。当处于该状态下的存储器单元131在读出操作中进行选择时，图8的快速存储器如此操作，如数据线DLb1保持预充电电平以保持高电平，同时数据线DLt1进行预充电以成为低电平，所得电压差可通过读出放大器143读出并放大，并且逻辑值“0”的数据可通过主放大器146而提供给外部。
在将逻辑数据值“1”写入存储器单元131中的情况下，非易失性存储器元件130(L)，130(R)被导入擦除状态，因此根据通过输入给主放大器146的逻辑值“1”的写入数据而驱动互补电平的互补公共数据线对CDt，CDb的互补信号，只有左非易失性存储器元件130(L)通过用于互补数据线对的读出放大器143的差动放大动作而按程序进入写入状态。在将逻辑值“0”的数据写入存储器单元131中的情况下，在非易失性存储器元件130(L)，130(R)导入擦除状态以后，只有右非易失性存储器元件130(R)与上述相反地按程序进入写入状态。
[初始阈值电压和字线选择电压]
图10表示非易失性存储器元件130的初始阈值电压Vthi和字线的选择电压Vread之间的关系。非易失性存储器元件130的初始阈值电压Vthi是考虑了读出放大器143的操作点和字线选择电压Vread之后确定的。特别是，提供给字线WL用以从非易失性存储器元件130中读出信息的选择电压Vread和非易失性存储器元件130的初始阈值电压Vthi相互基本相等。举个例子，两个电压之间的电压差可设置在一定电压(如50mV的电压)，使其小于输入电压的电压宽度□Vth，在该电压范围内可使读出放大器143执行瞬时响应操作(也就是说，读出放大器143的所谓“高灵敏度范围”)。图11表示读出放大器143输入/输出特性的一个实例。电压宽度□Vth区域是一范围，在该范围内，构成读出放大器143的两个MIS晶体管M10和M11在其饱和区域内工作。除了满足上述条件以外，图10的实例尤其要将初始阈值电压Vthi设置在低阈值电压VthL和高阈值电压VthH平均值附近的电压下。在图3和4的描述中，在写入状态下的高阈值电压VthH为4V，而在擦除状态下的低阈值电压VthL为2V。在该情况下，在读出操作中的初始阈值电压Vthi和字线选择电压Vread可作为实例设置在3V电压。
在电荷保持状态下，非易失性存储器元件130的高阈值电压VthH在热平衡状态下逐渐接近初始阈值电压Vthi，因为元件本身的电场施加到隧道膜上时会引起电荷泄漏。另一方面，非易失性存储器元件130的低阈值电压VthL在热平衡状态下会逐渐接近初始阈值电压Vthi，因为在读出模式下字线选择电压Vread会引起电场处于电荷增益方向上。如上所述，初始阈值电压Vthi和读出字线选择电压Vread在电压宽度□Vth范围内可设置成基本相等，其中在该范围内读出放大器143的灵敏度高。因此，即使存储器单元131的某个非易失性存储器元件130(L)或130(R)由于具有高阈值电压VthH的非易失性存储器元件130的阈值电压逐渐下降或具有低阈值电压VthL的非易失性存储器元件的阈值电压逐渐上升而出现故障，故障存储器元件130(L)或130(R)的阈值电压会导入基本等于字线选择电压Vread的状态。因此，故障非易失性存储器元件130(L)或130(R)会处于其导通状态和截止状态之间的瞬时状态下或中间状态下，由此通过数据线传递给读出放大器143的其信号状态会将该读出放大器143导入瞬时响应操作的输入状态。因此，如果存储器单元131的另一非易失性存储器元件130的状态为正常的话，很有可能存储器单元131在损坏之前的正确逻辑值的存储信息通过读出放大器的差动放大动作而重现。因此，存储器单元131的长期数据保持能力会得到增强，并且可实现读出故障率的降低。
尤其是在事先将初始阈值电压Vthi设置在相对低阈值电压VthL和相对高阈值电压VthH之间平均值附近电压的情况下，可以基本均衡由非易失性存储器元件130的高阈值电压VthH逐渐降低所造成的故障出现的可能性和由非易失性存储器元件130的低阈值电压VthL逐渐升高所造成的故障出现的可能性。因此，用于存储信息的存储器单元131的长期保持能力将极大地得到增强。
初始阈值电压Vthi可通过如将p型杂质注入到浮动栅极FGT中而进行控制，因为非易失性存储器元件130是n沟道型。如前所述，通过单层多晶硅栅极方法制造的非易失性存储器元件130具有MIS晶体管，并且控制栅极可设置成使绝缘膜处于其和MIS晶体管的浮动栅极之间。为了控制阈值电压，可将类似于p型阱区121的p型杂质引入非易失性存储器元件130的浮动栅极FGT中，其中存储器元件是通过单层多晶硅栅极方法制造的，由此使非易失性存储器元件130的初始阈值电压明显可设置在高阈值电压和低阈值电压之间大约中间的电压下。即使在该引入杂质的情况下，CMOS方法也可应用于构成非易失性存储器元件130的MIS晶体管MFSn的制造。在阈值电压通过将n型杂质引入MIS晶体管MFSn沟道中进行调节的另一种情况下，在MIS晶体管MFSn的制造中可将用于沟道注入的光掩模添加到CMOS方法中。
在这里，通过在存储器单元131中差动连接形式的存储器单元结构所获得的读出故障率的减低将就其概率加以描述。如前所述，Vthi＝Vread的设置基本平衡了各可能性，其中在该设置下高阈值电压VthH非易失性存储器元件的故障会由于阈值电压的降低而出现，并且在该设置下低阈值电压的非易失性存储器元件的故障会由于阈值电压的升高而出现。如上所述，这将会在以2单元/1比特形式的存储器单元的情况下，其中1比特是由两个非易失性存储器元件构成的，引起读出故障率的出现。举个实例，用f表示在以1单元/1比特型式的存储器单元情况下10年以后的故障概率，其中1比特是由一个非易失性存储器元件构成的，下式是成立的：
状态(1)：概率Pa，其中在该概率下2单元的二者都是无故障的，
Pa＝(1-f)2           (1)
状态(2)：概率Pb，其中在该概率下单元的某个是故障的，
Pb＝(1-f)f+f(1-f)＝2f(1-f)    (2)
状态(3)：概率Pc，其中在该概率下2单元的二者是故障的，
Pc＝f2               (3)
在这里，
Pa+Pb+Pc＝(1-f)2+2f(1-f)+f2＝1
成立。用字母N表示每个芯片的比特总数，无故障芯片在状态(3)下完全无比特。在该情况下，N比特一定位于状态(1)或状态(2)。因此，无故障芯片的概率Y为：
Y＝∑NCKPaKPbN-K          (4)
并且故障芯片的概率F为：
F＝1-Y＝1-∑NCKPaKPbN-K           (5)
根据二项式定理，
Y＝∑NCKPaKPbN-K＝(Pa+Pb)N
＝{(1-f)2+2f(1-f)}N
＝(1-f2)N
因此，
F＝1-(1-f2)N         (6)
成立。同时，在1单元/1比特型式情况下的无故障芯片的概率Y′为：
Y′＝(1-f)N          (7)
由于即使N比特中的一个错误比特都会造成芯片故障的原因，在1单元/1比特型式情况下故障芯片的概率F′为：
F′＝1-(1-f)N           (8)
因此，基于本发明半导体集成电路器件的芯片故障率的改进常数R为：
R＝Y/Y′＝(1+f)N        (9)
图14表示以这样的方式获得的数值，即用以计算如上所述芯片故障率改进的效果所使用的保持错误的故障比特的百分比f是对于隧道膜的不同厚度所实际测量的。图14中所示的是在一定情况下的结果，其中数据根本没有被再写入，和其中数据被再写入10000次，可以看到错误百分比会随着再写入而增加大约一位数。图15表示以这样的方式所获得的结果，即在本发明中故障芯片的概率和在1单元/1比特型式情况下故障芯片的概率使用上式(6)和(8)进行的比较。再写入次数为10000，并且16Mbit和1Gbit可假设为比特N的总数。按照图15的内容，在8nm隧道膜厚度下，芯片故障百分比对于1单元/1比特型式为100％，而芯片故障百分比对于本发明的2单元/1比特存储器单元来说对于16Mbit可下降到大约1ppm而对于1Gbit可下降到大约100ppm。通过上述的公式(9)也可以理解，可靠性超过6位数的改进效果可通过使用存储器单元131而获得。接着，快速存储器可以进行制造同时保证高可靠性，即使在具有8nm或以下薄隧道膜厚度的范围内，而该范围对于1单元/1比特型式的存储器单元已经达不到了。这表明，以3.3V供电电压操作的晶体管栅极氧化膜可以直接用作为隧道膜。图16表示以这样的方式所获得的结果，即在本发明中的故障芯片的概率和在1单元/1比特型式情况下的故障芯片的概率在使用上述存储器单元作为64kB快速存储器的比较。如图16可以看到，即使数据再写入10000次以后，芯片故障百分比在8nm隧道氧化膜厚度下为0.1ppm，并且其比在1单元/1比特型式情况下降低6位数。
[制造方法]
图17至20表示制造方法的各主要步骤中图1逻辑电路的快速存储器和MIS晶体管MLGn的非易失性存储器元件130的截面结构。顺言之，在后面的描述中所述的标号仅仅是实例，它们还可以改变。
首先，参见图17，p型阱区121可以这样的方式形成在具有10□cm电阻率的p型硅衬底120上，即在形成具有0.3μm深的槽型元件隔离区123以后，完成离子注入，以1×1012/cm2的剂量在350keV加速能量下注入B+离子，以2×1012/cm2的剂量在150keV加速能量下注入B+离子，和以5×1012/cm2的剂量在50keV加速能量下注入BF2 +离子。同样地，n型阱区122以这样的方式形成，即完成离子的注入，以1×1012/cm2的剂量在500keV加速能量下注入P+离子，以2×1012/cm2的剂量在200keV加速能量下注入P+离子，和以3×1012/cm2的剂量在50keV加速能量下注入BF2 +离子。具有7nm厚度的高耐压栅极氧化膜200可在850℃温度下热氧化而在阱区122，121表面上生长。然后，通过现有技术的平面印刷法形成具有1μm的抗蚀膜201，其只在形成逻辑电路的MIS晶体管的区域上开口，和通过如图所示湿法腐蚀除去形成有逻辑电路MIS晶体管区域上的高耐压栅极氧化膜200。
接着，通过灰化除去抗蚀膜201，并且冲洗所得结构。
然后，如图18所示，在850℃下热氧化生长具有4nm厚度的低耐压栅极氧化膜204(GO1)，而同时，栅极氧化膜200附加地氧化，以形成高耐压栅极氧化膜200(GO3)增加到8nm厚度。加厚的高耐压栅极氧化膜200成为非易失性存储器元件的栅极氧化膜GO3。然后，在600℃温度下通过CVD法(化学汽相淀积法)淀积多晶硅，并且通过离子注入形成具有200nm厚度的多晶硅膜，其中离子注入是以4×1015/cm2的剂量在20keV加速能量下注入P+离子的。此外，形成由现有技术平面印刷法所加工的栅极202(GT1)。然后，以这样的方式形成源和漏区203，即通过离子注入在30keV加速能量下以3×1015/cm2的剂量注入As+离子，其中掩模为1μm厚的抗蚀膜，并且其在用于逻辑电路MIS晶体管中的n沟道型MIS晶体管(MLGn)和构成快速存储器单元的MIS晶体管(MFSn)区域上开口。区域203可用作源区ST1，ST2，ST3和漏区DT1，DT2，DT3。
进一步地，图19表示一种状态，其中具有1μm厚度的硅氧化膜205可在400℃温度下借助于CVD法(化学汽相淀积法)淀积多晶硅而形成，并且借助于(化学机械抛光)弄平淀积的多晶硅，并且其中第一铝导电层206(AL1)可通过在膜205的所需位置上形成接触孔、借助于溅射淀积500nm厚度的铝膜并通过现有技术平面印刷法加工淀积的铝膜而形成。
最后，如图20所示，形成第一层间绝缘膜207，加工第一接触孔，形成第二铝导电层208(AL2)，形成第二层间绝缘膜209，和加工第三铝导电层210(AL3)。进一步地，淀积和加工钝化膜，未示出，由此完成该实施例系统LSI的制造，其中组合了快速存储器。
由上述制造方法还可以清楚地看到，比逻辑电路109栅极氧化膜厚的栅极氧化膜200会生长，并且非易失性存储器元件130可以通过单层多晶硅方法而很容易地制造。
现在，将参照图21至32来描述使用CMOS方法制造系统LSI情况下制造方法，其中以差动方式连接的非易失性存储器元件包含在快速存储器单元中。在每个附图中，“I/O·NMIS”表示用以形成构成外部输入/输出电路103的n沟道型MIS晶体管的区域，“I/O·PMIS”表示用以形成构成外部输入/输出电路103的p沟道型MIS晶体管的区域，“LOGIC NMIS”表示用以形成构成逻辑电路109的n沟道型MIS晶体管的区域，和“LOGIC PMIS”表示用以形成构成逻辑电路109的p沟道型MIS晶体管的区域。此外，在每个附图中，“MEMORY CELLDOMAIN”表示用以形成构成非易失性存储器元件130的MIS晶体管的区域。在存储器单元区域中，电容可从图中省略，其中控制栅极CGT可用作耦合电容电极。另外，虽然两种不同厚度的栅极氧化膜在每个附图中无法分辨，但是其设置可参照图17至20所述。进一步地，在制造方法接下来的描述中，表示阱区、半导体区等的参考标号为方便起见将不同于前述标号。
首先，如图21所示，举个实例，半导体衬底(在该阶段，为半导体晶片)3在约800℃下进行湿法氧化，其中衬底为p型并且其电阻率为约10□cm，以便在其表面形成约10nm厚度的薄硅氧化膜10，然后在硅氧化膜10上通过CVD(化学汽相淀积法)淀积约200nm厚度的硅氮化膜11。硅氧化膜10的形成是为了缓和在埋设于元件隔离槽中的硅氧化膜在以后的步骤下进行烧结等情况下作用在半导体衬底3上的应力，因此，其可用作掩模，以防止位于该膜11下的部分(有源区)的衬底表面部分的氧化。
接着，使用光刻胶膜作为掩模干法腐蚀硅氮化膜11、硅氧化膜10和半导体衬底3，由此在半导体衬底3上形成约300-400nm深的隔离槽4a。该隔离槽4a可最好按该方式形成，即硅氮化膜11可使用光刻胶膜作为掩模而干法腐蚀，接着除去光刻胶膜，并且使用布图的硅氮化膜11作为掩模干法腐蚀半导体衬底3。
在该处理以后，为了去除在隔离槽4a的内壁上由上述腐蚀所产生的损坏层，所得半导体衬底3可在约1000℃下进行干法氧化，以便在隔离槽4A的内壁上形成约30nm厚的薄硅氧化膜。接着，如图22所示，随着半导体衬底3湿法氧化以后，在所得半导体衬底3上淀积具有约400nm厚度的硅氧化膜13，由此完成烧结，用以改进埋设在隔离槽4a中硅氧化膜13的质量。举个实例，硅氧化膜13可通过等离子CVD法进行淀积，其中可使用臭氧(O3)和四乙氧基硅烷(TEOS)作为源气。
接着，通过CVD法在硅氧化膜13上淀积约200nm厚的硅氮化膜，然后使用光刻胶膜作为掩模进行干法腐蚀，由此只在位于如存储器单元阵列和外部电路之间交接部分上相对较大区域的隔离槽4a的上部留有硅氮化膜14。在隔离槽4a的上部上保留的硅氮化膜14的形成用以防止以下现象(变形)，其中当硅氧化膜13通过在下面的步骤中的化学机械抛光(CMP)进行抛光和弄平时，在相对较大区域的隔离槽4a中的硅氧化膜13与在相对较小区域的隔离槽4a中的硅氧化膜13相比抛光要深些。
接着，除去用以将硅氮化膜14构图的光刻胶膜，然后，将硅氧化膜13抛光并使用硅氮化膜11，14作为阻挡层通过CMP而留在隔离槽4a中，由此形成隔离部分4。隔离部分4对应于图1所示的元件隔离区123。
然后，除去硅氮化膜11，14，并且将所得半导体衬底3进行预氧化处理，以便在衬底3上形成约10nm厚的栅极绝缘膜。然后，如图23所示，在所得半导体衬底3的基本表面上形成使待掩埋区域露出并覆盖其他区域的光刻胶图案12C，因此使例如磷通过使用光刻胶图案12C作为掩模而离子注入到半导体衬底3中，以便形成在半导体衬底3中n型掩埋区15。顺言之，在该阶段中，n型掩埋区15还未形成，因为用以使杂质活化的热处理还未作用于半导体衬底3，而图中所示是为了方便理解。
接着，除去光刻胶图型12C，然后，在所得半导体衬底3的基本表面上形成使所有部分上的阱区露出并覆盖任何其他区域的光刻胶膜图型。然后，将例如磷通过使用光刻胶膜图型作为掩模离子注入到半导体衬底3中。在这里，分别单独地进行至少两次杂质引入步骤；即引入杂质的步骤，用以形成n阱(n型阱区)16NW，和引入杂质的步骤，用以设置MIS晶体管的阈值电压，其中晶体管是形成在存储器单元区域外部的n阱16NW上。然后，除去光刻胶图型。
接着，如图24所示，在所得半导体衬底3的基本表面上形成光刻胶图案12D，其使p阱区露出并覆盖任何其他区域。然后，将例如硼或二氟化硼通过使用光刻胶图案12D作为掩模而离子注入到半导体衬底3中。在这里，分别单独地进行至少两个杂质引入步骤；即引入杂质的步骤，用以形成p阱(p型阱区)16PW，和引入杂质的步骤，用以设置MIS晶体管的Vth，其中晶体管是形成在存储器单元区域外部的p阱16PW上。然后，除去光刻胶图案12D。
在该一系列处理步骤以后，所得半导体衬底3经受热处理，由此活性杂质引入半导体衬底3等中，在半导体衬底3上形成n阱16NW，p阱16PW和n型掩埋区。n阱16NW对应于图1所示的n型阱区122，而p阱16PW对应于图1所示的p型阱区121。
在该处理之后，制造方法进入到形成栅极氧化膜的步骤，正如下面实例所述。首先，完成氧化处理，用以形成在半导体衬底3上形成的用于高耐压晶体管的栅极绝缘膜，由此具有第一厚度的相对较大并约为8nm的栅极绝缘膜可形成在半导体衬底3的基本表面上。然后，在栅极绝缘膜上形成光刻胶图案，其可覆盖形成高耐压晶体管的区域并使任何其他区域露出，从而可除去由光刻胶图案所露出的厚栅极绝缘膜部分，并且进一步地，除去光刻胶图案。然后，制造方法进入到形成用于MIS晶体管而不是高耐压晶体管的栅极绝缘膜的步骤。
接着，在形成光刻胶图案以后，其中光刻胶图案覆盖了用以形成MIS晶体管的区域，其需要抑制在外部电路区域和逻辑电路区域中的泄漏电流，并且其中露出了任何其他部分，除去由光刻胶图案所露出的栅极绝缘膜部分，并且进一步地除去光刻胶图案。
然后，将所得半导体衬底3经受氧化处理，以形成用于要求高速操作的MIS晶体管的栅极绝缘膜，由此在半导体衬底3的基本表面上形成栅极绝缘膜，其具有相对较小的第二厚度并且约为4nm。
接着，如图25所示，在所得半导体衬底3上通过CVD法或类似方法形成用以形成栅极的导体膜18，以便覆盖如上所述栅极氧化膜17和隔离区4的上表面。导体膜18是由例如低电阻多晶硅的简单材料膜、叠层膜，其中硅化钨膜淀积在低电阻多晶硅上、或叠层膜，其中钨或类似金属膜通过氮化钨、氮化钛或类似物的阻挡金属膜而淀积在低电阻多晶硅上，而制成。导体膜18对应于图7所示的多晶硅层PSi。顺言之，阻挡金属膜在高温热处理中起着阻挡层的作用，其中可防止钨膜和多晶硅膜在其膜之间的界面上反应形成高电阻的氮化层。
接着，如图25的实例所示，在导体膜18上形成光刻胶图案12E，其露出除存储器单元区域以外的用以形成n沟道型MIS晶体管的区域，并且其覆盖任何其他区域，因此n型杂质例如磷可通过使用光刻胶图案12E作为掩模而离子注入到导体膜18中。然后，除去光刻胶图案12E。因此，使n型杂质引入栅极中，形成n沟道型MIS晶体管区域，其中晶体管可形成在除存储器单元区域以外的区域上。
在除去光刻胶图案12E以后，此时在导体膜18上如图26所示形成光刻胶图案12EE，其露出用以形成p沟道型MIS晶体管并与存储器单元区域一起的区域，并且其覆盖任何其他区域，因此p型杂质例如硼(B)可通过使用光刻胶图案12EE作为掩模离子注入到导体膜18中。然后，除去光刻胶图案12EE。因此，将p型杂质引入形成p沟道型MIS晶体管和存储器单元区域的n沟道型MIS晶体管的栅极中。通过该步骤，非易失性存储器元件130的浮动栅极FGT可包含p型杂质，由此非易失性存储器元件的阈值电压Vth明显可设置在高阈值电压状态和低阈值电压状态之间的中等阈值电压下。在初始阈值电压通过将p型杂质引入相应MIS晶体管MFSn的沟道区域中而进行控制的情况下，光掩模将与控制任何其他n沟道型MIS晶体管阈值电压分开制备。
然后，除去光刻胶图案12EE，因此通过CVD法或类似方法在导体膜18上淀积用以封盖的绝缘膜，其可由例如氧化硅或氮化硅制成。
接着，随着光刻胶图案的除去，通过干法腐蚀或类似方法以光刻胶图案作为掩模对用以封盖的绝缘膜进行构图，并且随着封盖绝缘膜19的除去，采用构图的封盖绝缘膜作为掩模对导体膜18构图，由此形成栅极6g，如图27所示。
接着，如图28所示，将例如硼(B)通过使用光刻胶图案12F作为掩模而离子注入到n阱16NW中，由此在位于相应栅极6g两侧的每个n阱16NW部分上形成p-型半导体区7a。顺言之，在该阶段，p-型半导体区7a还未形成，因为用以进行活化的热处理还未完成，但图中所示仅仅是为了便于理解。
然后，在除去光刻胶图案12F以后，将例如磷(P)通过使用新形成并未示出的光刻胶图案作为掩模而离子注入到p阱16PW中，由此在位于相应栅极6g两侧上的p阱16PW的每个部分形成n-型半导体区5a。顺言之，在该阶段，n-型半导体区5a还未形成，因为用以活化等热处理还未完成，而在图中所示的是为了便于理解。此外，尽管有该步骤，但已引入存储器单元区域中n沟道型MIS晶体管栅极中的杂质仍然还将是保持p型。
接着，随着引入半导体衬底3等中的杂质活化热处理以后，除去光刻胶图案12F。然后，如图29所示，通过CVD法在所得半导体衬底3淀积约50nm厚的氮化硅膜，并且各向异性地进行腐蚀，由此在栅极6g的每个侧壁上形成侧壁间隔19。为了使栅极绝缘膜17和埋设在隔离区4中的硅氧化膜的划伤最小，可使用腐蚀气进行该腐蚀，其中采用该腐蚀气可使硅氮化膜的腐蚀铝相对于硅氧化膜要大。还是在栅极6g上形成用以封盖的绝缘膜的情况下，其中其可由硅氮化膜制成，过腐蚀的量将会被限制到要求的最小，以便使封盖绝缘膜的划伤最小。
接着，将例如砷(As)通过使用光刻胶图案作为掩模离子注入到p阱16PW中，由此形成用于n沟道型MIS晶体管的n+型半导体区5b。此外，尽管进行了该处理，但是已经引入到存储器单元区域中n沟道型MIS晶体管栅极中的杂质仍将还是保持p型。顺言之，在该阶段，n+型半导体区5b还未形成，因为用以活化等的热处理还未完成，而图中所示只是为了便于理解。
下面，在除去光刻胶图案以后，将例如硼(B)通过使用新形成的光刻胶图案12G作为掩模而离子注入到n阱16NW中，由此形成用于p沟道MIS晶体管的p+型半导体区7b。顺言之，在该阶段，p+型半导体区还未形成，因为用以活化等的热处理还未完成，而在图中所示的只是为了便于理解。
然后，随着使所得半导体衬底3经受用以使杂质活化的热处理以后，除去光刻胶图案12G，由此形成p沟道型MISFET Qp，QL和n沟道型MISFET Qn，Qd。
接着，随着热处理以后，在所得半导体衬底3上通过溅射或类似方法淀积导体膜如氮化钛(TiN)或钴(Co)，由此如图30所示，在导体膜和半导体衬底3以及栅极6g之间的接触界面上形成硅化层20。然后，腐蚀并除去未硅化的导体膜，从而再完成热处理。
接着，通过CVD法或类似方法在所得半导体衬底3上淀积由例如氮化硅膜制成的绝缘膜21a，然后通过CVD法或类似方法在绝缘膜21a上淀积由例如PSG(磷硅玻璃)制成的绝缘膜21b，并且进一步在绝缘膜21b上淀积由例如氧化硅制成的绝缘膜21c。然后，通过CMP弄平绝缘膜21c的上表面，由此在绝缘膜21a-21的各部分上可提供接触孔8。然后，按由下的顺序在所得半导体衬底3上淀积例如钛、氮化钛和钨，并且通过CMP进行内腐蚀，由此在接触孔8上埋设并形成导体膜22。
接着，按以下的顺序在所得半导体衬底3上淀积例如钛、铝或铝合金、钛和氮化钛，通过光刻技术进行构图，并且通过干法腐蚀技术进行腐蚀，由此形成第一铝导电层(AL1)9L，如图31所示。然后，如图32所示，类似于第一铝导电层(AL1)9L形成第二铝导电层(AL2)23L和第三铝导电层(AL3)24L。顺言之，标号21d，21e不是由例如氧化硅制成的绝缘膜。
采用该方式，在栅极氧化膜上设置两种厚度，并且使用如单层多晶硅栅极方法的CMOS方法，由此不添加任何特殊方法便可在半导体衬底上形成非易失性存储器元件130。另外，不要求任何特殊的掩模用于将p型杂质引入MIS晶体管的浮动栅极中以构成非易失性存储器元件130的步骤。通过上述描述可以清楚地看到，不添加任何特殊的制造方法或光掩模就可以明显获得快速存储器，其是以差动形式构成，并且其在数据保持能力方面也十分优异。因此无需添加任何快速存储器所特有的新方法就可以制造快速存储器，即用于互补MIS晶体管的制造方法如所称的“CMOS(互补金属氧化物半导体)方法”，并且用于组合和封装快速存储器进入互补MIS逻辑LSI或互补MIS-DRAM形成基础，而无需增加制造成本。
[微机]
图33所示的是作为数据处理器的微机(或微处理器)，其中数据处理器是按照本发明的半导体集成电路的第二实例。微机301也可设置作为系统LSI，其中DRAM等可与逻辑电路组合并封装。微机301也可具有如前所述的两种栅极氧化膜厚度，并且可通过使用单层栅极的互补MIS方法在由单晶硅或类似物制成的半导体衬底上形成。
微机301包括CPU(中央处理单元)310，通常示为控制电路，快速存储器311，作为非易失性存储器的一个实例，动态随机存取存储器(DRAM)312，作为易失存储器的一个实例，静态随机存取存储器(SRAM)313，可作为易失存储器的另一实例，输入/输出电路314等。存储器311，312，313可分别视为存储器组件。CPU 310，快速存储器311，DRAM 312，SRAM 313和输入/输出电路314可分享地址总线315，N比特数据总线316和控制总线317。DRAM 312和SRAM313包括各快速存储器312FM和313FM作为非易失性存储器，以便保持补救信息，这将在下面描述。
虽然没有特别的限制，但是输入/输出电路14连接于外部地址总线18A，外部数据总线18D，外部控制总线18C等上，并且其内包括未示出的输入/输出口，其连接于总线18A，18D，18C，总线控制器，其控制用于外部总线18A，18D，18C的总线周期的开始，输入/输出外部电路，其可由串联接口电路表示，等。
虽然未特别加以限制，但CPU 310具有执行单元和控制单元。执行单元包括计算逻辑单元(ALU)，程序计数器(PC)，栈指示器(SP)，和专用寄存器如状态寄存器(SR)，以及可用作工作区的一组常用寄存器。控制单元包括指令寄存器，其中由存储在快速存储器311中的程序数据或操作系统程序所提供的程序指令可接连输入到该寄存器中，指令译码器，其可将存储在指令寄存器中的指令译码并产生用于执行单元的控制信号，等等。执行单元可耦合到地址总线315，数据总线316和控制总线317上，并且它可对地址总线315控制选择地址信号的输出，对控制总线317控制选择控制信号的输出，并通过数据总线316控制数据的输入/输出。因此，CPU 310可完全根据存储在快速存储器311中的程序数据或操作系统程序来控制微机301的操作。
DRAM 312是用作CPU 310工作存储器或主存储器的比较大容量的读/写存储器。该DRAM 312相对于系统的大规模集成具有例如几千兆比特的大容量。DRAM 312的存储器单元阵列312MA除标准字线WLd_0至WLd_Nd以外还具有多余字线WLdR。标准动态存储器单元的选择端子可耦合到标准字线WLd_0至WLd_Nd上，而多余动态存储器单元的选择端子可耦合到多余字线WLdR上。存储器单元的数据输入/输出端子可耦合到BLd_0至BLd_Md上。虽然未特别示出，但位线BLd_0至BLd_Md具有折叠位线结构，其中它们可绕过读出放大器而折回。这些位线BLd_0至BLd_Md可通过Y选择器YSd_0至YSd_Md共同地连接到公共数据线312CD上。顺言之，动态存储器单元包括电容元件，其中可存储信息，和选择MIS晶体管，其在电容元件的一个电极与相应数据线之间具有源极-漏极通路，并且其作为选择元件的栅极可耦合到相应的字线上。
字线WLd_0至WLd_Nd和多余字线WLdR之一可通过X译码器312XD来选择。Y选择器YSd_0至YSd_Md之一可通过Y译码器312YD的译码输出而导入其导通状态。在图33中可以理解，在垂直于附图纸面方向上可设置N套，其每套均是由存储器单元阵列312MA和Y选择器YSd_0至YSd_Md组成的。接着，当根据X译码器312XD和Y译码器312YD进行选择操作时，数据可输入/输出从/到N比特单元中公共数据线312CD。写数据可由数据总线316提供给数据缓冲器312DB，并且主放大器312MA可根据输入数据通过公共数据线312CD驱动位线。在数据读出操作中，由位线传递给公共数据线312CD的读出数据可通过主放大器312MA放大，并且放大的数据可由数据缓冲器312DB输出给数据总线316。
标准字线WLd_0至WLd_Nd中用多余字线WLdR的选择来代替部分可通过快速存储器312FM中所存补救信息来确定。存储在快速存储器312FM中的补救信息可与重置操作同步地加载到补救地址寄存器312AR中，其中重置操作是根据用作初始化控制信号的重置信号RESET的高电平而进行的。补救地址寄存器312AR包括许多比特的静态锁存，并且它可锁存由快速存储器312FM所输出的补救信息并响应重置信号RESET的高电平将该信息提供给地址比较电路312AC。
当加载的补救信息有效时，它将通过地址比较电路312AC将行地址信号与地址缓冲器312AB进行比较。当同意比较结果时，检测信号312□可设置在逻辑值“1”下，并且其他的可设置在逻辑值“0“下。X译码器312XD和Y译码器312YD可通过地址缓冲器312AB而提供以地址总线315的地址信号，并且它们将对所提供的地址信号进行译码。尤其是，在由地址比较电路312AC所提供的检测信号312□为逻辑“0”表明不同意时，X译码器312XD将对来自地址缓冲器312AB的行地址信号进行译码，而在检测信号312□为逻辑值“1”表明同意时，它将被禁止对来自地址缓冲器312AB的行地址信号进行译码，并且相反会选择多余字线WLdR。因此，涉及故障字线的存储器存取可用涉及多余字线WLdR的多余存储器单元的选择操作来代替。
DRAM 312的内部定时控制是通过定时控制器312TC来进行。定时控制器312TC可通过CPU 310的控制总线317提供以选通信号，如读信号和写信号，并且可从地址总线315而提供以许多比特的地址信号，其可视为存储器选择信号。当DRAM 312的操作选择通过定时控制器312TC而检测到时，会启动X译码器等的电路，使得当读出操作由读信号表明时，从存储器单元阵列312MA内所选择的存储器单元的存储信息可通过主放大器312MA以及数据缓冲器312DB而输出给数据总线316，并且当写操作由写信号表明时，输入的数据可通过数据缓冲器312DB以及主放大器312MA而写入从存储器单元阵列312MA内所选择的存储器单元中。
SRAM 313可用作高速存取存储器，例如寄存器文件或数据缓冲存储器或高速缓冲存储器。SRAM 313的存储器单元阵列313MA具有除标准字线WLs_0至WLs_Ns以外的多余字线WLsR。标号静态存储器单元的选择端子可耦合到标准字线WLs_0至WLs_Nd上，而多余静态存储器单元的选择端子可耦合到多余字线WLsR上。静态存储器单元的数据输入/输出端子可耦合到互补比特字线BLs_0至BLs_Ms上。静态存储器单元包括存储有信息的触发器，和一对选择MIS晶体管，其源极-漏极通路可耦合到一对触发器输入/输出结点和互补位线对应对之间，并且其栅极作为选择端子可耦合到对应字线上。互补位线BLs_0至BLs_Ms可通过Y选择器YSs_0至YSs_Ms而共同连接到公共数据线313CD上。字线WLs_0至WLs_Ns和多余字线WLsR之一可通过X译码器313XD进行选择。Y选择器YSs_0至YSs_Ms之一可通过Y译码器313YD的译码输出而导入其导通状态。可以理解，在垂直于附图纸面方向上可设置N组，其每组均由存储器单元阵列313MA和Y选择器YSs_0至YSs_Ms组成。接着，在根据X译码器313XD和Y译码器313YD进行选择操作时，数据可输入/输出到/从N比特单元中公共数据线313CD。写数据可由数据总线316提供给数据缓冲器313DB，并且读出放大器313SA可根据输入数据通过公共数据线313CD驱动位线。在数据读出操作中，由位线传递给公共数据总线313CD的读出数据可通过主放大器313SA进行放大，并且放大的数据可由数据缓冲器313DB输出给数据总线316。
用多余字线WLsR来代替标准字线WLs_0至WLs_Ns的部分可根据存储在快速存储器313FM中的补救信息来确定。存储在快速存储器313FM中的补救信息可与重置操作同步地加载在补救地址寄存器313AR中，其中重置操作是根据重置信号RESET的高电平进行的。补救地址寄存器313AR包括许多比特的静态锁存，并且它可锁存由快速存储器313FM锁输出的补救信息，并响应重置信号高电平将信息提供给地址比较电路313AC。
当加载补救信息有效时，它可通过地址比较电路313AC将行地址信号与地址缓冲器313AB进行比较。当比较结果是同意时，可将监测信号313□设置在逻辑值“1”下，并且其他的设置在逻辑值“0”下。X译码器313XD和Y译码器313YD可通过地址缓冲器313AB提供以地址总线315的地址信号，并且它们可将所提供的地址信号译码。尤其是当由地址比较电路313AC所提供的监测信号313□为逻辑值“0”表明不同意时，X译码器313XD可对来自地址缓冲器313AB的行地址信号进行译码，而当监测信号313□为逻辑值“1”表明同意时，它可禁止对来自地址缓冲器313AB的行地址信号进行译码，并且相反可选择冗余字线WLsR。因此，涉及故障字线的存储器存取可用涉及多余字线WLsR的多余存储器单元的选择操作来代替。
SRAM 313的内部定时控制可通过定时控制器313TC来进行。定时控制器313TC可通过CPU 310的控制总线317来提供以选通信号，如读信号和写信号，并且由地址总线315来提供以许多比特地址信号，其视为存储器选择信号。当SRAM 313的操作选择通过定时控制器313TC进行监测时，X译码器313XD等的电路会启动，使得当读出操作通过读信号来表明时，从存储器单元阵列313MA内所选择的存储器单元的存储信息将通过读出放大器313SA以及数据缓冲器313DB而输出给数据总线316，并且当写操作通过写信号而表明时，输入的数据可通过数据缓冲器313DB写入从存储器阵列313MA内所选择的存储器单元中。
快速存储器311包括存储器单元阵列311MA，其中以矩阵形状设置电可编程非易失性存储器单元，其每个单元均具有控制栅极和浮动栅极。在这里，非易失性存储器单元具有参照图6和7所述的结构，其中形成有单层多晶硅栅极的非易失性存储器元件130可以差动方式连接。
存储器单元阵列311MA可用作存储CPU 310等操作程序的区域。该存储器单元阵列311MA具有除标准字线WLf_0至WLf_Nf以外的多余字线WLfR。标准非易失性存储器单元的控制栅极可耦合到标准字线WLf_0至WLf_Nf上，而冗余非易失性存储器单元的控制栅极可耦合到多余字线WLfR上。位线BLf_0至BLf_Mf可耦合到标准和多余非易失性存储器单元的漏极上。每个字线WLf_0至WLf_Nf对应于图6所示字线WL，而每个位线BLf_0至BLf_Mf对应于图6所示互补数据线对DLt，DLb。在图33中，源线被从图中省略。参照图8所述的读出放大器143可与位线BLf_0至BLf_Mf相一致地设置，而它们从图33中被省略。
位线BLf_0至BLf_Mf通过Y选择器YSs_0至YSs_Ms而共同连接到公共数据线311CD上。公共数据线311CD对应于互补公共数据线对CDt，CDb，如参照图8所述。
字线WLf_0至WLf_Nf和多余字线WLfR之一可通过X译码器311XD加以选择。Y选择器YSs_0至YSs_Ms之一可通过Y译码器311YD的译码输出而导入其导通状态。可以理解，在垂直于附图纸面方向上可设置N组，其每组均由存储器单元阵列311MA和Y选择器YSs_0至YSs_Ms组成。接着，当根据X译码器311XD和Y译码器311YD进行选择操作时，可允许数据在存储器单元与公共数据线311CD之间的N比特单元中被输入/输出。写数据可从数据总线316提供给数据缓冲器311DB，并且主放大器311MA可根据输入数据驱动公共数据线311CD，由此位线可通过未示出的读出放大器而驱动。在数据读出操作中，由位线读出的信号可通过读出放大器(未示出)进行差动放大，所得信号可传递给公共数据线311CD，并且通过主放大器311MA加以放大，而放大的信号可由数据缓冲器311DB输出给数据总线316。
用多余字线WLfR的选择来代替标准字线WLf_0至WLf_Nf的部分可通过补救信息来确定。补救信息可通过非易失性存储器单元来保持，其中存储器单元可耦合到字线WLf_0和位线BLf_0上。存储在存储器阵列311MA中的补救信息可与重置操作同步地加载到补救地址寄存器311AR中，其中重置操作将根据重置信号RESET的高电平而进行。特别是，顺序控制器311SQ可根据基于重置信号RESET的重置操作指示而启动读出放大器(未示出)和主放大器311MA，以便能够进行读操作。此外，X译码器311XD和Y译码器311YD可根据由重置信号RESET所指示的重置周期而选择字线WLf_0和位线BLf_0。因此，N比特补救信息可由主放大器311MA输出。补救地址寄存器311AR包括许多比特的静态锁存，并且它锁存由主放大器311MA所输出的补救信息并根据重置信号RESET的高电平将信息提供给地址比较电路311AC。
地址比较电路311AC可比较包含在补救信息中的行地址信息和地址缓冲器311AB的行地址信号。当比较结果为同意时，地址比较电路311AC将给X译码器311XD逻辑值“1”的检测信号311□。当检测信号311□为逻辑值“1”时，X译码器311XD会禁止根据来自地址缓冲器311AB的行地址进行字线选择操作，并代之选择多余字线WLfR。因此，涉及故障字线的存储器存取可由涉及多余字线WLfR的多余存储器单元选择操作来代替。
快速存储器311等的擦除、写和读出操作可通过顺序控制器311SQ来进行。顺序控制器311SQ可通过CPU 310的控制总线317提供以选通信号如读信号和写信号，并可通过数据总线提供以命令，并且还可通过地址总线315提供以许多比特的地址信号，其可视为存储器选择信号。
快速存储器311的构成主要是针对多余和补救的结构进行了描述。可以理解，除了多余字线WLfR、地址比较电路311AC、补救地址寄存器311AR的补救结构以外的构成基本上与参照图8所述的快速存储器的构成相同。此外，设在DRAM 312中的快速存储器312FM和设在SRAM 313中的快速存储器313FM基本上与参照图8所述的快速存储器具有相同存储器单元设置。与图8的不同点就是构成，其中与快速存储器311同样地，快速存储器312FM，313FM会根据重置信号RESET提供补救信息给补救地址寄存器312AR，313AR，并且与图33的不同点在于，它们不具有补救的多余结构。
CPU 310可执行一系列程序中所述的数据处理，通过执行该算法，使得存储在如快速存储器311中的指令被取出和译码，指令执行所必需的操作数可根据译码结果而由如DRAM 312或SRAM 313得出，处理所得出的操作数，并且将处理的结果再存储在DRAM 312或SRAM 313中。当重置信号RESET被导入其高电平时，CPU 310会中断任何执行中的处理，并且初始化其内部电路的所要求结点成为预定逻辑状态。在重置期间(重置信号RESET的高电平期间)，不仅CPU 310的内部，而且未示出的外部电路的内部寄存器均进行初始化。进一步地，如前所述，最初将补救信息加载到补救地址寄存器311AR，312AR，313AR中的处理是在快速存储器311，DRAM 312，SRAM 313中进行。重置信号RESET可根据任何基于操作电源接通的指令如系统重置或通电重置而变为高电平。当重置信号RESET被转到其低电平时，CPU 10除了处理以外开始重置。在重置期间的CPU 10的内部初始化是对程序计数器、栈指示器和控制寄存器如状态寄存器进行的。此外，在通电重置情况下，时钟发生器电路可以在电源接通到重置释放的时间期间稳定，使得稳定的时钟信号在重置释放以后会馈送给CPU 310等。
在图33中的标号320所示的是微机301的模式控制电路(CNT)。控制信号321会产生一种模式，以设置一比特或多比特的控制信号，用以表示以下操作模式(EPROM书写模式)，其中快速存储器311，312FM，313FM可允许由书写装置如EPROM书写器进行编程，其可连接到微机301以外。当在微机301中设置EPROM书写模式时，外部输入/输出电路的功能会改变，使得微机301可具有明显等同于简单快速存储器半导体集成电路(总线受控器)的外部接口功能，并且CPU310的操作停止。特别是，耦合到CPU 310的地址总线315、数据总线316和控制总线317上的缓冲器电路可根据EPROM书写模式的设定而导入高阻抗状态，并且CPU 310会与总线315，316和317断电。在EPROM书写模式下，外部输入/输出电路314可从外部接收地址信号并将地址信号提供给地址电路315，它可根据基于外部读信号的读操作指令将数据总线316的数据提供给外部，并且它可根据基于外部写信号的写操作指令接收数据并将数据提供给数据总线316。当未设定EPROM书写模式时，快速存储器311，312FM，313FM可在CPU310的控制下进行存取。
在EPROM书写模式下，快速存储器311，312FM，313FM擦除和写入操作所必需的许多种高压Vppi可由外部馈送。因此，快速存储器311，312FM，313FM不需要分别配备升压电路，该电路可将电压升高到擦除和写入操作所必需的高压。由于省略了需要较大占据区域的升压电路，因此可实现芯片尺寸的减小。在此，在微机已被封装在电路板上以后，快速存储器就不能在基于CPU 310的软件控制下进行编程(单板编程)。然而，在快速存储器311为程序存储器的情况下，其中存储器可由掩模只读存储器来代替并不需要在系统上编程，升压电路的省略不会造成妨碍并有益于微机的性能提高和密度提高，其中补救信息可以在制造阶段时写入快速存储器312FM，313FM。顺言之，在有意要求单板编程的使用中，升压电路也可在满足使用来自外部的单一供电电压条件下设置在快速存储器中。即使采用本发明，存储容量在大多数情况下也足有几十至几百比特，在每个快速存储器312FM，313FM中均可用于存储补救信息。当将升压电路单个地安装在该快速存储器中时，可以设想，升压电路将占据比存储器单元阵列区域要大的区域。因此，专用升压电路应按需要包含在较大存储容量的快速存储器311中，其中存储容量可用于一般目的或用于可编程逻辑项。进一步地，在该情况下，专用升压电路的升高电压最好应用于快速存储器312FM，313FM的擦除和写入操作，以用于存储补救信息。
以系统LSI形式的微机可省略用于补正缺陷的熔丝烧断编程电路，并且它可省略用于切断熔丝的装置和处理步骤，由此减少了试验成本。
顺言之，快速存储器312FM，313FM不限于图6和7所述差动形式的存储器单元，而它们还可使用单层多晶硅栅极的电可擦和可编程非易失性存储器单元。
[高速缓冲存储器]
图34中所示的是在图33中的SRAM 314作为高速缓冲存储器的情况下的一个详细实例。图34中的快速存储器450和高速缓冲存储器451也可应用于图2中的高速缓冲存储器108和快速存储器104。
虽然未特别加以限制，但高速缓冲存储器451可构成直接映射形式的相关存储器。虽然未特别加以限制，但高速缓冲存储器451可包括存储器单元阵列，其形成达到256条高速缓冲存储器线，并且其由地址阵列400和数据阵列401构成。地址阵列400和数据阵列401具有标准阵列400T，401T，其中设置有标准静态存储器单元，和多余阵列400R，401R，其中分别设置有用于代替某一故障的标准存储器单元的补救静态存储器单元。
高速缓冲存储器线包含由物理页号形成的高速缓存标记(地址标记)CTAG，有效位V以及未示出的无效位，16字节的数据LW0至LW3对应于每位，等等。高速缓存标记CTAG、有效位和未示出的无效位可位于地址阵列400T，400R上，而同时数据LW0至LW3可定位在数据阵列401T，401R上。有效位V表示在相关高速缓存线中是否包含有效数据，并且它以逻辑值“1”表示“有效”，而以逻辑值“0”表示“无效”。
举个例子，由地址信号位4至位11组成的变址地址Aidx可用于选择高速缓冲输入。变址地址Aidx可通过地址译码器410进行译码，并且高速缓存线可根据译码地址在标准阵列400T，401T中进行选择。虽然未特别加以限制，但每个多余阵列400R，401R均具有对应于高速缓存线的存储容量，并且它们可在比较电路412的比较结果信号422表明同意状态时进行选择。当比较结果信号422表明同意的状态时，可禁止地址译码器410对标准阵列的选择操作。所选择的高速缓存线的高速缓存标记可通过比较器402与对应的地址信号上数字侧上的标记地址Atag进行比较。在高速缓存标记CTAG和标记地址Atag一致并且有效位V为逻辑值“1”的情况下，由与门403所输出的高速缓存命中/未中信号404被导入逻辑值“1”。另一方面，由数据阵列401所指示的32字节高速缓存线数据可在由地址信号的下数据侧位2和3组成的长字地址Aword的基础上通过选择器405进行选择。
当高速缓存命中/未中信号404在读访问时表明逻辑值“1”的状态(高速缓存读命中状态)时，高速缓存控制电路407会控制输入/输出电路406，以便将通过选择器405所选择的长字数据提供给数据总线316。在高速缓存命中/未中信号404在读访问时表明逻辑值“0”的状态(高速缓存读未中状态)时，对应于包含有与命中有关数据的某个高速缓存线的数据可从数据总线316读出，以便执行高速缓存填充操作。在高速缓存命中/未中信号404在写访问时表明逻辑值“1”的状态(高速缓存写命中状态)时，数据可写入命中项中，并且可设置该项的无效位，使其服从于高速缓存操作模式就是复制回去(copy-back)的模式。与外部存储器配合不当的状态可通过在设置状态下的无效位而公知。当无效高速缓存项通过高速缓存填充操作而从高速缓冲存储器451中除去时，数据可写回到外部存储器中。在直写模式下，数据可写入命中项中并还可写入外部存储器中。在高速缓存命中/未中信号404在写访问时表明逻辑值“0”的状态(高速缓存写未中状态)时，可执行高速缓存填充操作，可设置无效位用以更新标记地址，并且数据可写入填充的高速缓存线中，使其服从于复制回去的模式。在直写模式下，数据可只写入外部存储器中。
高速缓存填充操作是将通过外部存储器加载高速缓存线数据的操作，并且高速缓存项可被替换，以便将加载数据写入高速缓存线中。在这种情况下，在任何无效高速缓存项面前，其均可被替换。在无任何无效高速缓存项的情况下，例如，LRU(最近最少使用)的逻辑要被遵守，并且高速缓存项最近最少的使用可设置为更换的原因。更换的控制可通过高速缓存控制器407执行。
具有故障存储器单元的的高速缓存线的补救地址可保持在快速存储器450中。如图33中所示，补救信息可在重置信号RESET高电平期间加载到补救地址寄存器420中。加载的补救信息可通过比较电路421与变址地址Aidx进行比较。
高速缓冲存储器无需用于补救缺陷的熔丝编程电路，并且它可省略用于切断熔丝的设备和处理步骤，由此可降低试验成本。顺言之，快速存储器450可使用图6和7中所示的差动形式的存储器单元，并且它还可使用单层多晶硅栅极的可电擦除和可编程非易失性存储器单元。
虽然在性能各方面基础上对发明人所作出的发明进行了上述具体的描述，但是不用说，本发明不限于此，而在一定范围内的各种变化均不会脱离其宗旨。
举个例子，对于字线选择电压基本等于非易失性存储器元件的初始阈值电压的发明可扩展应用到非易失性存储器单元，其中非易失性元件可以差动方式连接的，并且其不限于单层多晶硅栅极结构的的非易失性存储器元件。
另外，构成参照图1所示非易失性存储器元件的MIS晶体管不限于n沟道型，而它们还可以是p沟道型。在这种情况下，构成图1所示非易失性存储器元件130的各半导体区的导电类型可以与图1相反。在这种情况下，举个例子，可以设置各电压条件，对于非易失性存储器元件的擦除可设置在Vnw＝3.3V，Vd＝开路，Vs＝-5V和Vw＝0V，对写入的电压条件可设置在Vnw＝3.3V，Vd＝0V，Vs＝4V和Vw＝5V下，和对读出的电压条件可设置在Vnw＝3.3V，Vd＝0V，Vs＝1.8V和Vw＝0V。
此外，输入电压范围的电压，其中在该电压范围内读出放大器要服从瞬时响应操作，不限于50mV，而其可根据构成读出放大器的MIS晶体管的电路常数而有略微的变化。Vnw，Vd和Vs分别表示p型元件FMS的n型阱电位、漏电位和源电位。Vw表示用作控制栅极CGT的p型阱电位。
此外，非易失性存储器元件的浮动栅极和其他MIS晶体管的栅极不限于多晶硅栅极，而它们还可以是层叠式薄膜，其中多晶硅可以与硅化钨等组合。同样地，金属布线也不限于铝布线，而它还可以是钨布线，铜布线，或其他层叠薄膜布线。
此外，擦除状态和写入状态的阈值电压状态还可以与上述相反地确定。另外，组合并封装在半导体集成电路中的电阻组件不限于图2和图33中所示，它可不排除组合并封装任何其他电路，如直接内存存取控制器。
再有，将补救信息由快速存储器加载到寄存器中不限于与重置指令同步，而它还可以响应适当的操作模式指令。此外，多余数据线也可设置以便补救故障位。还有，高速缓冲存储器不限于直接映射，而还可以是组相联、全关联等。
下面简要描述在本发明中所公开的典型发明实施例所获得的优点：
非易失性存储器元件的差动连接形式可适用于非易失性存储器的存储器单元，并且非易失性存储器元件的初始阈值电压和读出字线电压在读出放大器的灵敏度较高的电压宽度范围内可设置为基本相等，使得即使某个非易失性存储器元件由于具有高阈值电压的非易失性存储器元件的阈值电压逐渐降低或具有低阈值电压的非易失性存储器元件的阈值电压逐渐升高而出现故障时，故障存储器元件的阈值电压也会限定在一定状态下，其基本等于字线选择电压，并且因此非易失性存储器元件处于其导通和其截止状态之间的瞬时状态或中间状态下，由此，通过数据线传递给读出放大器的其信号状态会使读出放大器进入瞬时响应操作的输入状态。因此，其他非易失性存储器元件的状态正常的话，很有可能在损坏之前的正确逻辑值的所存信息将可通过读出放大器的差动放大动作而获得，由此可以增强长期数据保持能力，并且可以降低读出故障率。
尤其是在将初始阈值电压设置在相对低阈值电压和相对高阈值电压之间的平均值电压附近的情况下，可以基本上均衡由非易失性存储器元件高阈值电压逐渐降低所导致的故障出现概率和非易失性存储器元件的低阈值电压逐渐升高所导致的故障出现概率，由此可最大限度地增强所存信息的保持能力。
为了控制阈值电压，可将第一导电型的杂质引入非易失性存储器元件的浮动栅极中，其中存储器元件可通过单层多晶硅栅极方法制造，由此非易失性存储器元件的初始阈值电压和字线选择电压可明显地设定在一定电压下，其在读出放大器操作供电电压的中等电平附近。
在单层栅极结构的非易失性存储器元件中的栅极氧化膜的厚度可制成与其他电路的MIS晶体管栅极氧化膜的厚度相同，由此非易失性存储器元件可通过最好避免半导体集成电路制造工艺的复杂性而获得略微长的信息保持能力。在令人满意的信息保持能力不能就栅极氧化膜厚度而保证的情况下，其中在非易失性存储器元件的栅极绝缘膜厚度等于上述外部接口电路的MIS晶体管的厚度时，信息保持能力仍然可以采用适当的存储器单元方式来增强，其中存储器单元中非易失性存储器元件以差动方式连接，如上所述，非易失性存储器元件的初始阈值电压可相对于读出放大器的灵敏度和字线选择电压来确定，也可相对于非易失性存储器元件的高阈值电压和低阈值电压来确定。
由于上述情况，即使采用单层栅极处理方法如单层多晶硅栅极工艺，也可获得如系统LSI的半导体集成电路，其中数据保持能力优异的非易失性存储器元件可与DRAM等加以组合和封装。还有，由于高可靠性的非易失性存储器可以相对于现有技术的制造方法如标准的CMOS制造方法不添加任何步骤，因此本发明明显可应用于LSI，其中非易失性存储器和逻辑LSI，或非易失性存储器和DRAM可组合并封装在相同的半导体衬底上。因此，所提供的组合并封装有快速存储器的系统LSI不会增加制造成本。

Claims (36)

1.一种半导体衬底上的半导体集成电路器件，包括：
逻辑电路；
非易失性存储器；以及
外部输入/输出电路，
其中所述非易失性存储器包括：
非易失性存储器元件，所述非易失性存储器元件被构成为可由MIS晶体管和控制栅极电编程；
所述MIS晶体管具有形成在第一导电型的半导体区域中的第二导电型的源和漏，在所述源和漏之间限定的沟道上形成的栅极绝缘膜，和在所述栅极绝缘膜上形成的浮动栅极；
所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；和
所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
2.根据权利要求1的半导体集成电路器件，其中：
一对非易失性存储器元件的彼此不同的阈值电压状态通过所述非易失性存储器元件之一的相对低阈值电压状态和另一非易失性存储器元件的相对高阈值电压状态来确定；和
初始阈值电压是在所述相对低阈值电压和所述相对高阈值电压之间的平均值附近的电压。
3.根据权利要求2的半导体集成电路器件，进一步包括：
在所述半导体衬底上的DRAM，
其中包含在所述DRAM中的MIS晶体管的栅极绝缘膜和包含在所述外部输入/输出电路中的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
4.根据权利要求3的半导体集成电路器件，其中所述栅极绝缘膜的厚度，在基于工艺偏差所允许的范围内基本上相等。
5.根据权利要求2的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜，被形成为比包含在所述逻辑电路中的MIS晶体管的栅极绝缘膜更厚。
6.根据权利要求2的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、以及包含在所述外部输入/输出电路中的MIS晶体管的栅极，形成有基本上相等的膜厚度。
7.根据权利要求3的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、包含在所述外部输入/输出电路中的MIS晶体管的栅极、以及包含在所述DRAM中的MIS晶体管的栅极，形成有基本上相等的膜厚度。
8.根据权利要求7的半导体集成电路器件，其中所述栅极绝缘膜的厚度，在基于工艺偏差所允许的范围内基本上相等。
9.一种半导体衬底上的半导体集成电路器件，包括：
逻辑电路；
非易失性存储器；以及
外部输入/输出电路，
其中所述非易失性存储器包括非易失性存储器单元，所述非易失性存储器单元包含：
一对非易失性存储器元件，每一个都构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管形成有在第一导电型半导体区域中的第二导电型的源和漏，和经由栅极绝缘膜在所述源和漏之间限定的沟道上的浮动栅极；
所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型半导体区域形成的；并且其中所述一对非易失性存储器元件的控制栅极被共同地连接到字线上，同时所述一对MIS晶体管的漏极被耦合到一对互补数据线上；
所述非易失性存储器可如下操作，使根据所述一对非易失性存储器元件的彼此不同的阈值电压状态读出到所述一对互补数据线上的信息项通过读出放大器被差动地放大；
施加于所述字线用以从所述非易失性存储器元件读出信息的选择电压与所述非易失性存储器元件的初始阈值电压之间的电压差为小于输入电压范围的电压宽度的电压，在该输入电压范围内所述读出放大器进行瞬态响应操作；和
所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
10.根据权利要求9的半导体集成电路器件，其中：
所述一对非易失性存储器元件的彼此不同的阈值电压状态通过所述非易失性存储器元件之一的相对低阈值电压状态和另一非易失性存储器元件的相对高阈值电压状态来确定；和
所述初始阈值电压是在所述相对低阈值电压和所述相对高阈值电压之间的平均值附近的电压。
11.根据权利要求10的半导体集成电路器件，进一步包括：
在所述半导体衬底上的DRAM，
其中包含在所述DRAM中的MIS晶体管的栅极绝缘膜和包含在所述外部输入/输出电路中的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
12.根据权利要求11的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜的厚度、以及所述外部输入/输出电路和DRAM的MIS晶体管的栅极绝缘膜的厚度，在基于工艺偏差所允许的范围内基本上相等。
13.根据权利要求10的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜，被形成为比包含在所述逻辑电路中的MIS晶体管的栅极绝缘膜更厚。
14.根据权利要求10的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、以及包含在所述外部输入/输出电路中的MIS晶体管的栅极，形成有基本上相等的膜厚度。
15.根据权利要求11的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、包含在所述外部输入/输出电路中的MIS晶体管的栅极、以及包含在所述DRAM中的MIS晶体管的栅极，形成有基本上相等的膜厚度。
16.根据权利要求15的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜的厚度、以及所述外部输入/输出电路和DRAM的MIS晶体管的栅极绝缘膜的厚度，在基于工艺偏差所允许的范围内基本上相等。
17.一种半导体衬底上的半导体集成电路器件，包括：
逻辑电路；
非易失性存储器；以及
外部输入/输出电路，
其中所述非易失性存储器包括：
非易失性存储器元件，所述非易失性存储器元件被构成为可由MIS晶体管和控制栅极电编程；
所述MIS晶体管形成有在第一导电型半导体区域中的第二导电型的源和漏，和经由栅极绝缘膜在所述源和漏之间限定的沟道上的浮动栅极；
所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型半导体区域形成的；和
所述非易失性存储器元件的栅极绝缘膜，被形成为比包含在所述逻辑电路内的MIS晶体管的栅极绝缘膜更厚。
18.根据权利要求17的半导体集成电路器件，其中：
一对非易失性存储器元件的彼此不同的阈值电压状态通过所述非易失性存储器元件之一的相对低阈值电压状态和另一非易失性存储器元件的相对高阈值电压状态来确定；和
初始阈值电压是在所述相对低阈值电压和所述相对高阈值电压之间的平均值附近的电压。
19.根据权利要求18的半导体集成电路器件，进一步包括：
在所述半导体衬底上的DRAM，
其中在所述DRAM中所包含的MIS晶体管的栅极绝缘膜，在基于工艺所允许的范围内具有与构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜基本上相同的厚度。
20.根据权利要求19的半导体集成电路器件，其中基于工艺偏差所允许的栅极绝缘膜的厚度范围相对于目标膜厚约为±0.5nm。
21.根据权利要求18的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、以及包含在所述外部输入/输出电路中的MIS晶体管的栅极，在基于工艺偏差所允许的范围具有基本上相等的厚度。
22.根据权利要求20的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、包含在所述外部输入/输出电路中的MIS晶体管的栅极、以及包含在所述DRAM中的MIS晶体管的栅极，在基于工艺偏差所允许的范围内具有基本上相等的厚度。
23.根据权利要求22的半导体集成电路器件，其中基于工艺偏差所允许的栅极绝缘膜的厚度范围相对于目标膜厚约为±10％。
24.根据权利要求18的半导体集成电路器件，进一步包括：
易失性存储电路，其中存储了从所述非易失性存储器读出的控制信息；和
易失性存储器，该易失性存储器包含第一易失性存储器单元和第二易失性存储器单元，其中根据被传送给并被存储到易失性存储电路中的控制信息，一个所述第一易失性存储器单元被一个所述第二易失性存储器单元替代。
25.根据权利要求24的半导体集成电路器件，其中所述易失性存储器是与所述逻辑电路相连的高速缓冲存储器。
26.根据权利要求18的半导体集成电路器件，其中所述非易失性存储器构成一个可编程的逻辑电路，其存储的信息确定对应于输入的输出逻辑功能。
27.一种半导体衬底上的半导体集成电路器件，包括：
逻辑电路；
非易失性存储器；以及
外部输入/输出电路，
其中所述非易失性存储器包括：
非易失性存储器单元，所述非易失性存储器单元包含一对非易失性存储器元件，每一个都构成为可由MIS晶体管和控制栅极电编程；
所述MIS晶体管形成有在第一导电型半导体区域中的第二导电型的源和漏、和经由栅极绝缘膜在所述源和漏之间限定的沟道上的浮动栅极；
所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；并且其中所述一对非易失性存储器元件的控制栅极共同地连接到字线上，同时所述一对MIS晶体管的漏极被耦合到一对互补数据线上；
所述非易失性存储器可如下操作，使根据所述一对非易失性存储器元件的彼此不同的阈值电压状态从所述非易失性存储器单元读出到所述一对互补数据线上的信息项通过读出放大器被差动地放大；
施加于所述字线用以从所述非易失性存储器元件上读出信息的选择电压与所述非易失性存储器元件的初始阈值电压之间的电压差为小于输入电压范围的电压宽度的电压，在该输入电压范围内所述读出放大器进行瞬态响应操作；和
构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜被形成为比包含在所述逻辑电路内的MIS晶体管的栅极绝缘膜更厚。
28.根据权利要求27的半导体集成电路器件，其中：
所述一对非易失性存储器元件的彼此不同的阈值电压状态通过所述非易失性存储器元件之一的相对低阈值电压状态和另一非易失性存储器元件的相对高阈值电压状态来确定；和
所述初始阈值电压是在所述相对低阈值电压和所述相对高阈值电压之间的平均值附近的电压。
29.根据权利要求28的半导体集成电路器件，进一步包括：
在所述半导体衬底上的DRAM，
其中在所述DRAM中所包含的MIS晶体管的栅极绝缘膜，在基于工艺偏差所允许的范围内具有和构成所述非易失性存储器元件的MIS晶体管的栅极绝缘膜相同的厚度。
30.根据权利要求29的半导体集成电路器件，其中基于工艺偏差所允许的栅极绝缘膜的厚度范围相对于目标膜厚约为±0.5nm。
31.根据权利要求29的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、以及包含在所述外部输入/输出电路中的MIS晶体管的栅极，在基于工艺偏差所允许的范围形成有相等的膜厚度。
32.根据权利要求30的半导体集成电路器件，其中构成所述非易失性存储器元件的MIS晶体管的浮动栅极、包含在所述逻辑电路中的MIS晶体管的栅极、包含在所述外部输入/输出电路中的MIS晶体管的栅极、以及包含在所述DRAM中的MIS晶体管的栅极，在基于工艺偏差所允许的范围内形成有基本上相等的膜厚度。
33.根据权利要求32的半导体集成电路器件，其中基于工艺偏差所允许的栅极绝缘膜的厚度范围相对于目标膜厚约为±10％。
34.根据权利要求28的半导体集成电路器件，进一步包括：
易失性存储电路，其中存储了从所述非易失性存储器读出的控制信息；和
易失性存储器，该易失性存储器包括第一易失性存储器单元和第二易失性存储器单元，其中根据被传送给并被存储到所述易失性存储电路中的控制信息，一个所述第一易失性存储器单元被一个所述第二易失性存储器单元替代。
35.根据权利要求34的半导体集成电路器件，其中所述易失性存储器是与所述逻辑电路相连的高速缓冲存储器。
36.根据权利要求28的半导体集成电路器件，其中所述非易失性存储器构成一个可编程的逻辑电路，其存储的信息确定对应于输入的输出逻辑功能。
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