CN1695246A - 半导体封装及层叠型半导体封装 - Google Patents

半导体封装及层叠型半导体封装 Download PDF

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Abstract

半导体封装是由半导体装置芯片和具有热可塑性的绝缘树脂层的可挠性基板构成的。设置在可挠性基板上的电极与上述半导体装置芯片规定的电极连接，并且由热可塑性绝缘树脂层密封，而且上述可挠性基板可弯曲，在电极形成面和其它面上设置电极。该可挠性基板中配线被多层化，在可挠性基板的弯曲部分或包含弯曲部分的区域形成槽，或者，形成配线层数不同的薄层部，在半导体装置安装部形成凹部。并且，在规定位置弯曲上述可挠性基板，形成不依赖上述半导体装置芯片的外形尺寸的半导体封装。

Description

半导体封装及层叠型半导体封装
技术领域
本发明是涉及薄型半导体封装和3维层叠的半导体封装，特别是涉及将可以不依赖于半导体装置的输入输出端子数、可容易地进行封装的封装结构进行改良的半导体封装和层叠型半导体封装。
背景技术
图22～25是表示特开平8-335663号公报所记载的以往的半导体封装的剖视图。图22所示的半导体装置，配线图案505的两面上层叠了绝缘膜510的转接基板502的电极焊盘504和半导体芯片501的电极，用导体503连接后，在转接基板502和半导体芯片501之间插入绝缘树脂509，此外，转接基板502从半导体芯片501的侧面弯曲到背面，在半导体芯片501的背面，通过在半导体芯片501的背面、露出芯片表面的区域涂覆绝缘树脂509将转接基板502粘接到半导体芯片501上。由此得到由半导体芯片501构成的和裸芯片几乎相同大小的小型半导体封装。在该半导体装置中，转接基板502和半导体芯片501的表面用起粘接剂作用的绝缘树脂509粘接。
另外，图23是将图22所示的半导体装置用焊锡凸块507为连接材料进行层叠的装置，是和裸芯片几乎相同大小的小型3维半导体装置。
另外，图24是表示将该3维半导体装置安装在母板基板511上状态的剖视图。
此外，图25是在连接该母板基板511上安装了3维半导体装置的母板基板511和连接最下层的半导体装置的焊锡凸块507周围填充底层填充树脂508的产品。
图26～29是表示特开2001-196504号公报所记载的以往的其他半导体装置的剖视图。该半导体装置是将配线图案505的两面被覆着热可塑性绝缘树脂512的柔性转接基板(可挠性基板)506的电极焊盘504和半导体芯片501的电极由导体503连接后，边加热边弯曲柔性转接基板(可挠性基板)506，使其粘接到半导体的侧面和背面，作为和裸芯片几乎相同大小的小型半导体封装。
该半导体装置和图22所示的半导体装置的大的不同之处在于在转接基板的绝缘体使用热可塑性树脂。转接基板506自身具有粘接性，同时，由于一加热弹性系数变小，因此弯曲基板和芯片连接的工艺比图22所示的半导体装置容易。
另外，图27表示的是将图26所示的半导体装置用焊锡凸块507层叠安装得到的，和裸芯片几乎相同大小的小型3维半导体装置。
图28表示将该3维半导体装置安装在母板基板511上的状态，图29表示在最下层半导体封装和母板基板511之间填充绝缘性树脂509的状态。
图22所示的半导体封装由于使用薄的转接基板502，形成和半导体装置几乎相同外形尺寸的半导体封装是可能的。减小封装尺寸是提高安装密度的有效方法，可以说本封装构造是形成小型封装的有效方法之一。
此外，在本封装的正面和背面可以形成电极焊盘504，如图20所示，形成外部凸块1a、1b，如图21所示，对于母板基板7不只是平面的，重叠安装封装的3维安装成为可能。封装同一半导体装置时，通过采用如图27所示的安装结构，可以进行高密度安装。
但是，以往的半导体封装可以减小平面安装面积，也是一种采用3维安装可更高密度安装的封装结构，但是也有制约事项。如上所述，如果是同一半导体装置或具有同一外形尺寸的半导体装置之间，可以形成如图27所示的3维安装结构，但是，对于3维安装具有不同外形尺寸的半导体装置时，如图21所示，相对于最下层的半导体封装301d，最好上层的半导体封装301a、301b、301c具有相同尺寸，或者变小。这就会产生有关半导体装置能层叠的顺序的限制。将担负封装之间连接的外部凸块1a配置在封装中央部，可以增加根据封装尺寸进行层叠顺序的自由度，但是，考虑确保安装稳定性并不是希望的。另外，考虑也有在下位半导体封装尺寸内配置上位半导体封装的外部焊凸块是不可能的情况。半导体装置的输入输出端子数增加显著，下位半导体封装小时，将上位半导体装置的电极焊盘配置在可能连接的区域就有困难。另外，即使可能，也需要非常微细的配线引绕，其结果成为价格非常高的半导体封装，不理想。该引绕问题除了在下位半导体封装尺寸低于上位半导体封装尺寸之外也发生。在半导体装置的输入输出端子数量非常大时，尽管用封装水平安装它，在足够的配线密度下进行重新配线时，将存在重新配置的电极焊盘难以放入半导体装置的面积内的情况。这也是影响担负重新配线的转接基板设计规则的问题，不合理的设计对制作成本的影响很大，因而不是所希望的。
作为解决这样的课题的方法，与半导体装置相比，更多地考虑封装尺寸。这是将封装尺寸可以做成和半导体装置几乎相同大小的特征相违背，但是，图20所示的封装结构的特征在于可以减薄封装的厚度，将封装面积增大到需要的最小限度内，并将薄型封装进行3维安装是进行高密度安装的有效方法之一。
另外，采用减小外形尺寸增大每个晶片数量的技术作为降低半导体装置制造成本的方法。进行这样的设计改变时，在图20和图21所示的半导体封装中，需要改变针对每个半导体封装301a、301b、301c、301d设计的可挠性基板101的设计。另外，一部分半导体装置发生改变时，用于位于其上位或下位的半导体封装的可挠性基板的设计需要产生改变。
作为解决这样的课题的方法，封装尺寸不依赖半导体装置，统一为一定的封装尺寸，最好让电极焊盘位置一定等使封装尺寸标准化，因此，也有望得到封装尺寸比半导体装置增大的结构。
另外，在半导体装置的输入输出端子数非常大时，尽管用封装水平安装，对足够的配线密度进行重新配线时，被重新配线的电极焊盘可以放入半导体装置面积内，但是，存在在单层中难以进行重新配线的情况。以往，将绝缘膜粘在配线图案两面上的可挠性基板，配线部以单层形成。配线密度低时，采用用单层引绕是可以的，但是配线密度增加，输入输出端子配置成格子状，并且，其格子状配置的1篇的配置数增大时，会产生其排列可否引绕的问题。因此，排列中产生限制。作为解决这样的课题的方法，需要在增加使用的可挠性基板设计自由度方面下功夫。
发明内容
本发明的目的在于，使半导体封装外形尺寸和重新配线的设计自由度不依赖于半导体装置，并且提供容易进行3维安装的半导体封装和3维层叠型半导体封装。
本发明的半导体封装的特征在于，具有：在电路面上形成1个或多个电极的半导体装置；在配线图案的一面或两面具有热可塑性绝缘层的可挠性基板，设置在上述可挠性基板上的电极与上述半导体装置的规定电极连接，并且由上述热可塑性绝缘层密封，上述可挠性基板可被弯曲，在上述电极的形成面和其他面上可以设置的电极的半导体封装中，上述可挠性基板上至少形成2层以上的电路图案。
在该半导体封装中，优选在上述可挠性基板的弯曲部或包含弯曲部的区域内形成槽或配线层数少的部位。另外，也能够以在上述可挠性基板上形成凹部，将上述半导体装置收容在上述凹部中的方式构成。
本发明的其他半导体封装的特征在于，该半导体装置由在电路面上形成1个或多个电极的半导体装置；和在配线图案的一面或两面上具有热可塑性绝缘材料的可挠性基板构成，与设置在上述可挠性基板上的电极和上述半导体装置规定的电极连接，同时由上述热可塑性绝缘材料密封，并且，在上述可挠性基板被弯曲，可以在上述电极形成面和其他面上设置电极的半导体封装中，包含和被弯曲的可挠性基板之间直接连接的部位。
在该半导体装置中，在可通过上述可挠性基板被弯曲并直接粘接的方式所产生的凹部中，收容半导体装置。
另外，本发明的层叠型半导体封装特征在于，上述本发明涉及的半导体装置通过多个上述电极电气连接，并且进行3维层叠。在这种情况下，多个半导体封装可以是相同的结构，也可以层叠多个结构不同的半导体封装。
在本发明中，为了解决上述的课题，使用了在用于半导体封装上的可挠性基板上形成了至少2层以上的配线图案的可挠性基板。另外，使用形成2层以上配线图案的可挠性基板时，为了得到沿半导体装置外形弯曲该可挠性基板的结构，并且为了容易弯曲，在该弯曲部形成槽或减小配线层数，形成薄层部。
另外，可挠性基板上引入多个配线层会导致可挠性基板厚度增加，也就是说，降低半导体封装厚度增加的方法引入在可挠性基板上形成凹部的结构。
另外，为了能自由选择半导体封装外形尺寸，引入了直接粘接弯曲后的可挠性基板的结构。
根据本发明的半导体封装，可以自由地设计担当连接外形尺寸和半导体封装之间的外部凸块的配置，封装外形尺寸和输入、输出端子数不同的异种半导体装置，进行3维安装。
也就是说，通过本发明的半导体封装和层叠半导体封装，将多个半导体装置放入薄型化的封装中，成为可能，并且可以不受半导体装置输入、输出端子数和外形尺寸等的限制，可层叠进行3维封装。另外，通过本发明，可使封装的大小和外部焊锡凸块位置标准化。
附图说明：
图1是表示本发明第1实施方式的半导体封装的剖视图。
图2是表示可挠性基板制造工序的立体图。
图3同样是表示可挠性基板制造工序的剖视图。
图4同样是表示可挠性基板制造工序的剖视图。
图5同样是表示可挠性基板制造工序的剖视图。
图6是表示可挠性基板的剖视图。
图7同样是表示可挠性基板的剖视图。
图8同样是表示可挠性基板的剖视图。
图9是表示本发明第2实施方式的半导体封装的组装工序的剖视图。
图10是表示本发明第2实施方式的半导体封装的剖视图。
图11是表示本发明第3实施方式的半导体封装的组装工序的剖视图。
图12是表示本发明第3实施方式的半导体封装剖视图。
图13是表示本发明第4实施方式的半导体封装的组装工序剖视图。
图14是表示本发明第4实施方式的半导体封装的剖视图。
图15是表示层叠该半导体封装得到的层叠半导体封装的剖视图。
图16是表示本发明第5实施方式的半导体封装组装工序的剖视图。
图17是表示本发明第5实施方式的半导体封装的剖视图。
图18是表示本发明第6实施方式的半导体封装的组装工序的剖视图。
图19是表示使用本发明第6实施方式的半导体封装进行层叠的层叠半导体封装的剖视图。
图20是表示半导体封装的剖视图。
图21是表示层叠该半导体封装得到的层叠型半导体封装的剖视图。
图22是表示以往的半导体封装的剖视图。
图23是表示层叠该以往的半导体封装的状态的剖视图。
图24是表示将该层叠型半导体封装安装在母板基板上状态的剖视图。
图25是表示填充底层填料树脂状态的剖视图。
图26是表示以往其他半导体封装的剖视图。
图27是表示层叠该以往半导体封装状态的剖视图。
图28是表示将该层叠型半导体封装安装在母板基板上状态的剖视图。
图29是表示填充绝缘性树脂状态的剖视图。
具体实施方式
下面，参照附图具体说明本发明的实施方式。
图1是表示本实施方式的半导体封装301的剖视图。在半导体芯片6的电路面上形成1个或多个电极，该半导体芯片6的周围配置了可挠性基板101。在该可挠性基板101中，绝缘层5的表里两面形成1对配线3，该配线3的外侧再被覆热可塑性树脂层4。并且，代替配置在该可挠性基板101外侧的热可塑性树脂层4，也可以配置和绝缘层5同样的通常的绝缘材料构成的绝缘层。1对配线3通过在绝缘层5上形成的过孔9进行适当的连接。另外，可挠性基板101内侧的配线3和半导体芯片6的内部凸块2连接，在外侧的配线3上形成的电极焊盘8上连接外部凸块1。内部凸块2被密封在由热可塑性绝缘树脂构成的热可塑性树脂层4中。可挠性基板101在半导体芯片6的周围弯曲，在与半导体芯片6的电极形成面匹配的面和其他面的规定位置形成电极。可挠性基板101的配线3是构成电路图案的，可以不是象上述实施方式中的2层，也可以是3层或3层以上的多层。
可挠性基板101和半导体芯片6通过预先形成的内部凸块2连接到半导体芯片6的电极上。此时，在可挠性基板101的和半导体芯片6接触的面上形成热可塑性树脂层4，连接时，通过加热的方法，在连接的同时，由热可塑性树脂密封连接部。另外，通过边加热，边沿着半导体芯片6弯曲可挠性基板101，能够容易地形成半导体封装301。
接下来，说明可挠性基板101的形成方法。该可挠性基板101与如图1所示的可挠性基板不同，在于弯曲部分或含弯曲部分的区域形成为槽或配线层数少的薄层部102。如图2所示，绝缘树脂薄板14和金属箔10粘在一起后，如图3所示，蚀刻金属箔10，然后形成配线图案11，外部凸块12和内部凸块13，并通过将这些多张粘接在一起形成可挠性基板101。与内部凸块13和外部凸块12匹配的设置在绝缘性树脂薄板14上的开口部是预先在绝缘性树脂薄板14上加工的，或者，在绝缘树脂薄板14和金属箔10粘在一起后加工的。作为加工方法有蚀刻有，激光加工，或冲孔(冲孔加工)等机械加工方法，并且，绝缘性树脂薄板14上如果使用感光性树脂，能通过光刻技术加工该感光性树脂形成开口部。但是，从加工精度和加工成本考虑，最好由激光加工形成开口部。
在可挠性基板101上形成的配线是单层时，因为由薄的热可塑性树脂层和作为配线层的金属箔，以及薄的绝缘树脂层或薄的热可塑性树脂层构成可挠性基板，所以通过加热弯曲，可以容易和弯曲部连接。作为配线层的金属箔可以使用铜、金，铝等金属，此外，也可以是只要是导体的任意的金属，但是，采用导电率高，加工性能优良，并且便宜的铜比较合适。另外，其厚度能加工到数百μm程度，在38μm、18μm、10μm或5μm的厚度下的加工弯曲容易，并且，能减薄组装后的半导体封装的厚度，比较合适。另外，热可塑性树脂和绝缘树脂的厚度在一百几十μm的程度进行加工是可能的，但是，厚度降到50μm以下容易弯曲，并能减薄组装后的半导体封装的厚度，比较合适。如果是25μm以下，更进一步降到10μm以下的厚度，适合于封装的薄型化。作为热可塑性树脂只要是聚酰亚胺、聚酰胺、环氧树脂或硅有机树脂等具有热塑性的材料就可以，也可以是它们的复合体。从耐热性和加工性等方面考虑最好是以聚酰亚胺为主体的树脂。
在可挠性基板101上形成多层配线时，为了容易弯曲，绝缘树脂层使用热可塑性树脂，最好能尽量使绝缘树脂层和金属箔层任一层都变薄。但是，从确保可挠性基板的制造稳定性和低成本化方面考虑，在可挠性基板的弯曲部分或含有弯曲部分的区域形成槽或配线层数不同的部位。也就是说，将有助于弯曲的部分作为单层或与其相近的形状，容易弯曲。或者，只在需要重新配线的部分准备多层配线部分，将含有弯曲部分的其他部分做成单层或相近的形状。
如上所述，可挠性基板101是将绝缘性树脂薄板14和金属箔10粘在一起形成的，但是，在形成配线图案11等之后的工序中，如图4所示，粘接预先形成冲孔部15的绝缘性树脂薄板14，可以形成这样的槽部。该槽形成之后，如图5所示，通过在适当的切断部17切断可挠性基板101，能够制造容易弯曲的可挠性基板101。
另外，通过这样的槽、实施了适当加工的配线3、热可塑性树脂层4和绝缘树脂层5的组装，可以形成图6～8所示的结构。图6是在上层的热可塑性树脂层4上形成槽102，图7是在上层热可塑性树脂层4和中间的绝缘树脂层5上形成槽102，图8是在上层的热可塑性树脂层4和下层热可塑性树脂层4上形成槽102。
另外，同样的方法除了适用于形成弯曲部的槽之外，由于适用于半导体芯片6连接部分的凹部的形成，可以形成将半导体芯片6填充到可挠性基板101的凹部中的结构。
图9和图10是表示本发明第2实施方式的剖视图。图9是表示使用如图6或7所示的在一面上的热可塑性树脂层4和配线3上形成槽的可挠性基板102，形成半导体封装过程的剖视图，图10是表示组装后的半导体封装剖视图。图9、10所示的可挠性基板101在中心配置配线3，在其两侧面上形成绝缘层5，此外，在该绝缘层5两外侧分别配置配线3，在该配线3的各外侧配置热可塑性树脂层4，配线是3层结构。该可挠性基板101下面的热可塑性树脂层4，2层的配线3，还有中间的配线3，在半导体芯片6下面的侧面部分被去除，该部分是只存在热可塑性树脂层间绝缘膜填充膜4、配线3和绝缘层5的薄层部102。因此，在图10中，按箭头Y1、Y2所示的方向，通过折叠可挠性基板101，使最上层的热可塑性树脂层4与半导体芯片6的侧面和上面接触，来组装半导体封装301。在该半导体封装301中，由于其侧面部分的可挠性基板101是只有半导体芯片6下面部分的一半厚度的薄层部102，即使在象半导体芯片6的侧面那样需要强烈弯曲的部分也能容易弯曲。
下面说明如该图9和图10所示的半导体封装制造方法的一个例子。例如，作为半导体装置准备3种尺寸不同的存储系列LSI，1种逻辑系列LSI。例如，存储系列LSI外形尺寸是从5mm到10mm程度，输入输出端子数约50针，逻辑系列LSI的外形尺寸约10mm，输入输出端子数约400针。LSI例如被研磨加工到50μm，在各输入输出端子上形成金焊盘。
作为可挠性基板，例如，在厚度为18μm的铜箔上制作表里面上形成厚度约20μm的热可塑性聚酰亚胺的基板。一边在连接内部凸块何外部凸块的地方，用激光加工在热可塑性聚酰亚胺上钻孔，一边在通常的各种前期处理之后，施行镀Ni和镀Au作为阻挡金属。
存储系列LSI用的可挠性基板以单层形成配线层，逻辑系列LSI用的可挠性基板101如图9和10所示，以3层形成配线层。另外，逻辑系列LSI用的可挠性基板101沿半导体芯片6的外周弯曲可挠性基板101时，在成为弯曲部的部分形成槽，形成成为单层的薄层部102。
首先，将LSI装载到可挠性基板上，装置可以使用通常的芯片倒装法。可挠性基板通过真空吸着固定到可以加热的台上，再由照相机进行定位后，装载LSI。该装载施过程中，施加压力使Au焊盘和可挠性基板的电极焊盘结合，并且进行加热。该加热温度设定在热可塑性聚酰亚胺显现出充分的流动性的温度，在连接Au焊盘的同时，进行连接部的密封。
接着，将可挠性基板101沿半导体芯片6的外周部弯曲，形成半导体封装301。将可挠性基板沿半导体芯片6的一边弯曲，在与半导体芯片6的相反面上用充分加热的夹具压住可挠性基板进行固定。逻辑系列LSI用的可挠性基板预先在弯曲的部分形成薄层部102，可以和存储系列LSI的封装一样形成弯曲。
可挠性基板充分冷却后，从芯片倒装台上取出样品，在外周部上预先形成的外部凸块用的电极焊盘上涂敷焊剂，并在那里装载焊锡球1a、1b。焊锡球可以使用例如SnPb共晶组成的直径0.3mm的球，除了SnPb类以外的组成也可以使用Sn-Ag系、Sn-Zn系等无Pb焊锡等。装载焊锡球之后，通过投入回流炉中，在半导体封装上形成焊锡凸块(外部凸块)。投入回流炉之后，清洗、干燥半导体封装。
这样，层叠制作的4枚半导体封装，经过回流工序能得到3维安装的层叠半导体封装。这样得到的半导体封装，逻辑系列LSI的输入输出端子数多达400，尽管需要在0.5mm间距的完全区域阵列形成外部端子，也能以LSI的外形尺寸几乎一样地进行封装。另外，可以将4枚半导体封装进行3维安装。
图11和图12是表示本发明的第3实施方式的剖视图。该第3实施方式的半导体封装是和上述第2实施方式一样结构的半导体封装，但不同的是：可挠性基板101在与其半导体芯片6连接的部分保留3层配线结构，除了该部分之外的部分全部采用单层配线的薄层部102；设置在可挠性基板101的两端部的焊锡球1a不是3层配线中最下层的配线，而与最上层的配线(单层)直接连接。该可挠性基板101由于半导体芯片6的侧面弯曲部分成为薄层部102，所以也容易形成弯曲。
接着，说明该结构的半导体封装的制造方法的一个例子。作为半导体装置准备1种存储系列LSI和1种逻辑系列LSI。存储系列LSI外形尺寸约5mm×10mm，输入输出端子数约50针，逻辑系列LSI外形尺寸约10mm×100mm，输入输出端子数约200针。将各LSI研磨加工到50μm，另外，在各输入输出端子上形成金凸块。
作为可挠性基板是在18μm的铜箔上制作在表里面上形成厚度约20μm的热可塑性聚酰亚胺的基板。一边用激光加工对连接内部凸块和外部凸块处的热可塑性聚酰亚胺进行钻孔，一边在进行通常的各种前期处理后，施行镀Ni和镀Au作为阻挡金属。
存储系列LSI用的可挠性基板以单层形成配线层，逻辑系列LSI用的可挠性基板101如图11和图12所示，以3层形成配线层。另外，逻辑系列LSI用的可挠性基板101只在安装半导体芯片6的区域形成3层配线，其它部分是单层。
和图9、10所示的实施方式一样，在可挠性基板上装载LSI，将可挠性基板101沿半导体芯片6的外周部弯曲，形成半导体封装301。逻辑系列LSI用的可挠性基板101的弯曲部分成为单层，和存储系列LSI一样容易弯曲。
另外，形成外部凸块，进行半导体封装层叠。这样得到的2枚半导体封装，逻辑系列LSI的输入输出端子数多达200，但是，在LSI安装区域充分配置外部凸块，能够进行引绕配线。另外，层叠这些半导体封装，形成3维封装成为可能。
接着，说明本发明的第4实施方式，图13～15是表示该第4实施方式的半导体封装的剖视图。该半导体封装是由半导体装置和配线图案的一面或两面具有热可塑性绝缘材料的可挠性基板构成，设置在上述可挠性基板上的电极和上述半导体装置的规定电极连接，同时由上述热可塑性绝缘材料密封，并且是一种上述可挠性基板能弯曲，可以在上述电极形成面和其它面上设置电极的半导体封装，其特征在于，被弯曲的可挠性基板之间包含直接粘接的部位。
也就是说，通过沿半导体芯片6的外周部弯曲可挠性基板101，可以制作和半导体芯片6几乎相同外形尺寸的半导体封装301，但是，在靠近半导体芯片6的外形尺寸的外侧规定的位置(X1、X2)弯曲可挠性基板101，并在热可塑性树脂层4之间粘接可挠性基板101。
作为这样的封装结构，存在外形尺寸比半导体芯片6大的缺点，但是，作为半导体封装，在成为薄型的同时，在半导体封装下面可以形成多个电极焊盘8b。也就是说，本实施方式具有可以适应于输入输出针数多的半导体装置的优点。另外，封装多个这样的半导体装置进行3维安装时，无论半导体装置的外形尺寸和输入输出针数都能进行安装。
这样的半导体封装可以在将半导体芯片6连接到可挠性基板101上后，压住可挠性基板的规定位置(X1、X2)，一边加热，一边沿箭头Y1、Y2方向弯曲其外周部来形成。另外，也可以预先在可挠性基板101上实施弯曲加工，然后装载半导体芯片6。
以上说明的半导体封装结构可以各自单独使用，也可以在1个半导体装置中包括多个特征进行制作。另外，如图15所示，可3维地安装这样制作的半导体封装形成层叠型半导体封装。
接着，说明该图13、14所示的半导体封装的制造方法的一个例子。使用外形尺寸为5mm×5mm，输入输出端子数为100的半导体芯片6，制作如图13和14所示的半导体封装。
可挠性基板101中，在热可塑性树脂形成面上形成连接半导体芯片6的焊盘，在相反面上形成外部凸块1用的电极焊盘8a、8b。电极焊盘8a用于3维安装时的连接，电极焊盘8b用于向母板7上安装，由于输入输出端子数多，电极焊盘8b配置到半导体芯片6的安装区域外侧。
接着，通过预先在半导体芯片6上形成的由金凸块产生的内部凸块2将半导体芯片6连接到可挠性基板101上。此时，通过与图9和图10同样的方法能同时实施连接和密封。其后，将可挠性基板101固定到夹具上。夹具只固定被可挠性基板101规定的弯曲部X1和X2压住的部分，不固定其外周部。不被固定的X1和X2的外周部用可以加热的其它的夹具沿箭头Y1，Y2方向弯曲，压到可挠性基板101自身上，通过加热进行粘接。
弯曲部X1，X2预先设计在和半导体芯片6不重叠的位置，如图14所示，能形成半导体芯片6被可挠性基板101包围的形状。另外，例如用于可挠性基板101的配线层为18μm的铜箔，树脂层的厚度为20μm。由于半导体芯片6通过研磨薄化到约60μm，可以得到和弯曲可挠性基板101时获得几乎相同的厚度。
如图15所示，这样得到的半导体封装301d和使用外形尺寸大的半导体芯片6a，6b，6c制造的符合其外形尺寸的半导体封装301a，301b，301c可一起进行3维封装，能构成层叠半导体封装401。
图16和图17是表示本发明第5实施方式的半导体封装的剖视图。参照该图16和图17，说明本实施方式的半导体封装的制造方法。在多层配线化的可挠性基板101上形成如图16所示的薄层部102和凹部103，可挠性基板101的配线层，例如由约20μm的铜箔形成，各绝缘性树脂层5和热可塑性树脂层4形成约20μm的厚度。薄层部102做到配线成为单层，凹部103设计成与安装的半导体芯片6的外形尺寸配置。
通过与实施方式1同样的方法将厚度调整到60μm的半导体芯片60连接到可挠性基板101规定位置上，连接之后，在薄层部102的中央X1、X2，沿箭头Y1，Y2的方向弯曲可挠性基板101。弯曲时用可以加热的夹具压住可挠性基板101，由热可塑性树脂4将可挠性基板101粘接到可挠性基板101和半导体芯片6上。
这样得到的半导体封装301在封装两面上配置多个电极焊盘，能进行电气引绕，不管半导体芯片6的输入输出端子数，都能制作出半导体封装301。另外，3维安装这些半导体封装时，也可形成多个上位和下位上安装半导体封装连接用凸块，并且，可以不管半导体装置的外形尺寸，可设定封装的外形尺寸，可实现具有设计自由度的封装。
接着，参照图18说明本发明第6实施方式的半导体封装。可挠性基板101中，在弯曲部上形成薄层部102，在半导体芯片6a的安装部形成凹部103。可挠性基板101安装了2个半导体装置，半导体6a被安装到凹部103中。由此，另一个半导体芯片6b可安装在可挠性基板101的同一面，在薄层部102被弯曲，沿半导体封装芯片6b进行粘接，由此形成半导体封装301。
这样，得到的半导体封装301通过多层配线化区域，可形成多个电极焊盘8a，8b，通过已经在电极焊盘上形成的外部凸块1a、1b，可进行3维安装。
图19是表示本发明第7实施方式的层叠半导体封装的剖视图。半导体封装301e是含有如图18所示的多个半导体装置的半导体封装，该半导体封装301e，在该半导体封装301e上搭载如图17所示的半导体封装，再在其上面，搭载如图14所示的半导体封装，然后再在其上面搭载2层如图1所示半导体封装。该3维安装的半导体封装被安装在母板7上。
这样，通过组合本发明的半导体封装，不依赖半导体装置的输入输出端子数和外形尺寸，可以制作3维安装的半导体封装。

Claims (8)

1、一种半导体封装，其特征在于，其具备：在电路面上形成1个或多个装置侧电极的半导体装置；具有配线图案和设置在该配线图案的一面或两面上的热可塑性绝缘层并在上述半导体装置周围被弯曲的可挠性基板，
上述可挠性基板具有：设置在上述半导体装置侧面上，与上述半导体装置的上述装置侧电极连接，并且由上述热可塑性绝缘层密封的第1电极；在与设置了上述第1电极的面不同的面上设置的第2电极，
在上述可挠性基板上至少形成2层以上的配线图案。
2、根据权利要求1所述的半导体封装，其特征在于，在上述可挠性基板的弯曲部或包含弯曲部的区域形成槽或配线层数少的部位。
3、根据权利要求2所述的半导体封装，其特征在于，在上述可挠性基板上形成凹部，上述半导体装置收容在上述凹部中。
4、根据权利要求2所述的半导体封装，其特征在于，上述可挠性基板包括与被弯曲后的可挠性基板之间直接粘接的部位。
5、根据权利要求1所述的半导体封装，其特征在于，在上述可挠性基板上形成凹部，上述半导体装置收容在上述凹部中。
6、一种半导体封装，其特征在于，具有：在电路面上形成1个或多个装置侧电极的半导体装置；可挠性基板，其具有配线图案和设置在该配线图案的一面或两面上的热可塑性绝缘层，在上述半导体装置的周围被弯曲，
上述可挠性基板具有：设置在上述半导体装置侧面上，与上述半导体装置的装置侧电极连接，并且由上述热可塑性绝缘层密封的第1电极；在与设置了上述第1电极的面不同的面上设置的第2电极，
上述可挠性基板包括和被弯曲后的可挠性基板之间直接粘接的部位。
7、根据权利要求6所述的半导体封装，其特征在于，在由上述可挠性基板被弯曲并直接粘接而产生的凹部中，收容半导体装置。
8、一种层叠型半导体封装，其特征在于，通过上述电极，连接权利要求1～7中的任一项所述的同种或不同种的多个半导体封装，并进行3维层叠。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101371353B (zh) * 2006-01-25 2011-06-22 日本电气株式会社 电子装置封装体、模块以及电子装置
CN102165581A (zh) * 2008-09-29 2011-08-24 凸版印刷株式会社 引线框基板的制造方法及半导体装置
CN102117789B (zh) * 2010-01-04 2013-12-04 三星半导体(中国)研究开发有限公司 半导体芯片封装结构及封装方法
CN105810654A (zh) * 2014-12-30 2016-07-27 展讯通信（上海）有限公司 一种引线框架型封装体
CN113990765A (zh) * 2021-12-28 2022-01-28 深圳市思坦科技有限公司 柔性发光器件的制备方法、柔性发光器件及发光装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4885426B2 (ja) * 2004-03-12 2012-02-29 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及びその製造方法
JP4123206B2 (ja) * 2004-08-31 2008-07-23 ソニー株式会社 多層配線板及び多層配線板の製造方法
JP2006073683A (ja) * 2004-08-31 2006-03-16 Sony Corp 回路デバイス及び回路デバイスの製造方法
TW200638811A (en) * 2004-09-21 2006-11-01 Ibiden Co Ltd Flexible printed wiring board
JP4830493B2 (ja) * 2006-01-11 2011-12-07 日本電気株式会社 半導体装置、その実装構造およびその実装方法
JP2007201616A (ja) * 2006-01-24 2007-08-09 Epson Toyocom Corp 表面実装型圧電発振器、及びその製造方法
CN101395715B (zh) * 2006-03-07 2010-10-13 日本电气株式会社 电子器件封装、模块以及电子器件
JP2007266240A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 電子装置及びそれを有する電子機器
EP2037497B9 (en) * 2006-06-06 2014-10-01 NEC Corporation Semiconductor package and its manufacturing method
JP5188039B2 (ja) * 2006-07-04 2013-04-24 株式会社テラミクロス 半導体装置及び半導体構成体並びにそれらの製造方法
KR100744151B1 (ko) * 2006-09-11 2007-08-01 삼성전자주식회사 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
JP2008078205A (ja) * 2006-09-19 2008-04-03 Fujitsu Ltd 基板組立体及びその製造方法、電子部品組立体及びその製造方法、電子装置
JP5028968B2 (ja) 2006-11-17 2012-09-19 日立電線株式会社 半導体装置、積層型半導体装置およびインターポーザ基板
US8031475B2 (en) * 2007-07-12 2011-10-04 Stats Chippac, Ltd. Integrated circuit package system with flexible substrate and mounded package
US7928556B2 (en) * 2007-09-19 2011-04-19 Nec Corporation Semiconductor device and manufacturing method thereof
US8338940B2 (en) 2008-03-28 2012-12-25 Nec Corporation Semiconductor device
US8278141B2 (en) * 2008-06-11 2012-10-02 Stats Chippac Ltd. Integrated circuit package system with internal stacking module
US8004093B2 (en) * 2008-08-01 2011-08-23 Stats Chippac Ltd. Integrated circuit package stacking system
US8217507B1 (en) * 2010-01-22 2012-07-10 Amkor Technology, Inc. Edge mount semiconductor package
JP5527806B2 (ja) * 2010-02-17 2014-06-25 Ｎｅｃネットワークプロダクツ株式会社 半導体装置の製造方法
KR20110101410A (ko) * 2010-03-08 2011-09-16 삼성전자주식회사 패키지 온 패키지
KR20120079742A (ko) 2011-01-05 2012-07-13 삼성전자주식회사 폴디드 적층 패키지 및 그 제조방법
US8363418B2 (en) 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
KR101330770B1 (ko) * 2011-11-16 2013-11-18 엘지이노텍 주식회사 백라이트 유닛용 절곡 인쇄회로기판
US9781825B2 (en) * 2013-02-18 2017-10-03 Dell Products L.P. Flex circuit, an information handling system, and a method of manufacturing a flexible circuit
TWI550785B (zh) * 2014-05-15 2016-09-21 南茂科技股份有限公司 晶片封裝結構
KR101765461B1 (ko) * 2015-09-08 2017-08-07 (주)플렉스컴 스트립 타입 양방향성 연성 패키지
EP3437441A1 (en) * 2016-03-30 2019-02-06 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Laminated component carrier with a thermoplastic structure
TWI595607B (zh) * 2016-06-30 2017-08-11 欣興電子股份有限公司 封裝載板及封裝載板的製造方法
EP3413342A1 (de) * 2017-06-08 2018-12-12 Dyconex AG Elektronische baugruppe und verfahren zur herstellung einer solchen
US11201096B2 (en) * 2019-07-09 2021-12-14 Texas Instruments Incorporated Packaged device with die wrapped by a substrate
CN113727510B (zh) * 2020-05-25 2022-10-21 宏启胜精密电子(秦皇岛)有限公司 电路板的制作方法
KR102550141B1 (ko) * 2021-07-19 2023-07-03 네패스 하임 반도체 패키지
KR102550142B1 (ko) * 2021-07-23 2023-07-03 네패스 하임 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5028986A (en) * 1987-12-28 1991-07-02 Hitachi, Ltd. Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
CA2111294A1 (en) * 1992-12-16 1994-06-17 Hiroyuki Furutani Thermoplastic polyimide, polyamide acid, and thermally fusible laminated film for covering conductive wires
JPH08335663A (ja) 1995-06-08 1996-12-17 Sony Corp 半導体装置及び半導体装置の製造方法
JP3688755B2 (ja) * 1995-06-12 2005-08-31 株式会社日立製作所 電子部品および電子部品モジュール
JP3360669B2 (ja) 2000-01-07 2002-12-24 日本電気株式会社 半導体パッケージ素子、３次元半導体装置及びこれらの製造方法
JP3855594B2 (ja) * 2000-04-25 2006-12-13 セイコーエプソン株式会社 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101371353B (zh) * 2006-01-25 2011-06-22 日本电气株式会社 电子装置封装体、模块以及电子装置
CN102165581A (zh) * 2008-09-29 2011-08-24 凸版印刷株式会社 引线框基板的制造方法及半导体装置
CN102117789B (zh) * 2010-01-04 2013-12-04 三星半导体(中国)研究开发有限公司 半导体芯片封装结构及封装方法
CN105810654A (zh) * 2014-12-30 2016-07-27 展讯通信（上海）有限公司 一种引线框架型封装体
CN113990765A (zh) * 2021-12-28 2022-01-28 深圳市思坦科技有限公司 柔性发光器件的制备方法、柔性发光器件及发光装置

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