CN1705088A - 快闪内存的穿隧氮氧化物 - Google Patents

快闪内存的穿隧氮氧化物 Download PDF

Info

Publication number
CN1705088A
CN1705088A CNA2004100870580A CN200410087058A CN1705088A CN 1705088 A CN1705088 A CN 1705088A CN A2004100870580 A CNA2004100870580 A CN A2004100870580A CN 200410087058 A CN200410087058 A CN 200410087058A CN 1705088 A CN1705088 A CN 1705088A
Authority
CN
China
Prior art keywords
nitrogen
oxide
environment
oxidation
hot tempering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100870580A
Other languages
English (en)
Other versions
CN100383933C (zh
Inventor
王嗣裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN1705088A publication Critical patent/CN1705088A/zh
Application granted granted Critical
Publication of CN100383933C publication Critical patent/CN100383933C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/3143Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form

Abstract

本发明涉及一种快闪内存的穿隧氮氧化物结构及形成该结构的方法,一含氮结构形成在半导体基板上,并经氧化,该氧化物结构中的氮重新分配形成一氮集中区域,氧化该结构及重新分配氮是藉自由基氧化施行。添加氮至该氧化物结构中,该氮集中区域有助于调整添加的氮所达的深度。

Description

快闪内存的穿隧氮氧化物
技术领域
本发明涉及一种半导体工艺,特别是关于一种为非挥发性内存形成穿隧氮氧化物结构的方法。
背景技术
非挥发性内存组件主要依赖施加一非常高的电场使载子通过一层非常薄的穿隧氧化物结构来达成其功能,因此非挥发性内存中的电荷保持能力及其它重要特性就与穿隧氧化物结构的品质及稳定性息息相关。
为改善穿隧氧化物结构的品质与稳定性,已有许多方法被提出,其中最常使用的方法是在氧化硅中掺杂氮,例如美国专利第5,885,870号与第6,380,033号中所揭露的方法,是先形成一穿隧氧化物结构再利用氧化氮(NO)或氧化亚氮(N2O)回火以添加氮至穿隧氧化物结构中,此种添加氮的优点在于减少非挥发性内存组件因福勒一诺汉应力所引起的漏电流(Fowler-Nordheim stress induced leakage current;FN-SILC)以及因临界电压偏移所造成的漏电流,然而在诸如此类的方法中,氮在穿隧氧化物结构的底部接口有堆积的倾向,造成非挥发性内存组件载子移动率及闸极氧化物周围结构产生劣化情形。
因此,一种添加氮至穿隧氧化物(tunneling oxide)结构且不会在其接口产生氮堆积情形的非挥发性内存的制造方法,是所期望的。
发明内容
本发明的目的之一,在于提供一种富含氮的闸极氧化物的半导体工艺。
本发明的目的之一,在于提供一种具有改良闸极氧化物的半导体组件。
为达上述目的,本发明提供了一种富含氮的闸极氧化物的半导体制造方法,其包括在半导体基板的表面形成一个含氮结构,氧化该含氮结构以产生一个含氮的氧化物结构,重新分配氧化物结构中的氮使其在远离氧化物结构与半导体基板接口的氧化物结构中形成氮集中区域,之后添加氮到至少部分比氮集中区域浅的氧化物结构中。在不同的实施例中,重新分配氮是移动氮使其远离基板的表面。在不同的实施例中,形成一含氮结构包括对半导体基板表面进行热回火,例如在氧化亚氮、氧化氮、氨气(NH3)及/或ND3的环境中进行热回火,其中ND3是氨气中氢原子被重氢所替换。在一些实施例中,形成一含氮结构进一步包括利用等离子体氮化法及/或化学气相沉积法(CVD)沉积该含氮结构。另外,氮集中区域会阻挡添加的氮进入比氮集中区域更深的区域,因此保护了氧化物结构与半导体基板间的接口免于因添加的氮堆积而造成劣化。在不同的实施例中,添加氮包括在例如氧化亚氮、氧化氮、ND3及/或氨气的环境中对氧化物结构进行热回火。在不同的实施例中,经由例如原位蒸气产生法(in situ steam generation;ISSG)及/或低压完全氧化法的自由基氧化工艺来达成氧化含氮结构及重新分配氧化物结构中的氮,该自由基氧化的过程发生在氧基及/或氢氧基存在的环境中。
本发明还提供了另一种富含氮的闸极氧化物的半导体制造方法,其包括在半导体基板的表面形成一含氮结构,该含氮结构经自由基氧化以产生一个含氮的氧化物结构,以及添加氮原子到至少部分的氧化物结构中。在不同的实施例中,形成含氮结构包括在例如氧化亚氮、氧化氮、氨气及/或ND3的环境中对半导体基板表面进行热回火。在一些实施例中,形成一含氮结构进一步包括利用等离子体氮化法及/或化学气相沉积法沉积该含氮结构。在不同的实施例中,添加氮包括在例如氧化亚氮、氧化氮及/或氨气的环境中对氧化物结构进行热回火。在不同的实施例中,自由基氧化包括氧化该含氮结构,以及重新分配该含氮结构中的氮以形成氮集中区域于该含氮结构中及/或移动氮进入更深的含氮结构中。氮集中区域会阻挡添加的氮进入比氮集中区域更深的区域。自由基氧化包括在氧基及/或氢氧基存在的环境中利用原位蒸气产生法及/或低压完全氧化法进行。
本发明还提供了一种半导体组件(元件),其包括一半导体基板以及在该半导体基板上的一氧化物结构,氮浓度的峰值发生在距离氧化物结构与基板间的接口层有一段距离的氧化物结构中,在氧化物结构中介于半导体基板与该峰值间的接口层具有较低的氮浓度以避免基板中电荷移动率下降,同时,在氧化物结构中留下的氮浓度(例如形成氮化硅)足够降低因应力所引起的漏电流,该氧化物结构在一些实施例的技术中可做为非挥发性内存组件的闸极介电层,藉由穿隧通过该闸极介电层达到资料写入与抹除的作用。
本发明还提供了一种形成富含氮的穿隧氧化物的方法,其包括在一半导体基板上形成一氮氧化硅做为穿隧氧化物结构,进行一氧化工艺重新分配氮氧化硅结构中的氮,再经过具有氮供应源的热回火工艺以添加氮到氮氧化硅结构中。其中,该形成氮氧化硅结构的方法包括热回火;而该氧化过程的实施包括一原位蒸气产生法,例如在900℃到1100℃及10秒到200秒之间;该热回火工艺包括炉管回火及/或快速热回火(rapid thermal annealing;RTA),在一些实施例中,快速热回火实施在850℃到1100℃及10秒到300秒之间,炉管回火实施在850℃到1100℃及5分钟到120分钟之间。
附图说明
图1、图2及图3是说明以不同工艺步骤在基板上形成穿隧氧化物结构的示意图;
图3A是显示在氧化物结构中氮浓度与深度的关系图;
图4是显示受F-N应力时间与其所引起的漏电流的关系图;
图5是显示受应力时间与Vg-偏移量的关系图;
图6及图7是形成氧化物结构的流程示意图;以及
图8是根据本发明具有穿隧介电层的半导体组件示意图。
图中主要符号说明:
100基板    110氧化物结构    200基板       210氧化物结构
220氮浓度峰值位置           221接口       222接口层
300曲线    320线            410纯氧化物结构    800记忆胞
804半导体基板    805源极    806汲极       810电荷储存元件
818氮浓度峰值位置    820氧化物结构    824控制闸极   832电荷
具体实施方式
实施例的详细描述请参考图1-图8。其中,图1及图2为以不同工艺步骤在基板上形成穿隧氧化物结构的示意图。
请参考图1所示,一硅基板100例如掺杂磷的单晶硅基板,经由例如在具有氮供应源如氧化氮(NO)的环境中对基板进行热回火,以在基板上形成氧化物结构110做为一穿隧氧化物结构,在一些实施例中,氧化物结构包括结合氧化硅与氮化硅的氮氧化硅。还可通入如氮气或氩气以调整氮供应源的浓度。氧化物结构110也可经由在氧化亚氮、氨气或ND3的环境中对基板100进行回火而形成。
在另一实施例中,基板上的含氮结构可经由例如化学气相沉积法或等离子体氮化法在基板上沉积含氮结构来达成,该含氮结构可以是氮氧化硅(SiOxNy)、氮化硅如Si3N4或其它在后续工艺中氮可被重新分配的任何材料。
图2说明在氧化物结构210中氮重新分配的情形,其中氧化物结构210与图1中的氧化物结构110相同。经过例如原位蒸气产生法的自由基氧化工艺使得在氧化物结构210中的氮重新分配,在远离氧化物结构210与硅基板200间接口且靠近氧化物结构210的底部形成氮集中区域,氮浓度峰值位置220是在氧化物结构210中氮集中区域里氮浓度峰值的位置,其中原位蒸气产生法的氧化工艺实施在900℃到1100℃及10秒到200秒之间。
图3说明第二热回火工艺,其是在具有氮供应源的环境中以扩散方式添加氮到氧化物结构210中,在此工艺中适合的氮供应源包括氧化氮(NO),热回火工艺也可在氧化亚氮(N2O)或氨气其中之一的环境下进行,以添加氮到氧化物结构210中,该第二热回火工艺是炉管或快速热回火工艺,优选是实施在850℃到1100℃及10秒到2小时之间。
根据第二热回火工艺可形成本发明的一实施例,即氧化物结构210藉由接口221与基板200分离(请同时参见图3所示),在氧化物结构210中富含足够浓度的氮以减少因应力所引起的漏电流,氧化物结构210在接口221与氮浓度峰值位置220之间包含一接口层222,忽视氧化物结构210富含氮的区域,接口层222中的氮浓度已低到不会减低基板200中电荷的移动率,接口层222中相对低的氮浓度起因于氮浓度峰值位置220远离接口221,氮浓度峰值位置220可阻止所添加的氮进入比氮集中区域更深的区域,以保护接口层222避免添加的氮堆积在接口221造成基板200中载子移动率下降,氧化物结构210的厚度介于30到120之间。
图3A是在图3所示的氧化物结构中氮浓度与深度的关系图,此图是根据理论而非根据实验。曲线300的峰值相对于图3中氮浓度峰值位置220的位置,在峰值之下急剧下降的氮浓度相对于图3中介于氧化物结构210与基板200间的接口221,而接口层222则相对于曲线峰值到急剧下降间的位置。上述曲线峰值的氮浓度减少受氧化物表面的影响,即介于氧化物表面与氧化物/基板接口间的氮浓度为一高斯分布,线320标示在靠近峰值附近的氮浓度分布为高斯分布。
每一种在半导体样品上的穿隧氮氧化物结构的品质及特性均经过数种测试进行评估,结果如图4与图5所示。不同的半导体样品包括:1)由原位蒸气产生法成长厚度为85的氧化硅;2)由原位蒸气产生法成长并经炉管在NO环境中回火得到最终厚度为85的氧化硅;3)由原位蒸气产生法成长且在NO环境中以快速升温热处理的工艺进行回火得到最终厚度为85的氧化硅;以及4)本发明的实施例在NO的环境中以快速升温热处理的工艺对Si进行回火再经由原位蒸气产生法的工艺进行氧化以及在NO环境中以快速升温热处理的工艺再回火一次以产生厚度为85的氧化物结构。不同的样品基于不同的穿隧氧化物结构而分别制造。
图4显示受F-N应力时间与其所引起的漏电流的关系。轨迹410对应由原位蒸气产生法成长厚度为85的氧化硅;轨迹420对应由原位蒸气产生法成长并经炉管在NO环境中回火得到最终厚度为85的氧化硅;轨迹430对应由原位蒸气产生法成长且在NO环境中以快速升温热处理的工艺进行回火得到最终厚度为85的氧化硅;以及轨迹440对应本发明的实施例在NO的环境中以快速升温热处理的工艺对Si进行回火再经由原位蒸气产生法的工艺进行氧化以及在NO环境中以快速升温热处理的工艺再回火一次以产生厚度为85的氧化物结构。在测试中每一样品在不同的时间区间中由于F-N应力引起一大小约-10mA/cm2的负向固定电流(相当于一大小约-11.5MV/cm的电场)通过穿隧氧化物结构,在-7MV/cm的低电场下量测每一样品因不同应力所引起的漏电流(ΔSILC),本实施例的漏电流在FN-SILC的情形下有很大的改善,如图4所示。
图5显示在样品上Vg-偏移量的测试结果。轨迹510对应由原位蒸气产生法成长厚度为85的氧化硅;轨迹520对应由原位蒸气产生法成长并经炉管在NO环境中回火得到最终厚度为85的氧化硅;轨迹530对应由原位蒸气产生法成长且在NO环境中以快速升温热处理的工艺进行回火得到最终厚度为85的氧化硅;以及轨迹540对应本发明的实施例在NO的环境中以快速升温热处理的工艺对Si进行回火再经由原位蒸气产生法的工艺进行氧化以及在NO环境中以快速升温热处理的工艺再回火一次以产生厚度为85的氧化物结构。在测试中每一样品由于应力引起一大小约-10mA/cm2的负向固定电流(-CCS)通过穿隧氧化物结构,然后再量测每一样品Vg的偏移量(ΔVg),在Vg偏移轨迹与时间的关系图中,轨迹540显示相较于其它样品表现了非常低的捕捉程度以降低损害。
图6及图7是形成氧化物结构的流程图。请参考图6所示,以例如沉积、回火或等离子体氮化法在基板上形成含氮结构610,在一些实施例中含氮结构的厚度范围为0到30,在图4与图5所示的测试样品中,其氮氧化物厚度约为20。接着进行氧化工艺,优选是进行自由基氧化工艺620,该自由基氧化包括在原位蒸气产生法及/或低压完全氧化法(LPRO)中进行,图4与图5所示的测试样品是RTP型式的原位蒸气产生法的腔体中(由AMAT所制造)降低压力以产生氧基(O*)及氢氧基(OH*)以进行原位蒸气产生法的工艺,该原位蒸气产生法的工艺温度范围在900℃到1100℃之间,图4与图5所示测试样品所使用的温度为1050℃。且该原位蒸气产生法的工艺是在氢气与氧气混合的环境下进行,其中氢气/氧气的流量比在0%到33%之间,图4与图5所示测试样品所使用的氢气/氧气的流量比为33%。原位蒸气产生法的工艺压力在0托尔(torr)到20托尔之间以及工艺时间在10秒到200秒之间,低压完全氧化法的工艺则在一低压炉管进行,例如TEL所制造的炉管。最后添加氮到氧化物结构中630形成含氮结构以及添加氮到该结构中均是以热回火方式完成,例如在氧化亚氮、氧化氮及/或氨气的环境中进行热回火,该热回火的温度在850℃到1100℃之间(图4与图5所示测试样品所使用的温度为1050℃),该热回火的环境包括氮气以及反应气体NO,当温度低于1000℃时通入氮气做为稀释氮的传输气体,其气体流量比为0slm到10slm(图4与图5所示测试样品使用N2/NO=5/5slm)。若经由快速升温系统进行回火,则回火时间从10秒到300秒(图4与图5所示测试样品第一次回大为180秒,第二次回火为30秒),若经由传统炉管进行回火,则回火时间从5分钟到120分钟。
请参考图7所示,首先在基板上形成含氮结构710,并氧化该含氮结构720,接着重新分配氧化物结构中的氮以形成氮集中区域730,最后添加氮到氧化物结构中740。在不同的实施例中,氧化含氮结构及重新分配氧化物结构中的氮均可经由诸如原位蒸气产生法及/或低压完全氧化法进行自由基氧化而达成。
图8是一包括如图3所示的穿隧介电层的NROM记忆胞示意图。记忆胞800形成在一半导体基板804上,记忆胞800包括一源极805及一汲极806分别形成在由基板804上的通道所隔离的扩散区中,一控制闸极824覆盖在该通道上,一电荷储存元件810经由介于电荷储存组件810及该通道间的绝缘层如氧化物结构820而与通道隔离如图3所示,电荷储存元件810包括氮化硅在NROM胞内。在不同的实施例中,具有不同的捕捉电荷材料,例如Al2O3、HfOx、ZrOx或其它可形成记忆胞的金属氧化物,例如当对记忆胞施加一偏压以进行热电子写入时电荷832即被捕捉在氮化层中。本发明可适用于不同种类的记忆胞如悬浮闸极记忆胞、只读记忆胞(ROM cells)等等。
氧化物结构820具有足够的氮浓度以减少因应力所引起的漏电流,在与半导体基板804及氧化物结构820的接口相距一段距离的氧化物结构820中形成一氮浓度峰值位置818,该距离约为12,且氮浓度在该峰值附近区域形成类高斯分布,其中氮的浓度足够减少因应力所引起的漏电流。在一些实施例中,由于氮浓度的峰值相对靠近基板与穿隧氧化物的接口并且形成类高斯分布,因此比峰值位置更深处的氮浓度通常高于比峰值位置较浅处的氮浓度。在另外的实施例中,比峰值位置较浅处的氮浓度通常高于比峰值位置更深处的氮浓度。在另一实施例中,比峰值位置较浅处的氮浓度与比峰值位置更深处的氮浓度大致相同。
以上对于本发明的优选实施例所作的叙述是为阐明的目的,而无意限定本发明精确地为所揭露的形式,基于以上的教导或从本发明的实施例学习而作修改或变化是可能的,实施例是为解说本发明的原理以及让熟悉本领域的技术人员以各种实施例利用本发明在实际应用上而选择及叙述,本发明的保护范围以权利要求书为准。

Claims (57)

1.一种形成富含氮的穿隧氧化物的方法,该方法包括下列步骤:
在半导体基板上形成氮氧化硅结构做为一穿隧氧化物结构;
进行氧化工艺以重新分配该氮氧化硅结构中的氮;以及
在存在氮供应源的环境下进行热回火以添加氮到该氮氧化硅结构中。
2.如权利要求1的方法,其中所述形成氮氧化硅结构的步骤包括一热回火工艺。
3.如权利要求1的方法,其中所述进行氧化工艺的步骤包括一原位蒸气产生工艺。
4.如权利要求1的方法,其中所述热回火工艺包括一炉管回火工艺。
5.如权利要求1的方法,其中所述热回火工艺包括一快速热回火工艺。
6.如权利要求1的方法,其中所述热回火工艺的实施条件是850℃到1100℃及10秒到300秒之间。
7.如权利要求1的方法,其中所述热回火工艺包括一快速热回火工艺,实施在850℃到1100℃及10秒到300秒之间。
8.如权利要求1的方法,其中所述进行氧化工艺的步骤包括在900℃到1100℃及10秒到200秒之间实施一原位蒸气产生工艺。
9.如权利要求1的方法,其中所述热回火工艺实施条件在850℃到1100℃及5分钟到120分钟之间。
10.如权利要求1的方法,其中所述热回火工艺包括一炉管热回火工艺,实施条件850℃到1100℃及5分钟到120分钟之间。
11.如权利要求1的方法,其中所述热回火工艺是实施条件在850℃至1100℃及10秒至120分钟之间。
12.一种半导体的制造方法,包括下列步骤:
在半导体基板上形成一含氮结构;
氧化该含氮结构以产生一含氮的氧化物结构;
重新分配该氧化物结构中的氮使其在该氧化物结构中形成氮集中区域;以及
在形成氮集中区域后,添加氮到至少部分比该氮集中区域浅的氧化物结构中。
13.如权利要求12的方法,其中所述重新分配该氧化物结构中的氮的步骤包括移动该氮使其远离基板的表面。
14.如权利要求12的方法,其中所述重新分配该氧化物结构中的氮的步骤包括移动该氮使其更深入氧化物结构。
15.如权利要求12的方法,其中所述含氮结构包括二氧化硅及氮化硅。
16.如权利要求12的方法,其中所述氧化物结构包括一穿隧氧化物。
17.如权利要求12的方法,其中所述形成一含氮结构的步骤包括对所述半导体基板的表面进行热回火。
18.如权利要求12的方法,其中所述形成一含氮结构的步骤包括在氧化亚氮的环境中对所述半导体基板的表面进行热回火。
19.如权利要求12的方法,其中所述形成一含氮结构的步骤包括在氧化氮的环境中对所述半导体基板的表面进行热回火。
20.如权利要求12的方法,其中所述形成一含氮结构的步骤包括在氨气的环境中对所述半导体基板的表面进行热回火。
21.如权利要求12的方法,其中所述形成一含氮结构的步骤包括在ND3的环境中对所述半导体基板的表面进行热回火。
22.如权利要求12的方法,其中所述形成一含氮结构的步骤包括在所述半导体基板上经由化学气相沉积法沉积该含氮结构。
23.如权利要求12的方法,其中所述形成一含氮结构的步骤包括在所述半导体基板上经由等离子体氮化法沉积该含氮结构。
24.如权利要求12的方法,其中所述添加氮的步骤包括对所述氧化物结构进行热回火。
25.如权利要求12的方法,其中所述添加氮的步骤包括在氧化亚氮的环境中对所述氧化物结构进行热回火。
26.如权利要求12的方法,其中所述添加氮的步骤包括在氧化氮的环境中对所述氧化物结构进行热回火。
27.如权利要求12的方法,其中所述添加氮的步骤包括在氨气的环境中对所述氧化物结构进行热回火。
28.如权利要求12的方法,其中所述氧化该含氮结构及重新分配该氧化物结构中的氮的步骤是将该含氮结构经过至少一自由基氧化工艺。
29.如权利要求12的方法,其中所述氧化该含氮结构及重新分配该氧化物结构中的氮的步骤是将该含氮结构经过至少一原位蒸气产生工艺。
30.如权利要求12的方法,其中所述氧化该含氮结构及重新分配该氧化物结构中的氮的步骤是将该含氮结构经过至少一低压完全氧化工艺。
31.如权利要求12的方法,其中所述氧化该含氮结构及重新分配该氧化物结构中的氮的步骤是将该含氮结构在氧基的环境中经过至少一自由基氧化工艺。
32.如权利要求12的方法,其中所述氧化该含氮结构及重新分配该氧化物结构中的氮的步骤是将该含氮结构在氢氧基的环境中经过至少一自由基氧化工艺。
33.如权利要求12的方法,其中所述氮集中区域可阻挡添加的氮进入比该氮集中区域更深的区域。
34.一种半导体的制造方法,包括下列步骤:
在半导体基板上形成一含氮结构;
该含氮结构经自由基氧化以形成一含氮的氧化物结构;以及
添加氮到至少部分的该氧化物结构中。
35.如权利要求34的方法,其中所述氧化物结构包括一穿隧氧化物。
36.如权利要求34的方法,其中所述形成一含氮结构的步骤包括对所述半导体基板的表面进行热回火。
37.如权利要求34的方法,其中所述形成一含氮结构的步骤包括在氧化亚氮的环境中对所述半导体基板的表面进行热回火。
38.如权利要求34的方法,其中所述形成一含氮结构的步骤包括在氧化氮的环境中对所述半导体基板的表面进行热回火。
39.如权利要求34的方法,其中所述形成一含氮结构的步骤包括在氨气的环境中对所述半导体基板的表面进行热回火。
40.如权利要求34的方法,其中所述形成一含氮结构的步骤包括在ND3的环境中对所述半导体基板的表面进行热回火。
41.如权利要求34的方法,其中所述形成一含氮结构的步骤包括在所述半导体基板上经由化学气相沉积法沉积该含氮结构。
42.如权利要求34的方法,其中所述形成一含氮结构的步骤包括在所述半导体基板上经由等离子体氮化法沉积该含氮结构。
43.如权利要求34的方法,其中所述添加氮的步骤包括对所述氧化物结构进行热回火。
44.如权利要求34的方法,其中所述添加氮的步骤包括在氧化亚氮的环境中对所述氧化物结构进行热回火。
45.如权利要求34的方法,其中所述添加氮的步骤包括在氧化氮的环境中对所述氧化物结构进行热回火。
46.如权利要求34的方法,其中所述添加氮的步骤包括在氨气的环境中对所述氧化物结构进行热回火。
47.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括氧化该含氮结构及重新分配该含氮结构中的氮使其在该含氮结构中形成一氮集中区域。
48.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括氧化该含氮结构、重新分配该含氮结构中的氮使其在该含氮结构中形成一氮集中区域以及移动该氮使其更深入该含氮结构。
49.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括氧化该含氮结构及重新分配该含氮结构中的氮使其在该含氮结构中形成一氮集中区域,其中该氮集中区域可阻挡添加的氮进入比该氮集中区域更深的区域。
50.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括一原位蒸气产生工艺。
51.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括一低压完全氧化工艺。
52.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括在氧基的环境中对该含氮结构进行氧化。
53.如权利要求34的方法,其中所述含氮结构经自由基氧化的步骤包括在氢氧基的环境中对该含氮结构进行氧化。
54.一种半导体组件,包括:
一半导体基板;
一氧化物结构,在该半导体基板上,包含足够的氮浓度以减少因应力所引起的漏电流,其中该氮浓度形成一峰值位置在距离该氧化物结构与基板间的接口有一段距离的氧化物结构中;以及
一接口层,具有低于该氮浓度峰值的氮浓度,介于基板与峰值位置之间。
55.如权利要求54的组件,其中所述氧化物结构做为一穿隧氧化物。
56.如权利要求54的组件,其中所述氧化物结构包括二氧化硅及氮化硅。
57.如权利要求54的组件,其中所述氮浓度在所述峰值附近为类高斯分布。
CNB2004100870580A 2004-06-01 2004-10-26 快闪内存的穿隧氮氧化物 Expired - Fee Related CN100383933C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/858,040 2004-06-01
US10/858,040 US7405125B2 (en) 2004-06-01 2004-06-01 Tunnel oxynitride in flash memories

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101282240A Division CN100477109C (zh) 2004-06-01 2004-10-26 半导体组件及其制造方法

Publications (2)

Publication Number Publication Date
CN1705088A true CN1705088A (zh) 2005-12-07
CN100383933C CN100383933C (zh) 2008-04-23

Family

ID=35425899

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2007101282240A Expired - Fee Related CN100477109C (zh) 2004-06-01 2004-10-26 半导体组件及其制造方法
CNB2004100870580A Expired - Fee Related CN100383933C (zh) 2004-06-01 2004-10-26 快闪内存的穿隧氮氧化物

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2007101282240A Expired - Fee Related CN100477109C (zh) 2004-06-01 2004-10-26 半导体组件及其制造方法

Country Status (3)

Country Link
US (1) US7405125B2 (zh)
CN (2) CN100477109C (zh)
TW (1) TWI242833B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102867911A (zh) * 2011-07-07 2013-01-09 复旦大学 一种电阻型存储器及其制备方法
CN102122614B (zh) * 2010-01-08 2013-03-13 中芯国际集成电路制造(上海)有限公司 一种氮氧化硅栅氧化层制造方法
CN106129006A (zh) * 2016-06-30 2016-11-16 上海华力微电子有限公司 一种提高闪存低温数据存储特性的方法
TWI612682B (zh) * 2013-12-10 2018-01-21 太陽電子公司 具氮氧化矽介電層之太陽能電池
CN111403396A (zh) * 2020-01-14 2020-07-10 长江存储科技有限责任公司 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100575449B1 (ko) * 2004-05-10 2006-05-03 삼성전자주식회사 반도체 장치의 제조방법
US7274601B2 (en) * 2004-09-27 2007-09-25 Macronix International Co., Ltd. Programming and erasing method for charge-trapping memory devices
KR100766229B1 (ko) * 2005-05-30 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20060275975A1 (en) * 2005-06-01 2006-12-07 Matt Yeh Nitridated gate dielectric layer
US20070090493A1 (en) * 2005-10-11 2007-04-26 Promos Technologies Inc. Fabrication of nitrogen containing regions on silicon containing regions in integrated circuits, and integrated circuits obtained thereby
US8008214B2 (en) * 2005-12-16 2011-08-30 Samsung Electronics Co., Ltd. Method of forming an insulation structure and method of manufacturing a semiconductor device using the same
US7824991B2 (en) * 2006-01-18 2010-11-02 Macronix International Co., Ltd. Method for nitridation of the interface between a dielectric and a substrate in a MOS device
US7767588B2 (en) * 2006-02-28 2010-08-03 Freescale Semiconductor, Inc. Method for forming a deposited oxide layer
JP2008205191A (ja) * 2007-02-20 2008-09-04 Toshiba Corp 不揮発性半導体メモリ素子および不揮発性半導体メモリ装置
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8283261B2 (en) * 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8871595B2 (en) 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
KR101338158B1 (ko) * 2007-07-16 2013-12-06 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR101283574B1 (ko) 2007-08-09 2013-07-08 삼성전자주식회사 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는플래시 메모리 소자의 제조 방법
US20090050953A1 (en) * 2007-08-22 2009-02-26 Macronix International Co., Ltd. Non-volatile memory device and method for manufacturing the same
JP5232425B2 (ja) * 2007-09-10 2013-07-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
KR20090055202A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 플래시 메모리 소자 및 이를 포함하는 카드 및 시스템
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
KR100950477B1 (ko) * 2008-03-05 2010-03-31 주식회사 하이닉스반도체 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR100972904B1 (ko) * 2008-05-16 2010-07-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8222688B1 (en) 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
US8710578B2 (en) 2009-04-24 2014-04-29 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
WO2010147937A2 (en) * 2009-06-15 2010-12-23 Applied Materials, Inc. Enhancing nand flash floating gate performance
US9252118B2 (en) 2011-12-22 2016-02-02 Intel Corporation CMOS-compatible gold-free contacts
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
TWI594327B (zh) * 2012-07-01 2017-08-01 賽普拉斯半導體公司 用於製造非揮發性電荷捕獲記憶體元件之基氧化方法
KR101494274B1 (ko) * 2013-11-08 2015-02-17 주식회사 유진테크 사이클릭 박막 증착 방법 및 반도체 제조 방법, 그리고 비휘발성 메모리 셀
CN105552034A (zh) * 2016-03-01 2016-05-04 上海华力微电子有限公司 一种改善sonos闪存器件可靠性的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5417570A (en) * 1994-01-03 1995-05-23 Zest Anchors, Inc. Dental anchor assembly
JP4001960B2 (ja) * 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法
US6228779B1 (en) * 1998-11-06 2001-05-08 Novellus Systems, Inc. Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology
US6417570B1 (en) 1999-01-14 2002-07-09 Agere Systems Guardian Corporation Layered dielectric film structure suitable for gate dielectric application in sub-0.25 μm technologies
JP3538081B2 (ja) * 1999-08-24 2004-06-14 松下電器産業株式会社 半導体装置の製造方法
US6380033B1 (en) * 1999-09-20 2002-04-30 Advanced Micro Devices, Inc. Process to improve read disturb for NAND flash memory devices
US6413881B1 (en) * 2000-03-09 2002-07-02 Lsi Logic Corporation Process for forming thin gate oxide with enhanced reliability by nitridation of upper surface of gate of oxide to form barrier of nitrogen atoms in upper surface region of gate oxide, and resulting product
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
US6933248B2 (en) * 2000-10-19 2005-08-23 Texas Instruments Incorporated Method for transistor gate dielectric layer with uniform nitrogen concentration
JP3696119B2 (ja) * 2001-04-26 2005-09-14 株式会社日立製作所 半導体装置、及び半導体装置の製造方法
US6503846B1 (en) * 2001-06-20 2003-01-07 Texas Instruments Incorporated Temperature spike for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates
JP4252749B2 (ja) * 2001-12-13 2009-04-08 忠弘 大見 基板処理方法および基板処理装置
JP2003282872A (ja) * 2002-03-20 2003-10-03 Japan Science & Technology Corp プラズマ処理を含む基板材料及び半導体デバイスの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122614B (zh) * 2010-01-08 2013-03-13 中芯国际集成电路制造(上海)有限公司 一种氮氧化硅栅氧化层制造方法
CN102867911A (zh) * 2011-07-07 2013-01-09 复旦大学 一种电阻型存储器及其制备方法
TWI612682B (zh) * 2013-12-10 2018-01-21 太陽電子公司 具氮氧化矽介電層之太陽能電池
CN106129006A (zh) * 2016-06-30 2016-11-16 上海华力微电子有限公司 一种提高闪存低温数据存储特性的方法
CN111403396A (zh) * 2020-01-14 2020-07-10 长江存储科技有限责任公司 包括具有经调节的氮重量百分比的隧穿层的沟道结构及其形成方法

Also Published As

Publication number Publication date
US20050266637A1 (en) 2005-12-01
CN100383933C (zh) 2008-04-23
TWI242833B (en) 2005-11-01
CN101097863A (zh) 2008-01-02
CN100477109C (zh) 2009-04-08
US7405125B2 (en) 2008-07-29
TW200541013A (en) 2005-12-16

Similar Documents

Publication Publication Date Title
CN100383933C (zh) 快闪内存的穿隧氮氧化物
US7419888B2 (en) Method of forming a silicon-rich nanocrystalline structure by an atomic layer deposition process and method of manufacturing a non-volatile semiconductor device using the same
US7060594B2 (en) Memory device and method of manufacturing including deuterated oxynitride charge trapping structure
KR100672829B1 (ko) 전하 트랩 절연체의 제조 방법 및 소노스 타입의 비휘발성메모리 장치의 제조방법
CN1378703A (zh) 用于电可擦可编程只读存储器的高温氧化物沉积方法
KR100690911B1 (ko) 2비트 메모리 셀을 포함하는 비휘발성 반도체 집적 회로장치 및 그 제조 방법
US6297092B1 (en) Method and structure for an oxide layer overlaying an oxidation-resistant layer
CN106653761A (zh) 含多层氧氮化物层的氧化物‑氮化物‑氧化物堆栈
CN101192532B (zh) 电荷捕获层及其制造方法和电荷捕获型半导体存储装置
US7449384B2 (en) Method of manufacturing flash memory device
US6893920B2 (en) Method for forming a protective buffer layer for high temperature oxide processing
CN101494172B (zh) 半导体装置及其制造方法
KR100407084B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR100695140B1 (ko) 실리콘 리치 산화막을 포함하는 메모리 소자의 제조 방법
US8222094B2 (en) Method for manufacturing an EEPROM cell
KR100722776B1 (ko) 원자층 증착 공정을 이용한 실리콘 리치 나노-크리스탈구조물의 형성 방법 및 이를 이용한 불휘발성 반도체장치의 제조 방법
CN102376555B (zh) On膜氧化作为隧穿电介质提升sonos可靠性的方法
CN1627503A (zh) 存储器件及其制造方法
US7553720B2 (en) Non-volatile memory device and fabrication method thereof
KR101062998B1 (ko) 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법
KR100732318B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR100223287B1 (ko) 반도체 소자의 하부산화막 형성방법
KR101135422B1 (ko) 플라즈마 증착 기술을 이용한 나노결정 실리콘막 구조체, 그의 형성방법, 나노결정 실리콘막 구조체를 구비하는 비휘발성 메모리 소자 및 그의 형성방법
KR100662958B1 (ko) 플래시 메모리의 게이트 전극 제조방법
CN1521838A (zh) 闪存的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080423

Termination date: 20191026

CF01 Termination of patent right due to non-payment of annual fee