CN1717645B - 用于多线程处理器性能控制的装置和方法 - Google Patents

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Abstract

功率管理技术使用系统管理中断(SMI)来管理物理处理器中的逻辑处理器的性能状态。每个逻辑处理器与虚拟性能状态和实际性能状态相关联。取得或改变虚拟性能状态的请求使得SMI被生成。虚拟性能状态是为操作系统(OS)所知的状态。实际性能状态是逻辑处理器正在运行的状态。

Description

用于多线程处理器性能控制的装置和方法
技术领域
本发明涉及计算机系统领域，更具体地，涉及用于计算机系统中的功率管理的方法和装置。
背景技术
计算机系统在我们的社会中正变得越来越普及，从小型手持电子设备(例如个人数字助理和蜂窝电话)到专用电子设备(例如机顶盒和其他消费型电子设备)，到中型移动系统和桌面系统，再到大型工作站和服务器，无所不包。为了向消费者提供功能更强大的计算机系统，设计者一直在努力提高处理器的操作速度。提高处理器速度的副产品是功耗量的增加。功耗的增加降低了电池寿命。
已知有多种技术来降低计算机系统中的功耗。例如，高级配置和功率接口(ACPI)规范(版本2.0a，2002年3月31日)提供了与如何降低便携式系统和其他计算机系统的动态功耗有关的信息。对于计算机系统中使用的处理器，ACPI规范中定义了不同的处理器功率状态(或C状态)。
移动计算机系统已经在历史上实现了多种C状态来节省功率。C0是运行态，其中处理器不空闲，执行代码并进行有用的工作。当处理器空闲时(例如不执行任何线程)，则OS可通过发射处理器暂停(halt)指令序列来将处理器置于暂停态。例如，OS可发射“STI；HLT”(使中断能够进行；处理器暂停)指令序列来将处理器置于暂停态，直到注册了未屏蔽的中断。在C1态，处理器能够响应探听(snoop)事务，并非常迅速地醒来以执行代码或服务于总线主控(master)探听事务。处理器在需要时可渐进地循环通过较低的状态，例如C2、C3和C4，以节省甚至更多的功率。C2是停止授予或移动“快速开始”状态，其中通常对管芯(die)的大部分通过门控来切断时钟。处理器在C2状态能够服务于探听。C2状态还支持相当低的延迟退出，以允许软件迅速恢复执行。C3是深度睡眠态，其中从内部或外部通过门控切断到整个处理器的时钟。在C3状态，处理器不能支持总线主控事务。最后，C4状态是C3状态的变体，借此来停止时钟，并将电压降低到亚工作电平(只足以维持处理器状态的电压)。由于泄露功率与施加到部件的电压相关，因此C4状态在将处理器功率降低到极低的水平这一方面来说是非常好的。
移动计算机系统已实现来节省功率的另一种技术是动态调整处理器的工作频率和电压。例如，处理器运行在较低频率和电压可有助于降低处理器功耗。处理器运行在较低频率和电压可能不会停止处理器，但可改变处理器的性能水平。能够动态调整处理器的频率和电压使得处理器对于计算机系统中发生的事件的反应力更好。例如，当计算机系统中的温度升高到不期望的水平时，可降低频率，而不是停止处理器并使计算机系统急剧暂停。降低频率时可降低电压。例如，当处理器的性能水平降低20％时，处理器的功耗可降低多达50％。这是性能相对于功率的非线性折算(trade off).因此，当工作负载轻时(例如电子邮件、字处理等等)，处理器可运行在较低性能和较低电压上，而运行在更有效的水平上可使电池持续更久.或者，当有应用需要较高性能时，可动态提高频率和电压以提供最佳的可能性能，代价是电池寿命的缩短.
超线程技术(HT)是来自加州圣·克拉拉的公司的技术，其使得能够使用单个物理处理器来并行执行线程。物理处理器指物理处理器管芯，或者在Intel
Figure G2003801046017D00022
4处理器系列的情形下指单个封装。HT在一个物理处理器管芯上包括两个逻辑处理器。逻辑处理器是对OS可见的独立处理器，能够执行代码并维护与系统中其他处理器相比而言是唯一的体系结构状态。通过复制体系结构状态来实现HT，其中每个体系结构状态共享一组处理器执行资源。
当处理器支持HT时，可同时执行多个线程。由于两个逻辑处理中的线程不太可能在同一个时刻停滞，因此所共享的执行单元可更有效地被利用，从而在给定时钟速率下获得更高的总体性能。当支持HT的处理器实现在移动计算机系统中时，可能存在性能和功率管理的问题需要解决。
附图说明
下面的附图公开了本发明的多个实施方案，只用于说明目的，而不应限制本发明的范围。
图1的方框图示出了支持多个逻辑处理器的处理器的实施例。
图2的方框图示出了当与支持多个逻辑处理器的处理器一起使用时，当前出货的(shipping)操作系统是如何运行的实施例。
图3A的流程图示出了根据一个实施方案，第一逻辑处理器执行的同步处理。
图3B的流程图示出了根据一个实施方案，第二逻辑处理器执行的同步处理。
图4的流程图示出了根据一个实施方案，用于取得逻辑处理器的性能状态的处理的实施例。
图5的流程图使出了根据一个实施方案，用于更新逻辑处理器的性能状态的处理的实施例。
图6的方框图根据一个实施方案，示出了同步策略的实施例。
图7的方框图根据一个实施方案，示出了物理处理器中的逻辑处理器的虚拟性能状态和实际性能状态的实施例。
具体实施方式
在一个实施方案中公开了一种用于管理处理器的性能状态的方法。处理器可以是多线程处理器，并可包括一个或多个逻辑处理器。当操作系统(OS)访问预定地址端口时，生成系统管理中断(SMI)。依赖于所访问的地址端口，可相应地调整处理器的性能状态。
在下面的描述中，为了解释的目的，提供了大量具体细节以透彻地理解本发明。但是，对于本领域的普通技术人员来说，很清楚没有这些具体细节也可实施本发明。在其他情形下，以框图的形式示出或以概括的方式指代公知的结构、处理和设备，以提供没有过多细节的解释。
逻辑处理器
图1的方框图示出了支持多个逻辑处理器的处理器的实施例.处理器100可包括两个逻辑处理器105和110.例如，处理器100可支持超线程技术(HT)，并可包括两个体系结构状态101和102，以使得处理器100可被看作为两个逻辑处理器105和110.本领域技术人员可认识到，物理处理器可支持多于两个的逻辑处理器，其中每个逻辑处理器与一个体系结构状态相关联.两个逻辑处理器105和110共享相同的执行资源115、缓存(cache)120、系统总线125和主存储器130.物理处理器100可以交织的方式来调度线程，依赖于逻辑处理器105和110中的哪一个可用.例如，情况可能如此，即逻辑处理器110处于C0状态而逻辑处理器105处于C1状态，或者二者都处于C0状态，或者二者都处于C1状态.当一个逻辑处理器处于C1状态时，所共享的执行资源115可被释放，以让另一个非空闲的逻辑处理器使用.
一般地，当前出货的操作系统的运行基于这一假设，即系统是多处理器系统，而不是带有具有多个逻辑处理器的单个物理处理器的系统。图2的方框图示出了当与具有多个逻辑处理器的处理器一起使用时，操作系统是如何运行的实施例。当前出货的支持多处理器的操作系统(例如来自华盛顿州Redmond的微软公司的Windows XP和Windows 2000等产品)可被设计来与多个物理处理器一起工作。这些操作系统可假设系统中的每个处理器是可分别管理的独立实体。它们预期每个物理处理器只包括单个逻辑处理器，并在管理物理处理器的性能时不需考虑物理处理器中各个逻辑处理器的状态。例如，参考图2，OS 200可假设它在任何时候对(多处理器系统中的)一个物理处理器100操作时，该操作对其他物理处理器没有影响。现今的OS是对称的，因为它们假设处理器在功能上是等同的，并且对一个处理器的操作不会影响另一个处理器。由于逻辑处理器105和110在同一个管芯上，共享公共的电压线206和内部时钟208，因此不可能独立地改变每个逻辑处理器的性能状态。对一个逻辑处理器的性能状态的任何改变都可影响另一个逻辑处理器的性能状态。
系统管理模式(SMM)
对于一个实施方案，图1所示的逻辑处理器105和110可支持用于功率管理的系统管理模式(SMM)。SMM提供了一个环境来执行不会干扰OS或应用程序的功率管理软件例程或处理者。可通过使用硬件或软件来生成SMI服务请求(这里称为SMI)而进入SMM。例如，当SMI被发送到逻辑处理器105时，逻辑处理器105进入SMM，并在SMRAM地址空间中执行SMM软件例程以服务于与SMI相关联的请求。SMRAM地址空间是可与存储器130分开的存储器地址空间。SMRAM地址空间可设置在物理处理器100上，并可用于存储和执行SMM软件例程。SMRAM地址空间可不同于存储器130，以确保SMM中运行的软件例程不会与OS或应用软件冲突。SMM对于本领域技术人员来说是已知的。
对于一个实施方案，在支持多个逻辑处理器的处理器中(例如支持HT的处理器例如图1所示的处理器100)，当生成SMI时，逻辑处理器105和逻辑处理器110二者都可进入SMM，而不论SMI发送到了逻辑处理器105和110中的哪一个。逻辑处理器105和110可共享相同的SMRAM，但可使用SMRAM的不同区域。例如，当OS需要来自与逻辑处理器105相关联的SMRAM中的例程的服务时，OS可使得SMI被发送到逻辑处理器105。然后可中止OS的执行。逻辑处理器105然后可进入SMM。逻辑处理器110也可进入SMM。逻辑处理器105然后可执行它的SMRAM中对应于所述SMI的软件例程，以服务于所述请求。逻辑处理器105然后可退出SMM。从SMM退出可在逻辑处理器105执行RSM(恢复)指令时执行。逻辑处理器110也可从SMM退出。然后继续OS的执行。
处理器同步
对于一个实施方案，可执行同步来确保逻辑处理器105和110同时进入和退出SMM。当生成SMI时，它可被发送到所有的处理器(逻辑的和/或物理的)。图3A和3B示出了根据一个实施方案的同步处理的实施例。当第一逻辑处理器进入SMM时，第一逻辑处理器可具有它的指向SMRAM基址的指令指针(IP)，该指针可以是第一逻辑处理器内的专用向量。
参考图3A，在方框305进入SMM时，第一逻辑处理器(例如处理器105)可等待第二逻辑处理器(例如处理器110)进入SMM。第一逻辑处理器可在循环中等待，直到它从第二逻辑处理器接收到第二逻辑处理器进入SMM的通知，如方框315所示。当接收到所述通知时，第一逻辑处理器可进而执行软件例程来处理SMI，如方框320中所示。可注意到，该软件例程可验证第一逻辑处理器和第二逻辑处理器二者的性能状态，以确定它们是否需要被更新(例如提高或降低)。虽然这里未示出，但是该软件例程还可执行进一步的任务(例如比较所期望的性能状态和当前性能状态等等)。当这些任务完成时，图3A中的处理从方框320继续到方框325，在此第一逻辑处理器通知第二逻辑处理器，表明它将退出SMM。在方框330，第一逻辑处理器执行指令(例如恢复)来退出SMM。
参考图3B，当第一逻辑处理器进入SMM时，第二逻辑处理器也进入SMM，如方框350所示。在方框355，第二逻辑处理器通知第一逻辑处理器，表明它处于SMM中。第二逻辑处理器可等待第一逻辑处理器通知第一逻辑处理器何时退出SMM。第二逻辑处理器可在循环中等待，直到从第一逻辑处理器接收到所述通知，如方框365所示。当从第一逻辑处理器接收到所述通知时，图3B中的处理从方框365继续到方框370，在此第二逻辑处理器执行指令(例如恢复)来退出SMM。将图3B的方框355连接到图3A的虚线示出了第二逻辑处理器发送到第一逻辑处理器的通知的实施例。类似地，将图3A的方框325连接到图3B的虚线示出了第一逻辑处理器发送到第二逻辑处理器的通知的实施例。
状况端口和更新端口
对于一个实施方案，当逻辑处理器执行访问特定I/O端口的I/O指令时，生成SMI陷阱(trap)。例如，与物理处理器100相关联的系统基本输入/输出系统(BIOS)可被配置为使得SMI能够被生成。当逻辑处理器执行访问特定I/O端口(例如寄存器地址)的I/O指令时，系统BIOS认识到该I/O端口是用于获得性能状态状况或控制性能状态的特定端口之一，并使得生成SMI。SMI使得逻辑处理器105和110能够进入SMM，而OS停留在所述I/O指令处，等待完成所述SMI的服务。这使得SMI在计算机系统中创建虚拟I/O端口。服务于SMI期间，可中止OS的执行。进入SMM前可保存OS状态，并在从SMM退出后可恢复。然后在下一个指令处恢复OS的执行。也可使用其他方法来生成SMI。使用这里描述的I/O指令是有利的，因为它可能只需要对OS的最小的改变。
对于一个实施方案，当OS希望得到逻辑处理器的性能状态时可读特定的状况端门，并且当OS希望更新逻辑处理器的性能状态时，可写特定的更新端口.或者，可使用同一端口来用于这两种目的.例如，当I/O发射I/O指令以从状况端口读时，返回逻辑处理器的性能状态.这可以是OS预期将会被返回的性能状态.下面将描述，返回给OS的性能状态可能是，也可能不是逻辑处理器实际运行的性能状态.当OS发射I/O指令以写更新端口时，可基于与该I/O指令一起提供的所期望的性能状态来修改逻辑处理器的性能状态.下面将描述，OS提供的所期望的性能状态可能会也可能不会用来改变逻辑处理器实际可能运行的性能状态.
虚拟和实际性能状态寄存器
对于一个实施方案，可使用两组寄存器来存储逻辑处理器的性能状态。这些寄存器可以是SMRAM中的存储器位置，并且当逻辑处理器进入SMM时可被访问。一组寄存器可与第一逻辑处理器105相关联，另一组寄存器可与第二逻辑处理器110相关联。每组寄存器可包括虚拟性能状态寄存器。虚拟性能状态寄存器可用于存储可被OS所知的性能状态。这可称为虚拟性能状态。
每组寄存器还可包括实际或物理性能状态寄存器。实际性能状态寄存器可用来存储逻辑处理器可能实际运行的性能状态。这可称为实际或物理性能状态。可注意到，逻辑处理器的虚拟性能状态和实际性能状态可能类似也可能不类似。具有虚拟性能状态寄存器和实际性能状态寄存器可使得OS认为它可独立地管理每个逻辑处理器的性能状态。
取得性能状态
图4的流程图示出了根据一个实施方案，用于取得逻辑处理器的性能状态的处理的实施例。对于一个实施方案，只要OS请求获得逻辑处理器的性能状态，就返回该逻辑处理器的虚拟性能状态。在方框405，第一逻辑处理器执行读状况端口的I/O指令。读状况端口可使得SMI能够被生成，如方框410所示。此时，物理处理器中的所有逻辑处理器都可进入SMM。在SMM中时，可运行与SMI相关联的软件例程以确定哪个逻辑处理器接收该SMI。这可通过检查逻辑处理器执行的最后一个指令，并识别出该最后一个指令是I/O指令并且其操作数指示了所述状况端口来完成。在这个实施例中，当软件例程识别出接收SMI的逻辑处理器是第一逻辑处理器时，软件例程可访问与第一逻辑处理器相关联的虚拟性能状态寄存器，以获取虚拟性能状态，如方框415所示。在方框420，返回第一逻辑处理器的虚拟性能状态。
更新性能状态
图5的流程图使出了根据一个实施方案，用于更新逻辑处理器的性能状态的处理的实施例。在方框505，第一逻辑处理器执行将所期望的性能状态写到更新端口的I/O指令。写更新端口可使得SMI被生成，如方框510所示。此时，物理处理器中的所有逻辑处理器都可进入SMM。在SMM中时，与SMI相关联的软件例程可能需要确定哪个逻辑处理器接收了所述SMI。这可通过检查每个逻辑处理器执行的最后一个指令来完成。在这个实施例中，当软件例程识别出接收SMI的逻辑处理器是第一逻辑处理器时，软件例程可访问与第一逻辑处理器相关联的虚拟性能状态寄存器，以确定所述I/O指令希望增加还是降低第一逻辑处理器的性能状态。
在方框515，软件例程可将所期望的性能状态存储到与第一逻辑处理器相关联的实际性能状态寄存器中，如果需要的话。这将结合图6来更详细地描述。如上所述，实际性能状态寄存器可表明第一逻辑处理器可能实际运行的性能状态。因此，当所期望的性能状态被存储到实际性能状态寄存器中时，可更新第一逻辑处理器运行的性能状态。在方框520，软件例程然后可将所期望的性能状态存储在虚拟性能状态寄存器中。
性能同步策略
对于一个实施方案，为了执行图5的方框515中的操作，可由软件例程使用性能同步来确定是否将所期望的性能状态写进实际性能状态寄存器中.图6的方框图根据一个实施方案，示出了同步策略的实施例.可使用同步策略来使得OS认为它可独立地操纵逻辑处理器的性能状态.
对于一个实施方案，性能同步可能偏向于较高的实际性能状态。即，同步策略可以同意使得逻辑处理器运行在比OS认为逻辑处理器正在运行的实际性能状态更高的实际性能状态。
对于一个实施方案，物理处理器可运行在与逻辑处理器的实际性能状态相等的性能状态。因此，可能的情况是，物理处理器可以运行在比OS认为一个或多个逻辑处理器正在运行的性能状态更高的性能状态。
可能的情况是，逻辑处理器之一的实际性能状态和虚拟性能状态可以相同。而且，逻辑处理器的虚拟性能状态可以低于或等于该逻辑处理器的实际性能状态。然而，逻辑处理器的虚拟性能状态不可能高于该逻辑处理器的实际性能状态。
参考图6中的实施例，当OS希望改变第一逻辑处理器的性能状态时，它将所期望的性能状态写到更新端口。在方框605，可从与第一逻辑处理器相关联的虚拟性能状态寄存器取得第一逻辑处理器的虚拟性能状态。在方框610，可运行与SMI相关联的软件例程。软件例程可比较所期望的性能状态和第一逻辑处理器的(存储在虚拟性能状态寄存器中的)虚拟性能状态，以确定所述指令请求提高还是降低第一逻辑处理器的性能状态。
当所述请求是提高请求时(即所期望的性能状态高于存储在虚拟性能状态寄存器取中的虚拟性能状态)，则处理从方框610继续到方框620。在方框620，软件例程可比较所期望的性能状态和第一逻辑处理器的(存储在实际性能状态寄存器中的)实际性能状态。当第一逻辑处理器已经运行在等于或高于所期望的性能状态的性能状态时，可能没有必要改变第一逻辑处理器的实际性能状态。然后可将所期望的性能状态存储在与第一逻辑处理器相关联的虚拟性能状态寄存器中。这一所期望的性能状态成为OS认为第一逻辑处理器正在运行的新虚拟性能状态。处理然后从方框620继续到方框630。
从方框620开始，当所述请求是提高逻辑处理器的性能状态，并且第一逻辑处理器当前运行在低于所期望的性能状态的性能状态时，处理继续到方框625。在方框625，将第一逻辑处理器的实际性能状态更新为所期望的性能状态。这可包括将所期望的性能状态写到实际性能状态寄存器。另外，所有其他逻辑处理器的实际性能状态也可被更新为所期望的性能状态。可注意到，在这一情形中，与所有逻辑处理器相关联的虚拟寄存器状态可保持不变。处理然后从方框625继续到方框630。
从方框610开始，当所述请求是降低时(即所期望的性能状态低于存储在虚拟性能状态寄存器中的虚拟性能状态)，处理从方框610继续到方框615，在此确定所有逻辑处理器的最高虚拟性能状态。例如，所有其他逻辑处理器可能都已请求运行在低性能状态上(通过它们的虚拟性能状态寄存器来表明)，但是它们可能都正运行在与第一逻辑处理器正在运行的实际性能状态类似的较高的实际性能状态上。因此，当接收到降低请求时，可以降低所有这些逻辑处理器(因而以及所述物理处理器)的实际性能状态，如方框618所示。可注意到，在这一情形下，除了与第一逻辑处理器相关联的虚拟寄存器状态之外，与所有逻辑处理器相关联的虚拟寄存器状态都可保持不变。处理然后从方框618继续到方框630。
可以注意到，上面在图6中描述的性能同步策略是可能会偏向于较高性能一侧的面向性能的策略，因为所述选择的作出基于两个逻辑处理器的最高虚拟性能状态(方框618)或最高实际性能状态(方框625).或者，也可使用其他更为保守的性能同步策略.例如，为了获得更长的电池寿命，性能同步策略可偏向于较低性能一侧.对于一个实施方案，所述选择的作出可基于两个逻辑处理器的最低虚拟或实际性能状态.对于另一个实施方案，所述选择的作出可基于两个逻辑处理器的性能状态的加权平均值.例如，如果第一逻辑处理器的实际性能状态是1GHz，并且如果第二性能状态的实际性能状态是2GHz，则两个逻辑处理器都可被设置为1.6GHz，以可对第一逻辑处理器仍得到稍微较高的性能，但对第二逻辑处理器来说可节省一些功率.
图7的方框图根据一个实施方案，示出了物理处理器中的两个逻辑处理器的虚拟性能状态和实际性能状态的实施例。该图的示出基于图6的性能同步策略。在时刻T0，在左边的列上，第一逻辑处理器的虚拟性能状态(由虚拟性能状态寄存器表明)表明它正运行在1GHz上，第二逻辑处理器的虚拟性能状态表明它正运行在2GHz上。同时，在右边的列上，第一逻辑处理器的实际性能状态(由实际性能状态寄存器表明)表明第一逻辑处理器实际正运行在2GHz上。类似地，第二逻辑处理器的实际性能状态表明第二逻辑处理器实际正运行在2GHz上。在这一情形下，物理处理器可以正运行在2GHz上。
在时刻T1，OS可发射写更新端口的I/O指令，以将第一逻辑处理器的性能状态提高到1.5GHz。由于第一逻辑处理器的实际性能状态是2GHz，这是较高的性能状态，因此可能不需要更新第一逻辑处理器的实际性能状态。由于第一逻辑处理器的虚拟性能状态是可为OS所知的性能状态，因此第一逻辑处理器的虚拟性能状态被提高到OS所预期的相同性能状态(例如1.5GHz)。可注意到，第一和第二逻辑处理器二者的实际性能状态在2GHz。在这一情形下，物理处理器可以正运行在2GHz。
在时刻T2，OS可发射写更新端口的I/O指令，以将第二逻辑处理器的性能状态提高到2.5GHz。由于第二逻辑处理器的实际性能状态当前在2GHz，这是较低的性能状态，因此可将第二逻辑处理器的实际性能状态提高到2.5GHz。还将第二逻辑处理器的虚拟性能状态寄存器提高到OS所预期的相同的性能状态(例如2.5GHz)。由于图6所描述的同步策略可偏向于较高的实际性能状态，因此第一逻辑处理器的实际性能状态也可被改变为2.5GHz，尽管它的虚拟性能状态可保留在相同的1.5GHz。在这一情形下，物理处理器可以正运行在2.5GHz。
在时刻T3，OS可发射写更新端口的I/O指令，以将第一逻辑处理器的性能状态降低到0.75GHz。由于第二逻辑处理器的实际性能状态是2.5GHz，并且由于同步策略允许向较高的性能状态偏差，因此第一逻辑处理器的实际性能状态可以不被改变到0.75GHz，而仍保留在2.5GHz。可将第一逻辑处理器的虚拟性能状态寄存器改变到OS所预期的性能状态(例如0.75GHz)。第二逻辑处理器的实际性能状态和虚拟性能状态没有改变。在这一情形下，物理处理器可以正运行在2.5GHz。
在时刻T4，OS可发射写更新端口的I/O指令，以将第二逻辑处理器的性能状态降低到0.5GHz。由于第二逻辑处理器具有最高的虚拟性能状态0.75GHz(与用于第二逻辑处理器的0.5GHz相比而言)，因此第一逻辑处理器和第二逻辑处理器的实际性能状态可被降低到0.75GHz。可将第二逻辑处理器的虚拟性能状态降低到OS所预期的性能状态(例如0.5GHz)。第一逻辑处理器的虚拟性能状态没有改变，仍保留在0.75GHz。物理处理器可以正运行在0.75GHz。
计算机可读介质
所述各种方法的操作可由支持计算机系统中的多个逻辑处理器的处理器所实现，该处理器执行存储在存储器中的计算机程序指令序列，所述存储器可被看作为计算机可读存储介质。存储器可以是随机访问存储器、只读存储器、持久存储器，例如大容量存储设备或这些设备的任何组合。执行所述指令序列可使得处理器例如执行根据图4-6所述的处理的操作。
所述指令可通过网络连接，从存储设备或从一个或多个其他计算机系统(例如服务器计算机系统)加载到计算机系统的存储器中。所述指令可同时存储在若干个存储设备中(例如DRAM和硬盘，例如虚拟存储器)。因此，可由处理器直接执行这些指令。
在其他情形下，所述指令可以不由处理器直接执行，或者它们不能由处理器直接执行。在这些情形下，所述执行可通过使得处理器执行解释所述指令的解释器来进行，或通过使得处理器执行编译器来进行，所述编译器将所接收的指令转换为可由处理器直接执行的指令。
在其他实施方案中，可使用硬布线电路来替代软件指令，或与软件指令相结合来实现本发明。因此，本发明不局限于硬件电路和软件的任何特定组合，也不局限于计算机系统执行的指令的任何特定来源。
已经描述了用于将支持多个逻辑处理器的处理器(例如支持HT的处理器)置于较低功率状态的方法和系统。通过使用SMM，可管理每个逻辑处理器的性能状态。虽然已参考特定示例性实施方案来描述了本发明，但很清楚，可对这些实施方案作出多种修改和改变，而不会偏离本发明在权利要求中提出的更宽的精神和范围。例如，虽然将支持HT的处理器描述为具有两个逻辑处理器，但是所描述的技术也可适用于存在多于两个逻辑处理器的情形。因此，说明书和附图应被看作为说明性的，而非限制性的。

Claims (18)

1.一种用于处理器性能控制的方法，包括：
使用系统管理中断进入系统管理模式来管理物理处理器中的两个或更多逻辑处理器的性能状态，其中所述两个或更多逻辑处理器中的每一个都与各自的虚拟性能状态和各自的实际性能状态相关联，与所述两个或更多逻辑处理器中的第一逻辑处理器相关联的虚拟性能状态是能够由操作系统读取或更新的性能状态，与所述第一逻辑处理器相关联的实际性能状态是所述第一逻辑处理器实际正在运行的性能状态，并且其中所述系统管理模式用来存取所述虚拟性能状态和实际性能状态；其中所述第一逻辑处理器的实际性能状态等于或高于所述第一逻辑处理器的虚拟性能状态。
2.如权利要求1所述的方法，还包括：
从与所述第一逻辑处理器相关联的状况端口读，以取得所述虚拟性能状态。
3.如权利要求2所述的方法，还包括：
向与所述第一逻辑处理器相关联的更新端口写，以将所述虚拟性能状态从现有虚拟性能状态更新为新虚拟性能状态。
4.如权利要求3所述的方法，其中写入所述更新端口以将所述虚拟性能状态从现有虚拟性能状态更新为新虚拟性能状态的操作包括：
确定从所述现有虚拟性能状态到所述新虚拟性能状态是提高还是降低。
5.如权利要求4所述的方法，其中当是提高时，并且与所述第一逻辑处理器相关联的实际性能状态等于或高于所述新虚拟性能状态时，所述第一逻辑处理器的实际性能状态保持不变。
6.如权利要求5所述的方法，其中当是提高时，并且与所述第一逻辑处理器相关联的实际性能状态低于所述新虚拟性能状态时，将所述第一逻辑处理器以及耦合到所述第一逻辑处理器的所有其他逻辑处理器的实际性能状态改变为所述新虚拟性能状态。
7.如权利要求5所述的方法，其中当是降低时，将所述第一逻辑处理器以及耦合到所述第一逻辑处理器的所有其他逻辑处理器的实际性能状态改变为所有逻辑处理器的最高虚拟性能状态。
8.如权利要求1所述的方法，其中基于所述两个或更多逻辑处理器的最高实际性能状态来选择所述第一逻辑处理器的实际性能状态。
9.如权利要求1所述的方法，其中基于所述两个或更多逻辑处理器的最高虚拟性能状态来选择所述第一逻辑处理器的实际性能状态。
10.如权利要求1所述的方法，其中基于所述两个或更多逻辑处理器的最低实际性能状态来选择所述第一逻辑处理器的实际性能状态。
11.如权利要求1所述的方法，其中基于所述两个或更多逻辑处理器的最低虚拟性能状态，或基于所述两个或更多逻辑处理器的实际性能状态的加权平均值来选择所述第一逻辑处理器的实际性能状态。
12.如权利要求1所述的方法，其中所述物理处理器将运行在所述第一逻辑处理器的实际性能状态上。
13.一种用于处理器性能控制的系统，包括：
耦合到存储器的物理处理器，所述物理处理器包括第一逻辑处理器和第二逻辑处理器，其中通过生成系统管理中断进入系统管理模式，并通过控制与所述逻辑处理器中每一个相关联的虚拟性能状态寄存器和实际性能状态寄存器来管理所述第一逻辑处理器和第二逻辑处理器的性能状态，其中所述第一逻辑处理器的虚拟性能状态寄存器用来存储所述第一逻辑处理器的能够由操作系统读取或更新的虚拟性能状态，所述第一逻辑处理器的实际性能状态寄存器用来存储所述第一逻辑处理器正在实际运行的实际性能状态；其中所述第一逻辑处理器的实际性能状态等于或高于所述第一逻辑处理器的虚拟性能状态.
14.如权利要求13所述的系统，还包括用来读所述虚拟性能状态寄存器的状况端口，以及用来将所期望的性能状态写到所述虚拟性能状态寄存器的更新端口。
15.如权利要求14所述的系统，其中当访问所述状况端口或更新端口时生成所述系统管理中断。
16.如权利要求14所述的系统，其中当将所期望的性能状态写进所述第一逻辑处理器的虚拟性能状态寄存器中时，如果(a)所期望的性能状态高于现有虚拟性能状态，并且(b)现有实际性能状态低于所期望的性能状态，则将所述第一逻辑处理器的现有实际性能状态改变为所期望的性能状态。
17.如权利要求16所述的系统，其中当将所期望的性能状态写进所述第一逻辑处理器的虚拟性能状态寄存器中时，如果所期望的虚拟性能状态低于它的现有虚拟性能状态，则将所述第一逻辑处理器的现有实际性能状态改变为所有逻辑处理器的最高虚拟性能状态。
18.如权利要求17所述的系统，还包括当所期望的虚拟性能状态低于所述现有虚拟性能状态时，将所有逻辑处理器的实际性能状态改变为所述最高虚拟性能状态。
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