CN1719597A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法，包括：在硅衬底的表面上形成非易失性存储单元、nMOS晶体管、以及pMOS晶体管；之后形成覆盖该非易失性存储单元、该nMOS晶体管以及该pMOS晶体管的中间层绝缘膜。接下来，在该中间层绝缘膜中，形成分别连接至该非易失性存储单元的控制栅极、该nMOS晶体管的源极或漏极以及该pMOS晶体管的源极或漏极的多个接触塞。之后，形成使该控制栅极经所述多个接触塞而连接至该nMOS晶体管和该pMOS晶体管的源极或漏极的单层接线。

Description

制造半导体器件的方法
技术领域
本发明涉及一种制造具有例如场效应晶体管的半导体器件的方法。
背景技术
当制造非易失性存储器如闪存时，在其晶片(wafer)处理完成后，阈值电压(Vth)往往会发生变化。估计发生这种变化的主要原因是在晶片处理中不必要的电荷被注入浮动栅极中。
传统地，为了解决该问题，推荐这样的技术，其中，在制造闪存时，将控制栅极经多条接线连接至所谓的保护二极管，如专利文件1与专利文件2所公开的。
专利文件1：日本专利申请未审公开NO.2002-43446。
专利文件2：日本专利申请未审公开NO.Hei 7-183502。
然而，即使使用这些传统制造方法，仍不可能充分抑制由制造时电荷注入到浮动栅极而引起的阈值电压变化。
发明内容
本发明是鉴于上述问题而完成的，本发明的目的是进一步抑制由电荷注入浮动栅极所引起的阈值电压变化，以及提供一种可获得可靠的高性能的半导体器件的制造方法。
本申请的发明人已经提出如下文所述的本发明的各个方案，作为为解决上述问题的勤勉研究的结果。
在根据本发明的制造半导体器件的方法中，在半导体衬底的表面上形成非易失性存储单元、nMOS晶体管、以及pMOS晶体管；之后形成覆盖该非易失性存储单元、该nMOS晶体管以及该pMOS晶体管的中间层绝缘膜。接下来，在该中间层绝缘膜中，形成分别连接至该非易失性存储单元的控制栅极、该nMOS晶体管的源极或漏极以及该pMOS晶体管的源极或漏极的多个接触塞。之后，形成接线，该接线经所述多个接触塞使该控制栅极连接至该nMOS晶体管和该pMOS晶体管的源极或漏极。
附图说明
图1为示出空穴移动的示意图；
图2为示出电子移动的示意图；
图3为示出空穴增加的示意图；
图4为示出电子增加的示意图；
图5A与图5B为捕获空穴的阈值电压变化的图表；
图6A与图6B为捕获电子的阈值电压变化的图表；
图7A与图7B为示出紫外线照射擦除电荷的示意图；
图8A与图8B为示出紫外线照射不能擦除电荷的机制的示意图；
图9A与图9B为示出根据热引起的空穴的移动的阈值电压变化的图表；
图10A与图10B为示出根据热引起的电子的移动的阈值电压变化的图表；
图11为示出根据本发明实施例的方法制造的完整的半导体器件的布局示意图；
图12为示出去除图11的一部分的布局示意图；
图13至图32为示出根据本发明实施例的制造半导体器件的方法一系列步骤的剖面图；
图33为示出初始阈值电压(Vth)的变化的坐标图；
图34为示出保护二极管的实例的布局示意图；
图35为示出保护二极管的另一实例的布局示意图；
图36A与图36B为示出单元阵列和保护二极管的关系的示意图；
图37为示出无法实现的布局的实例的布局示意图；
图38为示出无法实现的布局的另一实例的布局示意图；
图39为示出传统保护二极管的实例的剖面图；
图40为示出传统保护二极管的另一实例的剖面图；
图41为示出传统保护二极管的又一实例的剖面图；
图42为示出传统保护二极管的再一实例的剖面图；
图43为示出传统保护二极管的再一实例的剖面图。
具体实施方式
本发明的基本要点
首先，描述本发明的基本要点。
下面详细说明制造非易失性存储器如闪存的传统方法的问题。在该制造方法中，在形成多层接线时进行的等离子处理会导致电子或空穴储存在连接至控制栅极的接线中。电子能够移动到控制栅极，并且不必要的电荷会注入到浮动栅极中。例如，如图1所示，当空穴储存在接线301中时，空穴经接触塞302移动到控制栅极303。类似地，如图2所示，当电子储存在接线301中时，电子经接触塞302移动到控制栅极303。同时，硅衬底(未示出)的电势基本上等于大地电势。因此，在控制栅极303与硅衬底之间产生电势差，并且在存在于它们之间的浮动栅极305与硅衬底之间，也产生电势差。结果，电压施加在存在于浮动栅极305与硅衬底之间的隧道氧化物膜306上，并且当其值超过一定值时，隧道电流流动。如图1所示，当对控制栅极303充电使其电荷增加时，电子从硅衬底注入到浮动栅极305中。如图2所示，当对控制栅极303充电使其电荷减少时，电子从浮动栅极305移动到硅衬底中。随着接线301数目的增多，从接线301移动到控制栅极303的电荷数量增加，如图3与图4所示。
推断在随后的热处理中，热激发使如上所述的注入到栅极的电荷移动到隧道氧化物膜306或ONO膜304，接着这些电荷被捕获于其中。
如图5A所示，如果空穴被捕获于ONO膜304、浮动栅极305、隧道氧化物膜306中，那么，与这些电荷没有被捕获相比，阈值电压变低，如图5B所示。如图6A所示，如果电子被捕获于ONO膜304、浮动栅极305、隧道氧化物膜306中，那么，与这些电荷没有被捕获相比，阈值电压变高，如图6B所示。阈值电压就是以这种方式变化。
为擦除被捕获于ONO膜304、浮动栅极305、隧道氧化物膜306中的这些电荷，可以考虑使紫外线经中间层绝缘膜307照射它们，如图7A与图7B所示，但是这种方式很难消除被捕获于隧道氧化物膜或ONO膜的电荷。
为减少逻辑互连等的接线电阻，本发明提供一种半导体器件，其包括非易失性存储单元(例如，闪存)和铜接线，该铜接线是连接到该非易失性存储单元的控制栅极的多个上接线。为减少逻辑互连等的接线寄生电容，本发明提供一种半导体器件，其包括非易失性存储单元(例如，闪存)、连接到该非易失性存储单元的控制栅极的多个上接线、以及低介电常数膜，该低介电常数膜是覆盖这些上接线的中间层绝缘膜。
本发明的发明人已经研究了上述传统制造方法不能充分抑制由电荷注入到浮动栅极引起的阈值电压的变化的原因。结果发现，即使通过紫外线照射，仍不能移除这些被捕获于浮动栅极等中的电荷。还发现即使如图7A与图7B所示，使紫外线经多个中间层绝缘膜307照射它们，通过近来被用于微型化等的制作工艺中的用来防止铜扩散的氮化硅膜308，来构建紫外线的传输，如图8A与图8B所示，也不能移除这些电荷。而且，在这种制作工艺中，如果使用低介电常数膜作为中间层绝缘膜309，则由于对低介电常数膜进行紫外线照射会造成分解或改变，所以不期望进行紫外线照射。
本发明的发明人已经研究了上述阈值电压变化，进一步发现当使用传统的方法制造的半导体器件时，阈值电压会变化。
例如，当在电子被捕获于ONO膜304、隧道氧化物膜306中的状态下使用制造后的非易失性存储器时，通过热影响等，电子返回到浮动栅极305或移动到控制栅极303。例如，如果ONO膜304中的电子返回到浮动栅极305，则阈值电压上升，如图9B所示。更具体地，还发现阈值电压随着工作时间的延长而逐渐上升。如果隧道氧化物膜306中的电子移动到浮动栅极305，则该阈值电压随着工作时间的延长而逐渐上升。
类似地，当在空穴被捕获于ONO膜304、隧道氧化物膜306中的状态下使用制造后的非易失性存储器时，通过热影响等，空穴返回到浮动栅极305或移动到控制栅极303。例如，如果ONO膜304中的空穴返回到浮动栅极305，则阈值电压下降，如图10B所示。更具体地，还发现阈值电压随着工作时间的延长而逐渐下降。
即使在刚刚制造后，阈值电压因ONO膜304等中储存的电荷而消散了(scatter)，也可以通过在设计时调整浮动栅极305中的电荷而将阈值电压设置为期望值。然而，如果在如上所述的工作期间，阈值电压变化，那么所存储的信息就被破坏并且不能恢复。
作为为解决上述问题而勤勉研究的结果，例如，本发明的发明人已经考虑到使用nMOS晶体管与pMOS晶体管作为保护二极管，这样即使没有紫外线照射也能抑制在制造后阈值电压变化，还能抑制在产品工作期间阈值电压变化。
本发明提供一种制造这样的半导体器件的制造方法，这种半导体器件具有非易失性存储单元(例如，闪存)和形成在半导体衬底表面上的保护二极管、以及连接该非易失性存储单元的控制栅极与该保护二极管的扩散区域的最下层金属接线。
在商用闪存器件中，例如，通过使用自对准源极线(self-aligned sourceline)形成工艺，采用窄的单元间距(pitch)来微型化单元尺寸。在商用器件的情况下，由于商用器件中的存储单元的尺寸占据了超过一半的芯片面积，所以即使由于自对准源极线形成工艺导致工艺步骤的数目增加，但是由于所减少的单元尺寸显著地减少了芯片尺寸，从而可使总的芯片成本降低。然而，由于字线间距小，所以难以使用最下面的互连接线来使每条字线连接到对应的保护二极管。
另一方面，在具有嵌入式结构的半导体中，其上例如安装有闪存与逻辑电路，闪存单元占据芯片不到10％，因此工艺步骤的数目要比存储单元尺寸要重要的多，以降低芯片成本。因此，优选没有采用自对准源极线工艺的较宽的单元间距。因而，当使一条字线连接到nMOS晶体管与pMOS晶体管时，可以使用单层接线例如用于引导(leading-about)的最下面的金属接线。
在这种情况下，不需紫外线照射，就可抑制阈值电压在制造后的变化和阈值电压在器件工作期间的变化。因此，优选将本发明应用于需要铜接线和氮化硅膜作为其防扩散膜的制造方法、以及低介电常数膜形成为中间层绝缘膜的制造方法。
本发明的实施例
下文将参照附图具体描述本发明的实施例。图11为示出根据本发明实施例的方法制造的完整的半导体器件的布局示意图；图12为示出去除图11的一部分的布局示意图。
在这种半导体器件中，如图11所示，在芯片(半导体芯片)201中，设有逻辑电路区域203和闪存区域202。另外，这种半导体器件是闪存区域202小于逻辑电路区域203的嵌入型。例如，闪存区域202所占据的面积近似为2％到5％。
另外，如图12所示，在闪存区域202中，在p型阱103上以阵列的形式形成多个闪存单元，所述闪存单元具有作为源极与漏极的n型杂质扩散层。在p型阱103外围形成n型阱105。
同时，在逻辑电路区域203中，相邻于闪存区域202，形成多个pMOS晶体管101p与nMOS晶体管101n，它们构成解码器的一部分并起到闪存单元的保护二极管的作用。关于pMOS晶体管101p，在由元件隔离绝缘膜102分开的元件有源区域中，形成p型阱103，在那里形成源极104s与漏极104d。关于nMOS晶体管101n，在由元件隔离绝缘膜102分开的元件有源区域中，形成n型阱105，在那里形成源极106s与漏极106d。另外，在元件隔离绝缘膜102、源极104s与106s、漏极104d与106d上，形成中间层绝缘膜(未示出)。在其上，形成最下层的金属接线M1。金属接线M1经接触孔连接至闪存区域202中的控制栅极CG。
关于各晶体管与接线之间的位置关系，两对pMOS晶体管101p与nMOS晶体管101n是沿着控制栅极CG延伸的方向平行地设置。关于金属接线M1的布置，金属接线M1连接到位于这四个晶体管的栅极同侧的源极和漏极。在与控制栅极CG延伸的方向垂直的方向上，相邻的两个晶体管彼此线性对称。因此，每个控制栅极CG通过金属接线M1而连接至n型和p型的源极或漏极。
接下来，将详细描述根据本发明的实施例的制造半导体器件的方法。图13至图32为示出根据本发明实施例的制造半导体器件的方法一系列步骤的剖面图。在图编号端有“A”的每幅图都表示用于形成nMOS晶体管101n(nMOS区域)的区域。在图编号端有“B”的每幅图都表示用于形成pMOS晶体管101p(pMOS区域)的区域。在图编号端有“C”的每幅图都表示用于形成闪存的区域(单元区域)。在图21至图32中，在图编号端有“D”的每幅图都表示沿图编号端有“C”的每幅图的I-I线的剖面图。
在本实施例中，首先，如图13A至图13C所示，通过STI(浅沟道隔离)在p型硅衬底1的表面上形成深度近似为250nm至400nm的元件隔离绝缘膜2。在形成元件隔离绝缘膜2时，在硅衬底1的表面上形成沟槽，并且在这些沟槽中，嵌入TEOS(原硅酸四乙酯)膜或HDP(高密度等离子)膜作为氧化硅膜。然后，通过CMP(化学机械研磨)进行平坦化。
接下来，如图14A至图14C所示，在nMOS区域与单元区域中，依次形成深的n型阱3和p型阱4。在形成深的n型阱3时，例如，在1.5MeV至2.5MeV的能量与1×1013至3×1013的剂量的条件下，进行离子注入，注入磷离子。在形成p型阱4时，例如，在400KeV至500KeV的能量与1×1013至3×1013的剂量的条件下，进行离子注入，注入硼离子。顺便提及，在本实施例中，采用如上所述的三阱结构，其目的是使用从浮动栅极到衬底的FN(Fowler-Nordheim)穿隧效应来擦除闪存单元中的数据。因此，如果以其他方式如从浮动栅极到源极区域进行擦除，没有必要采用三阱结构。
接下来，如图15A至图15C所示，在pMOS区域、以及该单元和该nMOS区域的外围区域中，形成n型阱5(图15A未示出)。在形成n型阱5时，例如，在500KeV至700KeV的能量与1×1013至3×1013的剂量的条件下，进行离子注入，注入磷离子。
因此，如图16A至图16C所示，在该nMOS区域、pMOS区域以及该单元区域中，通过1000℃至1100℃的干氧化，形成厚度近似为9.5nm至11nm的隧道氧化物膜6。随后，通过CVD(化学气相沉积)方法，在整个表面上形成厚度近似为80nm至100nm的掺有磷杂质的非晶硅(α-Si)膜7。例如，α-Si膜7中的掺磷量近似为4×1019cm-3至6×1019cm-3。顺便提及，例如，在近似750℃至900℃的温度下，通过湿氧化形成隧道氧化物膜6。
接下来，如图17A至图17C所示，通过光刻技术与蚀刻技术，图案化α-Si膜7，以使α-Si膜7仅保留在该单元区域。更具体地，除去逻辑电路区域203中的α-Si膜7。
接下来，如图18A至图18C所示，在整个表面上形成ONO膜8。在形成ONO膜8时，例如，通过CVD法形成近似4nm至7nm厚的氧化硅膜，以及通过CVD法形成近似7nm至9nm厚的氮化硅膜。之后，在近似900℃至1100℃的温度下，通过热氧化形成近似4nm至6nm厚的氧化硅膜。
之后，如图19A至图19C所示，通过光刻技术与蚀刻技术，图案化ONO膜8，以使ONO膜8仅保留在该单元区域。更具体地，除去逻辑电路区域203中的ONO膜8。
随后，如图20A至图20C所示，在nMOS区域和pMOS区域中，在750℃至900℃的温度下，通过湿氧化形成近似14nm至16nm厚的栅极氧化膜9。在本实施例中，形成在高电压下工作的晶体管，作为nMOS晶体管101n与pMOS晶体管101p。如果还安装有在低电压下工作的晶体管和/或在高电压下工作的晶体管，则例如可以以适当的次数使用光刻掩模法和热氧化法除去厚栅极氧化硅膜。
接下来，如图21A至图21D所示，通过CVD法，在整个表面上形成近似为150nm至200nm厚的未掺有杂质的多晶硅膜11。
接下来，如图22A至图22D所示，通过光刻技术与蚀刻技术，将单元区域中的多晶硅膜11、ONO膜8和α-Si膜7图案化为栅极的平面形状。
随后，如图23A至图23D所示，在该单元区域中，形成n+扩散层12作为源极或漏极。在形成n+扩散层12时，例如，使用多晶硅膜11的掩模，在30KeV至60KeV的能量与6×1014至1.5×1015的剂量的条件下，进行离子注入，注入砷离子。
随后，如图24A至图24D所示，在形成于该单元区域中的栅极两侧，形成间隙壁(spacer)13。在形成间隙壁13时，在形成例如近似为100nm至120nm厚的氮化硅膜之后，进行各向异性蚀刻。
接下来，如图25A至图25D所示，通过光刻技术与蚀刻技术，将nMOS区域和pMOS区域中的多晶硅膜11图案化为栅极的平面形状。
接下来，如图26A至图26D所示，在nMOS区域中，形成n-扩散层14。在形成n-扩散层14时，例如，使用多晶硅膜11和光刻胶作为掩模，在100KeV至120KeV的能量、2×1013至3×1013的剂量、以及28度的倾斜角的条件下，进行离子注入砷离子。顺便提及，当形成在低电压下工作的晶体管和/或在中等电压下工作的晶体管时，可适当调整离子种类、能量与剂量。
之后，如图27A至图27D所示，在pMOS区域中形成p-扩散层15。在形成p-扩散层15时，例如，使用多晶硅膜11和光刻胶作为掩模，在100KeV至120KeV的能量、2×1013至3×1013的剂量、以及28度的倾斜角的条件下，进行离子注入，注入BF2离子。顺便提及，当形成在低电压下工作的晶体管和/或在中等电压下工作的晶体管时，可适当调整离子种类、能量与剂量。
随后，如图28A至图28D所示，在形成于nMOS区域和pMOS区域中的栅极两侧，形成间隙壁16。在形成间隙壁16时，例如，在形成近似为100nm至120nm厚的氧化硅膜之后，进行各向异性蚀刻。顺便提及，当形成间隙壁16时，在形成于闪存单元区中的间隙壁13侧上，形成氧化硅膜，从而在实践中间隙壁13会变厚。
接下来，如图29A至图29D所示，在nMOS区域中形成n+扩散层17。在形成n+扩散层17时，例如，使用多晶硅膜11、间隙壁16和光刻胶的掩模，在10KeV至20KeV的能量、5×1015至8×1015的剂量的条件下，进行离子注入，注入磷离子。n-扩散层14与n+扩散层17构成LDD结构的源极104s与漏极104d。
接下来，如图30A至图30D所示，在pMOS区域中形成p+扩散层18。在形成p+扩散层18时，例如，使用多晶硅膜11、间隙壁16和光刻胶的掩模，在3KeV至5KeV的能量、3×1015至5×1015的剂量的条件下，进行离子注入，注入硼离子。p-扩散层15与p+扩散层18构成LDD结构的源极106s与漏极106d。
之后，在源极、漏极和栅极的表面上形成硅化物膜(未示出)。在形成硅化物膜时，例如，形成钴膜然后对其进行退火，以便仅在硅或多晶硅的顶部形成CoSi，然后除去在绝缘层上的钴。
随后，如图31A至图31D所示，在整个表面上形成中间层绝缘膜19。然后，通过CMP进行其平坦化。例如，形成HDP膜等来作为中间层绝缘膜19。
接下来，如图32A至图32D所示，通过光刻技术与蚀刻技术形成多个接触孔，以分别伸到在该单元区域中的多晶硅膜7(图12中的控制栅极CG)和n+扩散层12、nMOS区域中的源极或漏极的n+扩散层17、及pMOS区域中的源极或漏极的p+扩散层18。然后，通过在接触孔中嵌入W(钨)等来形成接触塞20。接下来，形成第一层(图12中的金属接线M1)的接线21。此时，在本实施例中，接线21使该单元区域中的多晶硅膜7(控制栅极CG)与源极或漏极的n+扩散层17和p+扩散层18电连接。
之后，通过进一步形成上层的中间层绝缘膜和接线等，就完成了安装有逻辑电路与闪存的半导体器件。例如，形成多个铜接线作为该上接线。在形成多层接线时，优选形成低介电常数膜作为中间层绝缘膜并进行等离子处理。还优选形成氮化硅膜作为Cu(铜)的防扩散膜。
根据上述方法，即使闪存区域202中的接线间距设置得较宽，闪存区域202占据的面积也相对较小，芯片201的整个面积的增加也非常小。因此，通过设置较宽的接线间距同时抑制芯片201的整个面积的增加，仅需要一层接线21作为接线层，使各存储器的控制栅极CG(多晶硅膜7)与n+扩散层17和p+扩散层18电连接。另外，具有这些扩散层的各MOS晶体管不仅用作保护二极管，而且作为解码器的一部分。因此，其设计与制造工艺变得简单。
而且，由于控制栅极CG与分别构成nMOS晶体管与pMOS晶体管的漏极的n+扩散层17和p+扩散层18电连接，所以阈值电压变化是小的。在实践中，本发明的发明人对各种保护二极管在制造后的阈值电压(Vth)进行了测量，并获得如图33所示的结果。在图33中，“n+/pw&p+/nw(栅控)”表示根据本发明实施例制造的半导体器件的结果。
“p+/nw(栅控)”表示图40所示的传统的保护二极管(在pMOS晶体管的n型阱322上，控制栅极经接线320连接至p+扩散层322)的结果。“n+/pw(栅控)”表示图39所示的传统的保护二极管(在nMOS晶体管的p型阱312上，控制栅极经接线310连接至n+扩散层311)的结果。“p+/nw”表示图42所示的保护二极管(在二极管的n型阱342上，控制栅极经接线340连接至p+扩散层341)的结果。“n+/pw”表示图41所示的传统的保护二极管(在二极管的p型阱332上，控制栅极经接线330连接至n+扩散层331)的结果。“p+/nw&n+/pw”表示图43所示的传统的保护二极管(控制栅极连接至两个二极管的n+扩散层和p+扩散层)的结果。“无二极管”表示控制栅极未连接至保护二极管的情况下的结果。
如图33所示，在根据本发明实施例制造的半导体器件中，初始Vth变化是最小的。因此，可以认为按照本发明，即使在制造闪存期间在控制栅极中产生电荷，也能很有效地将该电荷从保护二极管中除去。因此，即使没有紫外线照射，阈值电压也不会在器件工作期间改变，因为电荷既没有注入隧道氧化膜也没有注入到ONO膜。
顺便提及，用作保护二极管的nMOS晶体管和pMOS晶体管的布局没有特殊的抑制。例如，可以使用如图34或图35的布局。
关于在与控制栅极CG延伸的方向垂直的方向上的相邻的两个晶体管，在图12所示的实施例中，这些晶体管彼此线性对称。在图34所示的实施例中，这些晶体管的布局是重复的。在图35所示的实施例中，关于金属接线M1的布置，以四个晶体管的栅极为基准，金属接线M1连接至互相位于不同侧的源极和漏极，并且位于在控制栅极CG延伸方向上相邻的两对晶体管之间。在与控制栅极CG延伸的方向垂直的方向上的相邻的两个晶体管是重复的。
当比较图34或图35所示的布局与图12所示的布局时，图34或图35所示的布局中的在用于nMOS晶体管101n和pMOS晶体管101n的元件有源区域之间的间隙较宽。因此，其产量变高。而且，采用图35所示的布局时，可以使包括一对nMOS晶体管和pMOS晶体管的保护二极管212经最低层的单层接线213而连接至彼此分离设置的两个单元阵列211，如图36A所示。并且，如图36B所示，单个单元阵列211可连接至多个保护二极管212。
传统地，已经研究使保护二极管连接至非易失性存储器如闪存等，其中存储单元设置于整个芯片中。在这种非易失性芯片中，由于认为集成度比制造步骤的数目重要，所以接线间的间距很窄。因此，不可能如图37或图38所示使控制栅极CG经单层接线M1而连接至nMOS晶体管和pMOS晶体管的源极或漏极，如前述的该实施例。
根据本发明，由于nMOS晶体管和pMOS晶体管用作保护二极管，所以可能有效地消除储存在非易失性存储器的接线中并移动到控制栅极的电荷。另外，这种电荷的消除能抑制阈值电压在制造时变化，还能抑制阈值电压在使用时变化。再者，可以获得可靠和高性能的半导体器件。
本实施例将被在各个方面考虑并且不受限制，而且因此包括落入等同于权利要求的含意与范围的所有改变。本发明可以以不脱离其本质特征的其他特定的形式来实施。

Claims (27)

1.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的表面上形成非易失性存储单元、nMOS晶体管、及pMOS晶体管；
形成覆盖该非易失性存储单元、该nMOS晶体管、及该pMOS晶体管的中间层绝缘膜；
在该中间层绝缘膜中，形成多个接触孔，所述多个接触孔分别暴露该非易失性存储单元的控制栅极、该nMOS晶体管的源极或漏极、及该pMOS晶体管的源极或漏极；以及
形成接线，该接线使该控制栅极经所述多个接触孔而连接至该nMOS晶体管和该pMOS晶体管的源极或漏极。
2.如权利要求1所述的制造半导体器件的方法，其中，形成单层接线作为该接线。
3.如权利要求1所述的制造半导体器件的方法，其中：
形成多个非易失性存储单元，以建立非易失性存储单元阵列；以及
该nMOS晶体管与该pMOS晶体管被形成为构成控制电路中的解码器的元件，该控制电路用以控制该非易失性存储单元阵列的运行。
4.如权利要求1所述的制造半导体器件的方法，其中，该半导体器件具有嵌入式结构。
5.如权利要求1所述的制造半导体器件的方法，其中，在所述形成接线的步骤之后，还包括形成多条要连接至该控制栅极的上接线的步骤。
6.如权利要求5所述的制造半导体器件的方法，其中，在所述形成多条上接线的步骤期间，还包括形成低介电常数膜作为该中间层绝缘膜的步骤。
7.如权利要求5所述的制造半导体器件的方法，其中，形成铜接线作为该上接线；以及
在所述形成多条上接线的步骤期间，还包括形成氮化硅膜的步骤。
8.如权利要求5所述的制造半导体器件的方法，其中，在所述形成多条上接线的步骤期间，还包括进行等离子处理的步骤。
9.如权利要求1所述的制造半导体器件的方法，其中，所述形成该非易失性存储单元、该nMOS晶体管和该pMOS晶体管的步骤包括同时形成用于该非易失性存储单元的阱和用于该nMOS晶体管的阱。
10.如权利要求1所述的制造半导体器件的方法，其中，所述形成该非易失性存储单元、该nMOS晶体管、和该pMOS晶体管的步骤包括由相同的材料形成该控制栅极、该nMOS晶体管的栅极、和该pMOS晶体管的栅极的步骤。
11.如权利要求10所述的制造半导体器件的方法，其中，由不掺杂杂质的多晶硅膜形成该控制栅极、该nMOS晶体管的栅极、和该pMOS晶体管的栅极。
12.如权利要求1所述的制造半导体器件的方法，其中，所述形成该非易失性存储器的浮动栅极的步骤包括形成掺杂有磷的非晶硅膜的步骤。
13.如权利要求1所述的制造半导体器件的方法，其中，该控制栅极的平面形状是线性拉伸的形状。
14.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的表面上形成非易失性存储单元、nMOS晶体管、以及pMOS晶体管；
形成覆盖该非易失性存储单元、该nMOS晶体管、及该pMOS晶体管的中间层绝缘膜；
在该中间层绝缘膜中，形成多个接触孔，所述多个接触孔分别暴露该非易失性存储单元的控制栅极、源极和漏极扩散区域、该nMOS晶体管的源极或漏极、及该pMOS晶体管的源极或漏极；以及
形成使该控制栅极经所述多个接触孔而连接至该nMOS晶体管和该pMOS晶体管的源极或漏极的接线、连接该存储器晶体管的源极扩散区域的接线、以及连接该存储器晶体管的漏极扩散区域的接线。
15.如权利要求3所述的制造半导体器件的方法，其中，关于面积，该非易失性存储单元阵列的占据率为2％至5％。
16.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的表面上形成非易失性存储单元；以及
形成铜接线，作为使该非易失性存储单元的控制栅极连接至保护二极管的多个上接线。
17.如权利要求16所述的制造半导体器件的方法，还包括形成氮化硅膜作为该铜接线的防扩散膜的步骤。
18.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的表面上形成非易失性存储单元；以及
形成低介电常数膜作为中间层绝缘膜，并形成使该非易失性存储单元的控制栅极连接至保护二极管的多条上接线。
19.如权利要求16所述的制造半导体器件的方法，其中，
除该非易失性存储单元以外还在半导体衬底的表面上形成保护二极管。
20.如权利要求18所述的制造半导体器件的方法，其中，
除该非易失性存储单元以外还在半导体衬底的表面上形成保护二极管。
21.如权利要求19所述的制造半导体器件的方法，其中，该保护二极管具有nMOS晶体管和pMOS晶体管。
22.如权利要求20所述的制造半导体器件的方法，其中，该保护二极管具有nMOS晶体管和pMOS晶体管。
23.如权利要求21所述的制造半导体器件的方法，其中，关于该保护二极管，在p型阱中形成该nMOS晶体管的具有n+扩散层的源极或漏极，在n型阱中形成该pMOS晶体管的具有p+扩散层的源极或漏极。
24.如权利要求22所述的制造半导体器件的方法，其中，关于该保护二极管，在p型阱中形成该nMOS晶体管的具有n+扩散层的源极或漏极，在n型阱中形成该pMOS晶体管的具有p+扩散层的源极或漏极。
25.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底的表面上形成非易失性存储单元和保护二极管；以及
形成连接该非易失性存储单元的控制栅极和该保护二极管的扩散层的单层金属接线。
26.如权利要求25所述的制造半导体器件的方法，其中，该保护二极管具有nMOS晶体管和pMOS晶体管。
27.如权利要求26所述的制造半导体器件的方法，其中，关于该保护二极管，在p型阱中形成该nMOS晶体管的具有n+扩散层的源极或漏极，在n型阱中形成该pMOS晶体管的具有p+扩散层的源极或漏极。
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