CN1720585A - 限流锁存器 - Google Patents

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Abstract

一种限流锁存电路用于非易失性存储器集成电路中进行解码、编程、擦除和其它操作。在一个实施例中，在两条电源线之间存在有并联在一起的多个锁存器。一电流镜射机制限制供应予所述锁存器的电流。数据改变期间，此减小了两个电源、正电压、接地电压或负电压的差值。当锁存器中的数据改变时所述电路提供较小的装置尺寸和较快的速度，同时也提供较低的功率消耗。当所述两个电源之间的电压差较大时所述技术提供较大益处。

Description

限流锁存器
技术领域
本发明涉及非易失性可擦除可编程存储器的编程，且更明确的说涉及一种通过施加一偏压到存储器单元的源节点上以更快地编程此等存储器单元的技术。
背景技术
存储器和存储技术是信息时代促进发展的一个关键技术领域。随着因特网、万维网(WWW)、无线电话、个人数字助理(PDA)、数码相机、数码摄像机、数字音乐播放器、计算机、网络和更多数字产品的快速发展，不断需要更好的存储器和存储技术。
一种特殊的存储器为非易失性存储器。非易失性存储器甚至是当电源被移除时也可保留其存储器或存储状态。一些类型的非易失性可擦除可编程存储器包括闪存、EEPROM、EPROM、MRAM、FRAM、铁电性和磁性存储器。一些非易失性存储器产品包括快闪磁盘驱动器、紧密快闪(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、快闪PC卡(例如，ATA快闪卡)、智慧卡、个人标记(P-Tag)和记忆棒。
广泛使用的半导体存储器存储单元的类型为快闪存储器单元。一些类型的浮栅存储器单元包括闪存、EEPROM和EPROM。存在其它类型的存储器单元技术，如上文提及的此等技术。浮栅存储器单元(诸如闪存)仅作为一实例进行论述。通过适当的修改此申请案中的论述也可应用于除了浮栅技术外的其它存储器技术。
存储器单元被配置或编程为所要配置状态。特别地，将电荷置于快闪存储器单元的浮栅或从快闪存储器单元的浮栅移除电荷以将所述单元设为两个或两个以上存储状态。一状态为编程状态而另一状态为擦除状态。快闪存储器单元可用以表示至少两个二进制状态0或1。快闪存储器单元也可存储两个以上的二进制状态，如00、01、10或11。此单元可存储多个状态且可被称为多状态存储器单元、多电平或多位存储器单元。此允许在不增加存储器单元数目的情况下制造较高密度的存储器，因为每一存储器单元可表示一个以上的单位(single bit)。所述单元可具有一个以上的编程状态。例如，对于能够表示两位的存储器单元来说，将存在三个编程状态和一个擦除状态。
虽然非易失性存储器已取得成功，但是仍然需要改良此技术。需要改良此等存储器的密度、性能、速度、持久性和可靠性。也需要减小功率消耗并减小存储每一位的成本。非易失性存储器的一个方面是用以将数据写入或编程到单元中的电路和技术。锁存电路可用于此目的。传统的数据锁存器是直接连接到电源线、VDD和VSS。然而，连接此等电源到锁存器可导致较长的延迟和更多的功率消耗。需要电路向所述单元提供适当电压以支持必要的操作、紧密的尺寸、具有低的功率消耗和视需要相对容易的调节。
应意识到，需要改良用于操作存储器单元的电路和技术。
发明内容
本发明为一种限流锁存电路，其可用于非易失性存储器集成电路中，进行解码、编程、擦除和其它操作。在一个特定实施例中，在两条电源线之间存在有并联在一起的多个锁存器。所述锁存器使用一电流镜射机制限制供应予所述锁存器的电流。数据改变期间，此减小了两个电源、正电压、接地电压或负电压的差值。当锁存器中的数据改变时所述电路提供较小的装置尺寸和较快的速度，同时也提供较低的功率消耗。当所述两个电源之间的电压差较大时所述技术提供较大帮助。
在一特定实施例中，本发明为包括以行和列排列的一阵列非易失性存储器单元和复数个锁存电路的集成电路。所述存储器单元可包括闪存、EEPROM、EPROM、浮栅、HE或者DFGSSI单元。锁存电路连接到存储器单元阵列。所述锁存电路在一上方电源线与一下方电源线之间是并联的。每一锁存电路包括一连接到所述上方电源线的上方上拉电路组块和一连接到所述下方电源线的下方下拉电路组块。所述电源线由限流电源供应，所述限流电源可在芯片上产生。此外，在一实施例中，在第一模式中，所述上方电源线处于一正电压。在第二模式中，所述上方电源线处于一负电压且所述下方电源线也处于一负电压，且下方电源线的电压小于上方电源线的电压。
上方上拉电路组块包括一第一p型通道晶体管，其一源极连接到所述上方电源线，一栅极连接到一第一节点，而且一源极连接到一第二节点。上方上拉电路组块进一步包括一第二p型通道晶体管，其一源极连接到所述上方电源线，一栅极连接到所述第二节点，而且一源极连接到所述第一节点。
下方下拉电路组块包括一第一n型通道晶体管，其一源极连接到所述下方电源线，一栅极连接到一第一节点，而且一源极连接到一第二节点。下方下拉电路组块进一步包括一第二n型通道晶体管，其一源极连接到所述下方电源线，一栅极连接到所述第二节点，而且一源极连接到所述第一节点。
锁存器包括一第一n型通道晶体管，其连接于第一节点与第二节点之间，并且具有一连接到偏压线的栅极。锁存器具有一第二n型通道晶体管，其连接于第三节点与第四节点之间，并且具有一连接到所述偏压线的栅极。所述第一和第二n型通道晶体管可为深n型井装置，每一装置形成于位于一n型井盆区内的一p型扩散盆区中。
所述锁存器可进一步包括一第一p型通道晶体管，其连接于第二节点与第五节点之间；和一第二p型通道晶体管，其连接于第四节点与第六节点之间。在正常操作期间，第五节点和第六节点提供互补逻辑信号(以任何电压电平)。P型通道晶体管可为三n型井装置，尤其是当使用负电源时。
在一实施例中，锁存电路的上方电源线连接到一10伏或更大的正电压源而且所述下方电源线连接到接地电压。在操作期间，上方电源线的电压与下方电源线的电压之间的电压差为约10伏或更大。
供应予上方电源线的电压由第一芯片上激励电路产生，并且供应予下方电源线的电压由第二芯片上激励电路产生。来自上方电源线的电流可限制于约10微安并且流入下方电源线的电流可限制于约10微安。被限制的电流量可为任何电平，且视特定应用或需要而定。在其它实施例中，限流器可限制于100微安或更小。
在另一实施例中，本发明是一具有非易失性存储器单元和多个锁存器的集成电路，每一行存储器单元有一个锁存器。锁存器在集成电路的基板上按照与一行存储器单元相同的间距布置。所述锁存器可存储正电压及负电压。
根据以下详细描述和所附图式本发明的其它目的、特征和优点将变得显而易见，其中所有的图式中同样的参考符号表示同样的特征件。
附图说明
图1整体展示了可并入本发明的各个方面的电子系统。
图2A展示一NOR快闪单元的一实施例。
图2B展示一NOR快闪单元的另一实施例。
图3展示一串NAND快闪单元。
图4展示NAND存储器单元阵列。
图5展示一浮栅存储器单元。
图6展示双浮栅源极侧注入(DFGSSI)配置快闪存储器单元阵列。
图7展示一限流锁存器的电路图。
图8展示并联的且与存储器单元阵列界面连接的一列限流锁存器。
图9展示并联配置的限流锁存器的一替代实施例。
图10展示一深n型井装置NMOS装置的一实例的横截面。
图11展示三n型井PMOS装置的一实例的横截面。
图12展示一已划分的阵列和锁存器。
图13展示一通过门(pass gate)电路。
图14展示一限流电源的一实施例。
具体实施方式
图1整体展示了一可并入本发明的各个方面的电子系统，如计算机系统。一些电子系统的实例包括计算机、膝上型计算机、手提式计算机、掌上型计算机、个人数位助理(PDA)、MP3和其它音频播放器、数码相机、摄像机、电子游戏机、无线和有线电话装置、应答机、录音机和网络路由器。
此电子系统结构包括一连接到系统总线23的处理器或微处理器21、随机访问主系统存储器25和至少一个或一个以上的输入输出装置27，如键盘、监视器、调制解调器及其类似物。连接到典型计算机系统总线23的另一主计算机系统组件为多个长期非易失性存储器29。与易失性存储器(如DRAM(动态RAM)或SRAM(静态RAM))相比，非易失性存储器甚至是移除装置的电源之后也可保留其存储状态。通常，此存储器为使用磁或光技术具有兆字节、千兆字节、或兆兆字节数据存储容量的磁盘驱动器。此数据经检索进入系统易失性存储器25用于当前处理，且可容易地补充、改变或变更。
本发明的一方面在于在不牺牲非易失性、擦除和重写数据至存储器的简便性、访问速度、低成本和可靠性的情况下特定类型的半导体存储器系统取代磁盘驱动器。采用一个或一个以上的电可擦除可编程只读存储器(例如，闪存或EEPROM)集成电路达成此目的。集成电路有时被称为芯片。此类型的存储器具有所需工作功率较小和与硬盘驱动磁媒体存储器相比重量较轻的额外优点，因此其尤其适合于用电池工作的便携式计算机。此等非易失性半导体存储器包括快闪磁盘驱动器、紧密快闪(TM)卡、智慧(TM)卡、个人标记(P-Tag)、多媒体卡、安全数字(SD)卡和记忆棒(R)。
大容量存储器29由连接到计算机系统总线23的存储器控制器31和快闪或者EEPROM集成电路芯片阵列33构成。数据和指令主要通过数据线35从控制器31传到快闪或者EEPROM阵列33。类似的，数据和状态信号通过数据线37从快闪或者EEPROM阵列33传到控制器31。数据线35和37可为串行或者并行的，此视实施而定。图1中未图示控制器31与EEPROM阵列33之间的其它控制和状态电路。
非易失性存储器集成电路也可与其它集成电路或组件结合起来，如控制器、微处理器、随机访问存储器(RAM)或I/O装置，以形成一非易失性存储器系统。控制器和存储器可在独立的集成电路上或者存储器集成电路可并入所述控制器中。存储器可驻留在多个、独立的集成电路上。例如，可将多个存储器集成电路结合起来以获得较大的存储器大小。
美国专利第5,602,987号、美国专利第5,095,344号、美国专利第5,270,979号、美国专利第5,380,672号、美国专利第5,712,180号、美国专利第5,991,517号、美国专利第6,222,762号和美国专利第6,230,233中进一步论述了快闪EEPROM系统和非易失性单元及存储技术，所述专利连同此申请案中引用的所有其它参考文献以引用的方式并入本文中。
一非易失性存储器系统的存储器集成电路包括多个存储器单元，每一个存储器单元保持至少一位数据。也可使用多状态存储器单元，其允许在每个单元中存储多位数据。例如，每一存储器单元可存储两个、三个、四个、五个、六个、七个、八个或更多位数据。能够存储多位数据的存储器单元也可被称为多电平单元。
一些类型的非易失性存储或存储器单元为闪存、EEPROM和EPROM，它们都是浮栅类型的存储器单元。本发明也可应用于其它类型的存储器，如相改变(phase-change)单元、磁性单元(MRAM)、铁电单元(FRAM)、磁性铁电体和许多其它单元。
存储器单元通常按照行和列的阵列排列。每个集成电路上可能存在多个阵列。通过行和列访问个别单元。存储器单元的两种不同构造为NOR和NAND配置。本发明适于此等配置以及存储器单元的其它配置。
图2A展示NOR配置的非易失性存储器单元的一实例。在此特定NOR配置中，在一漏极线(DL)与源极线(SL)之间存在一选择或读取晶体管211和一存储器晶体管215，二者串联。有时漏极线也可被称为所述单元的位线(BL)。读取晶体管具有一连接到一行线(RL)或字线(WL)的栅极，且存储器晶体管具有一连接到一控制栅极(CG)线的控制栅极。所述CG线可被称为一控制线或导引线。视特定实施例或操作而定，漏极线和源极线可互换或者交换。特定地，所述图展示了漏极线连接到读取晶体管且源极线连接到存储器晶体管。然而，在另一实施例中，源极线可连接到读取晶体管且漏极线可连接到存储器晶体管。
例如，若“源极”是保留为与漏极相比处于较低电位的电极，则读取操作期间连接到选择晶体管的漏极的线为漏极线，而连接到存储器单元晶体管的源极的线为源极线。对于编程来说，情况相反，其中将较高电压施加于存储器单元侧以完成源极侧注入。
对于NOR存储器单元阵列，多个NOR单元将连接到漏极线(或者源极线)。此通常被称为阵列的列。所述列的每一单元将具有单独的字线或行线，此通常被称为阵列的行。
在一实施例中，读取晶体管和存储器晶体管均为n型通道或NMOS型晶体管。然而，所述装置可为包括p型通道或PMOS型晶体管和其它晶体管的其它类型的晶体管。读取装置211可为不同于存储器装置215的装置类型。在一特定实施例中，存储器装置为浮栅装置，如闪存、EEPROM或EPROM晶体管。然而，存储器装置可为另一类型装置，如相改变、NRAM、FRAM、磁性铁电、FeRAM、NROM、MNOS、SONOS或其它装置。
图2B展示NOR配置的非易失性存储器单元的另一实例。存在单个存储器晶体管222。此配置类似于图2A的配置，但是不包括选择或读取晶体管。此配置比图2A的配置更紧密，因为其仅具有单个晶体管。
图3展示NAND配置中的非易失性存储器单元。在NAND配置中，在漏极线(DL)和源极线(SL)之间，存在位于漏极选择装置315和源极选择装置319之间的多个存储器晶体管311，所述晶体管串联。此为存储器单元的一列，并且多列此等单元可用以形成NAND单元阵列。存储器单元的列有时被称为NAND链(chain)或者NAND串(string)。NAND串中可为任何数目的单元。在一特定实施例中，一NAND链中存在至少十六个存储器单元。每一存储器晶体管具有一连接到个别字线(WL)的栅极。所述字线可标记为WL1至WLn，其中n为一特定列中存储器单元的数目。漏极选择装置具有一连接到漏极选择线(DSEL)的栅极，而且源极选择装置具有一连接到源极选择线(SSEL)的栅极。视特定实施例而定，漏极线和源极线可互换或交换。
在一实施例中，源极选择晶体管、漏极选择晶体管和存储器晶体管为n型通道或NMOS型晶体管。然而，所述装置可为包括p型通道或PMOS型晶体管及其它晶体管的其它类型的晶体管。漏极选择装置和源极选择装置可为不同于存储器装置311而且彼此不相同的装置类型。在一特定实施例中，存储器装置为浮栅装置，如闪存、EEPROM或EPROM晶体管。然而，存储器装置可为另一类型的装置，如相改变、NRAM、FRAM、磁性铁电、FeRAM、NROM、MNOS、SONOS或其它装置。
图4展示NAND存储器单元的阵列。存在n行和m列存储器单元，其中n和m为正整数。每一列具有连接到字线WL0至WLn的n个存储器单元。存储器单元的列标记为BL0至BLn。每一列具有n个存储器单元，所述存储器单元连接于漏极选择装置与源极选择装置之间。而且，漏极和源极选择装置又连接到漏极线(DL)或者位线(BL)和源极线(SL)。漏极选择装置的栅极连接至漏极选择线(DSEL)并且源极选择装置的栅极连接至源极选择线(SSEL)。通过使用适当的字线和位线并施加适当的电压于此等线可访问一特定单元或选定单元。
图5显示一代表性浮栅非易失性存储器装置，其可用于任何先前描述的存储器单元和阵列中。美国专利第5,991,517号中可找到浮栅装置的进一步描述。所述浮动存储器单元具有一漏极(D)、源极(S)、控制栅极(CG)和浮栅(FG)。
简单地说，非易失性存储器单元为甚至当移除电源时也保持其存储状态的单元。浮栅型存储器单元的一些实施包括闪存、EEPROM(也称为E2或E平方)和EPROM。闪存和EEPROM单元为电可擦除的和电可编程的。EPROM单元为使用紫外(UV)光而电可编程的和可擦除的。可通过使适当节点经受高电压而编程或擦除一浮栅装置。这些高电压使电子被添加到所述浮栅或从所述浮栅移除，此将调节所述浮栅装置的临界电压或VT。一些用于使电子移到浮栅或从浮栅移走的物理机制为热电子注入、富勒-诺得汉穿隧(Fowler-Nordheim tunneling)或带间穿隧。
用于编程所述装置的高电压有时称为VPP电压，且用于擦除所述装置的高电压有时称为VEE电压。所述VPP电压将根据处理技术和特定实施例而变化。在一特定实施例中，VPP的范围为从约6.5伏到约20伏。在一些特定实施例中，VPP的范围为从12伏到18伏。所述VEE电压将根据处理技术和特定实施例而变化。在一特定实施例中，VEE的范围为从约-12伏到约-25伏。在一些特定实施例中，VEE的范围为从-12伏到-15伏。在一些实施例中，可通过诸如电荷泵或其它电压产生器电路的芯片上电路产生所述编程电压，且在其它实施例中，可从集成电路外部的电压源提供编程电压。
所述浮栅非易失性存储器装置可存储单位(0或1)或多位(例如，两位：00、01、10和11，或三位：000、001、010、011、100、101、110和111，或四位：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111)。美国专利第5,991,517号进一步讨论单位(single bit)和多位单元的一些方面。简而言之，所述存储器单元将具有一擦除状态和一个或一个以上编程状态。
擦除状态是所述装置的VT使得对于从约接地电压到VCC的电压所述装置是关闭的时候。换句话说，擦除指将所述浮栅装置配置为具有(例如)0伏或更低的VT(临界电压)。当被擦除时，所述浮栅晶体管传导电流，甚至是当将1伏电压置于其栅极(即，控制栅极)上时。可将一集成电路的所有浮栅单元初始化成擦除状态。此外，在一实施例中，在可以编程所述存储器单元之前可能需要对其进行擦除。
擦除通过从所述浮栅晶体管的浮栅移除电子而发生。进行此操作的一种技术为将所述控制栅极接地并将所述VEE电压置于所述漏极或所述源极或两者。所述VEE电压从浮栅吸引带负电的电子，因为所述电子被吸引到正电压。另一种技术为将一电压施加于所述漏极或源极或两者。将负的、更小的电压(可称为负VEE电压)施加于所述栅极。例如，在一实施例中，将2伏的电压施加到所述源极或漏极，并将-19伏的电压施加到所述控制栅极。
一般地说，通过电子穿隧出所述浮栅而发生擦除。擦除所述装置所花费的时间取决于各种因素，包括所述控制栅极与所述源极或漏极之间的电压幅值差。一般地说，电压差越大，所述装置变为擦除状态将越快，因为电子将被更强烈地吸引到较大正电压。然而，希望选择VEE电压使得其不损坏所述单元并也允许擦除选定单元，同时不干扰邻近的和其它存储器单元(在一阵列中时)的存储状态。
当仅存储一位时，除擦除状态外，所述浮栅装置将仅具有一个编程状态。为了此应用的目的，单位(single bit)单元的编程状态通常是在所述装置的VT高于一指定正值时。
对于多状态单元而言，将VT设置为指示其处于特定状态的特定电压电平。换句话说，根据编程VT状态，其将指示一经特定存储的二进制值。对于二位存储器单元的一实例而言，1伏加上或减去0.25伏的VT可指示01二进制状态。2伏加上或减去0.25伏的VT可指示11二进制状态。并且3伏加上或减去0.25伏的VT可指示10二进制状态。在此实例中，使用葛莱编码使得随着状态的改变一次仅改变一位。在其它实施例中，可使用其它编码技术。
编程通过将电子添加到所述浮栅晶体管的浮栅而发生。一般地说，进行此操作的一种技术为将VPP置于所述控制栅极并将接地电压置于所述漏极或所述源极或两者。所述VPP电压将带负电的电子吸引到所述浮栅中，因为所述电子被吸引到正电压。使用此技术，将所述电子穿隧到所述浮栅中。
一般地说，另一种技术为将一VPGG电压(其为高的正的电压)置于控制栅极并使电流流经所述浮栅装置的通道区域(如将6伏电压置于漏极并使源极接地)。接着，来自所述电流的热电子将被吸引并被嵌入所述浮栅中。
更特定地说，为编程存储器单元，存在两种机制：穿隧和热电子注入。对于多状态编程而言，每个写入操作包括一序列程序脉冲，每个程序脉冲之后为一校验操作。
通道热电子注入具有热电子产生和热电子注入两者。为产生热电子要求一较大的横向电场。此由一较高的漏极到源极电压而提供。为将所述热电子注入到所述浮栅，使用一较大的垂直电场。此电场由所述控制栅极电压提供，所述控制栅极反过来又将其电压之部分耦合到所述浮栅。在漏极侧注入中，热电子注入所需的高垂直电场具有降低产生热电子所需的高横向电场的副作用。源极侧注入不会碰到这个两难问题，且因此是更有效的。在源极侧注入和漏极侧注入中，需要一散射机制来转向横向通过所述通道行进的电子动量，使得一些幸运的电子被垂直散射向所述浮栅。除源极侧注入的提高的效率外，正常热电子碰撞(此单元的一创新特征)可增加编程效率，因为大多数热电子将具有一帮助它们克服硅和二氧化硅能量障碍的动量。不再需要将所述热电子散射到一将帮助它们克服硅和二氧化硅能量障碍的方向中。
如在NAND技术中所使用，用于编程的另一机制为富勒-诺得汉穿隧。但要使用穿隧通常需要放弃先前所讨论机制的潜在益处。与热电子注入相比，穿隧一般很慢。在穿隧的情况下，必须通过花费更多的外围编程块并行编程更多单元来维持性能。
在每个编程脉冲期间，将所述漏极电压维持在一从约3伏到6伏范围内的恒定值。用于第一编程脉冲的控制栅极电压将具有一些需被特征化的正初值，且其甚至可在所述场中被适当确定。所述转移栅极电压为一想象为在从约6伏到10伏的范围内的恒定值。将选择栅极或字线电压想象为在从约3伏到10伏的范围内。所述选择晶体管的临界电压优选为足够高以切断通过未选定单元的任何电流通路，以防止干扰未选定单元的状态。这是因为用于所述最有效源极侧注入的最佳选择栅极电压小于一高于所述选择栅极临界电压的电压。对于DFGSSI单元(以下所描述)而言，用于编程的漏极将为正好邻近于所述单元的位线，且用于编程的源极将为正好驻留于所述漏极的另一侧的另一位线。应注意对于读取或校验操作所述两条位线的作用相反，其中邻近于所述浮栅的位线为源极。在此命名习惯中，源极为与漏极相比具有较低电压的电极。可通过一限流器来适当控制用于编程的源极电压，使得瞬时编程电流不超过某一指定的值。
电荷移到和移出所述浮栅的运动由跨过穿隧电介质(其为所述浮栅与通道区域之间的栅极氧化物)的电场幅值来确定：一般地说，所述控制栅极或所述浮栅与所述源极之间的电压差越高，转移到所述浮栅中的电荷就越高。编程所述装置所花费的时间取决于各种因素，包括控制栅极上的VPP电压之间的电压幅值差。在编程期间应注意，所述控制栅极电压无需精确处于VPP。VPP为一特定电荷泵的恒定电压输出。
一般地说，电场越大，所述装置变成编程状态就越快，因为电子将被更强烈地吸引到VPP电压。然而，希望选择最大编程控制栅极电压和最大编程漏极电压使得它们不损坏所述单元并也允许编程选定单元，同时不干扰相同控制线、位线或字线上的邻近和其它存储器单元(在一阵列中时)的存储状态。此外，当所述单元为一多状态单元时，可希望选择VPP电压以在编程所述装置过程中允许足够高的分辨率以达到所要的VT。例如，可将所述VPP电压施加到脉冲中使得所述装置不会被编程得过多(即，编程为一高于其意欲VT电平的VT电平)。
图6显示以行和列排列的存储元件或存储器单元605的阵列。一所述存储器单元或存储元件阵列可具有任何所要的大小，且可能具有显著大于图中所示实例的单元数目。这个存储器单元或存储元件配置可称为双浮栅源极侧注入(DFGSSI)单元。此单元有时也可称为高效(HE)存储器单元。在一特定实施例中，所述存储元件包括快闪存储器单元。每个存储元件中存在两个存储器装置(例如，快闪存储器单元)。在一实施例中，存储元件605为一多状态存储元件。可将不同类型的存储器单元和存储器技术用于实施此存储元件。美国专利第5,712,180号中更详细地描述了多状态单元和存储元件。可将一存储元件阵列以不同配置进行排列。例如，所述位线(BL)和字线(WL)可以与图中所示不同的方向运行。
所述存储元件具有一选择栅极线609、一右控制栅极线611和一左控制栅极线613。所述右控制栅极线连接到一右浮栅晶体管(TFGR)615的一栅极或控制电极，且所述左控制栅极线连接到一左浮栅晶体管(TFGL)617的一栅极。所述选择栅极线(字线)连接到一选择晶体管(TSEL)619的一栅极。
对于每个存储元件605而言，存在两个存储二进制数据的浮栅晶体管或单元615和617。这些浮栅晶体管的每一个可存储单位(single bit)或多位数据。当存储多位数据时，每个浮栅单元也可以称为多状态、多电平或多位单元，这是因为所述单元可被编程为具有两个以上的VT(临界电压)电平。例如，每个浮栅晶体管可每单元存储两位、每单元存储四位或甚至每单元存储更多位。
通过将适当电压置于位线BL1和BL2、控制栅极线613和611和选择线609上而选择性配置浮栅晶体管。将所述晶体管的漏极和源极连接到位线BL1和BL2，所述位线BL1和BL2可通过晶体管628和632选择性连接到接地电压或任何其它恒定电压或恒定电流源。在每个控制栅极片段(segment)的边缘处，可将每对控制栅极线合并到一个电极中以将其控制线片段选择晶体管装配到两个浮栅的间距中，与一个浮栅单元的间距相对，如图6中所示。对于正确的装置操作而言，形成每条合并线的两条控制线位于如图6所示的单个位线的相对侧上是必不可少的。如果将一对控制线合并于一片段的顶部上并接着将其连接到一控制线片段选择晶体管，那么可将相邻对的控制线合并于一片段的底部上并将其连接到所述片段底部上的片段选择晶体管。
可将所述阵列组织并细分为单元的区。这将允许一次擦除单元的整个区，而不是同时擦除整个阵列。例如，一区可含有512个用户字节。每单元四位的实施例将使每区具有至少1024个单元。错误检验和校正(ECC)、跟踪单元、旋转状态和其它特征通常要求更多单元。
操作中，当读取TFGR单元615时，通过使用所述字线、位线和导引(控制)线从一选定单元读取数据。将连接到所述选择栅极的线609偏压于5伏。将CG线611偏压于一敏感电压(sense voltage)。将线613偏压于过载电平7伏以确保单元617是开启的。并且BL1的电压为约1伏或约1.5伏。DL2的电压为0伏或VSS。接着，单元615是否导电确定BL1上的电压电平。
在一特定实施例中，将相对于图6中所示的特定存储元件结构描述本发明的限流锁存器，其中每个元件具有两个浮栅晶体管。然而，本发明可用于任何要求一非易失性存储元件的集成电路。例如，本发明可用于每个元件具有单个浮栅晶体管的存储元件中。每个单元中可具有单个浮栅晶体管和单个选择晶体管。所述限流锁存器可用于上述以NOR或NAND配置组织的存储器单元或存储元件，或可用于以一类似间距重复的任何其它电路作为锁存器。
本发明的锁存器可适用于混合电压电平被用于芯片上的集成电路，而不是仅适用于存储器集成电路。本发明可用于具有模拟和数字电路部分的任何逻辑集成电路或混合信号集成电路中，上述仅指定一些实例。
图7展示本发明的一限流锁存器的一特定实施例的电路图。在一实施例中，此锁存器用于一如快闪存储器的非易失性存储器集成电路，其中所述锁存器用于解码所述单元阵列。例如，所述锁存器可用于确定(例如，通过对应于某些单元的特定锁存器中的存储值)编程、读取或擦除哪些存储器单元。在一特定实施例中，多个限流锁存器是并联的。如图6中所示，将所述并联锁存器连接到一DFGSSI单元阵列。
所述电路包括一锁存器部分702，其具有一上方电源上拉电路706和一下方电源下拉电路709。此申请案为本发明的一特定实施例提供所述装置的某些特定大小、特定电压电平和其它特定参数。然而，应了解其它大小、电压和参数值可用于本发明的其它实施例。例如，可调节所述晶体管的大小以获得一所希望的或适当的结果或在一特定处理中适当操作。
所述锁存器具有两个NMOS晶体管704和705，其中将两个装置的栅极连接到VB2电压线。在一实施例中，VB2可为3伏到-5伏，其按需要在这两者之间转换。另外在此特定实施例中，两个晶体管大小相同，具有32.2/4的宽度/长度(W/L)，其中该等值以微米给定。图中实施例中包括晶体管704和705，但在其它实施例中其可移除或是可选的。
晶体管704和705主要用于保护其它装置(下方电源下拉电路中的晶体管)免受ER和ERb中所见的高电压。晶体管704和705将有助于防止晶体管N13和N14的穿通现象。特定地说，下方电源下拉电路的晶体管N13和N14具有一击穿电压(有时称为BVDSS)。在一特定实施例中，用于n型通道装置的BVDSS为约14伏，而用于p型通道装置的BVDSS为约24伏。因此，晶体管N13和N14不经受BVDSS电压或一接近于BVDSS的电压是较重要的。将ER和ERb处的电压串联置于两个n型通道装置之间使得晶体管N13和N14的漏极到源极被降低，保证电压低于BVDSS。特定地说，将晶体管705与N13串联，并将晶体管704与N14串联。然而，根据处理技术所支配的BVDSS，可能不需要晶体管704和705。
锁存器也具有两个皆具有39/10的W/L的PMOS晶体管714和715。这些PMOS晶体管将所述锁存器连接到ERSEL和ERSELb线，它们是彼此互补的。通过使用这些线，可如所希望的将数据存储到所述锁存器中。使用PMOS型装置使得负电压不能通过。特定地说，晶体管714和715分别阻止ER1和ER1B处的电压通过到ERSEL和ERSELb。ERSEL和ERSELb处为转换驱动器，其在一实施例中使用3伏电源来驱动。ER1和ER1b处的电压在不同的操作时间可为12伏或负的。晶体管714和715防止ER1和ER1b处的电压通过而损坏晶体管714和715。
连接到ERSEL和ERSELb的是由输入信号ERSEbC、SSELb和N10SWbH所支配的逻辑门。电路块722为一电压电平移位器，其可将信号电平从一个电压电平变化到另一个电压电平。以下表A给出基于这些信号的ERSEL和ERSELB输出。
                                                   表A
模式 ERSEbC SSELb N10SWbH ERSEL ERSELb ER ERb VB2
安装标准 3V 0V(选定) 3V 0V 3V -5V 12V 3V
1.8V(未选定) 3V 0V 12V -5V 3V
擦除中期 0V 0V(选定) 0V(ERSEb低之后) 3V 0V 0V -5V 3V
1.8V(未选定) 0V 3V -5V 0V 3V
擦除 0V 0V(选定) 0V 0V 0V 0V -20V -10V
1.8V(未选定) OV 0V -20V 0V -10V
上方电源上拉电路具有两个PMOS晶体管，其源极均连接到一上方电压电源线VCC12。将所述装置的井连接连接到VCC12。在一实施例中，VCC12可为12伏或10伏，其按需要在所述两者之间转换。VCC12可由一芯片上电压激励电路提供，但也可以从所述集成电路或电源外部的源提供。此外在此特定实施例中，两个PMOS晶体管大小相同，具有6/10的W/L。VCC12由一限流源电路供应。所述限流器在约12伏时将电流限制为约10微安。可通过改变所述限流电路中所述装置的大小来调节限流量。例如，使电流降低将使所述锁存器变慢，但将减小漏电流(current drain)。所述限流器可将电流限制为任何想要的值。例如，所述限流器可将电流限制为100微安或更小。所述更小的电流意谓将消耗更少的功率，但通常也降低性能。
所述下方电源下拉电路具有两个NMOS晶体管，其源极均连接到一下方电压电源线VEE5。VEE5可为-5伏或-20伏，其按需要在所述两者之间转换。VEE5可由一芯片上电压激励电路或电源提供，但也可以从所述集成电路外部的源提供。
将所述装置的井连接连接到一DNW1线。在此特定实施例中，两个NMOS晶体管大小相同，具有5.8/10的W/L。VEE5由一限流电源提供，其在约-5伏时将电流限制为约10微安。所述限流器可将电流限制为任何想要的值。例如，所述限流器可将电流限制为100微安或更小。所述更小的电流意谓将消耗更少的功率，但通常也降低性能。
图7显示一些特定限流锁存电路配置。然而，在本发明的其它实施例中，可使用其它限流锁存电路配置。图7中的配置确实具有一个优点，即仅具有一对装置，且所述装置相对较小或紧凑，适于任何电平的输入信号。这在所述锁存器在一集成电路上复制多次的情况下尤其重要。
在操作中，将如图7中所描述的锁存器设计为存储12伏或-20伏的电压。这些电压用于编程或擦除所述单元。基本上，此一锁存器可称为电平开关。例如，图9显示在上方电源线808与下方电源线810之间并联的多个此等锁存器L1、L2、L3和L4。每个锁存器可包括图7的盒702中的电路。这些锁存器用于编程、擦除或不编程所述锁存器连接的一相应组存储器单元。所述存储器单元可以所述单元阵列的列或行而排列。将适当的电压存储在L1、L2、L3和L4中以将相应存储器单元置于想要的状态中。
在一实施例中，图7电路将为多电压逻辑而工作。例如，所述电路将为3伏和1.8伏逻辑而工作。这在可利用本发明的限流锁存器的情况下提供更大的灵活性。
在一实施例中，所有逻辑门均在3伏电源下操作。一种模式为解码或设置锁存器模式。当SSELb为0伏时，意谓此锁存器是选定的。在此模式期间，N10SWbH为3伏且ERSELbC为3伏，从而ERSEL为0伏且ERSELb为3伏。在读取/编程操作中，信号N10SWbH和ERSEbC保持较高(3伏)使得ER为-5伏且ERb为12伏。接着，一相关的存储器单元M1、M2、M3或M4将p2pos(0：3)传递到所述阵列以完成所述读取或编程操作。在擦除操作中，在设置所述锁存器并通过状态机辨别擦除命令之后，ERSEbC为0伏。所以所述锁存器改变其设置，选定锁存器ER为12伏且ERb为-5伏，所以当所述状态机启用-20伏泵时，选择CG<X>(p2＜X)将-20伏传递到所述阵列以执行擦除操作。VB2将其电平从3伏改变到-10伏。VCC12将其电平从12伏改变到0伏。VEE5将其电平从-5伏改变到-20伏。在一解码模式、编程模式或读取模式期间，VCC12为12伏且VEE5为-5伏。在一擦除模式期间，VCC12为0伏且VEE5为-20伏。以下表B中概述了用于所述锁存器的电源电压。
                                 表B
模式 VCC12 VEE5 VB2
解码、编程、读取 12伏 -5伏 3V
擦除 0 -20 -10V
图8显示连接到一存储器单元阵列的多个锁存器。如上所讨论，以行和列组织所述存储器单元阵列。图中，有两个存储器单元阵列803和805。此实例显示两个存储器单元阵列，但在其它实施例中存在任何数目的阵列。例如，可存在单个阵列或可存在两个以上阵列。
每个阵列具有n+1行，其中n为一整数。存在n+1条字线(WL0到WLn)。在每个阵列末端，将本发明的一锁存器连接到所述阵列。一组64行的存储器单元称为一片段。在此实施例中，以与一个片段的存储器单元相同的间距布置每个锁存器。在此实施例中，将一片段界定为64行的存储器单元。然而，在其它实施例中，每片段可存在任何数目的存储器单元行(或字线)，如1、2、8、16、32、80、128等等。由于存在两个阵列，因此存在两锁存器。在其它实施例中，可将两锁存器置于邻近于两个阵列的一个块(而不是两个块)中。
存在并联的多个锁存器。将列807中的每个锁存器连接到一上方限流电源线808和下方限流电源线810。电源图9显示电源线808和810之间的四个并联锁存器L1、L2、L3和L4之间的连接的一详图。连接图9中的每一锁存器以使电压驱动一片段的存储器单元的控制栅极，该片段在特定实施例中为64字线。
所述列中有用于所述锁存器的一个上方限流电路908和一个下方限流电路918。所述锁存器共享所述上方限流器和下方限流器。所述锁存器和限流器位于泵(或电压源)A和B之间。在本发明的其它实施例中，可存在连接到所述限流电路的单个泵(或电压源)，而不是两个泵(或电压源)。可接近或邻近于存储器单元阵列而形成锁存器L1、L2、L3和L4，而所述限流电路可远离所述阵列。此图显示单独的泵或限流电路源。然而，在其它实施例中，这些可为集成的或为相同电路。
可存在任何数目的锁存器，不仅仅是图中所示的四个。例如，可存在2、3、4、8、16、20、23、58、62、128、256或更多的锁存器。也可存在任何数目的存储器单元。在一特定实施例中，存储器单元的行的每一片段对应一锁存器。通过连接适当的或者对应的锁存器到选定存储器单元的控制线可逐线(例如，逐行、逐列、逐扇区)进行编程。每一存储器单元可为闪存或EEPROM单元或者其它类型的非易失性单元，上文中已列出了一些所述非易失性单元。
图8限流锁存器的并联配置节约功率，但是仍然提供合理的速度或者性能。限流的泵通常连接到线808和810以提供激励高电压(正的或者负的或者两者)。通过使用限流锁存器，在锁存器状态改变期间激励电压可输出到其它电路(除了锁存器)而不会由锁存产生太多的漏电流。此外，激励噪音将减小，使影响数据和其它电路的噪音最小化。
因为在闪存或者其它非易失性存储器单元的编程或者擦除期间此等锁存器的一种用途是用于解码，所以锁存器不需要非常快的速度。但是通常在单个集成电路上存在许多类似于所述锁存器的锁存器，所有锁存器同时工作。每一锁存器消耗相对低的功率是重要的。每一锁存器使用最小量的集成电路区域是重要的。此外，许多锁存器同时转换，可导致一定量的噪音。通过限流所述锁存器，可减小噪音的量。若此等限流锁存器用于其它实施例，则所述锁存器可经设计以完成或者获得所要的益处。所述锁存器的输入可为任何电平或者任何极性电压。
图8和图9的限流锁存器的并联配置的另一益处在于其可相对容易地同时调节所有锁存器的断路点(trip point)，(例如)为了补偿处理偏差此调节是必要的。锁存器的断路电压为锁存器从一稳定存储状态转换为另一稳定存储状态的电压。通过调节线808或者线810或者两者的电压可调节所有锁存器的断路点。在转换期间，808和810处的电压将互相靠近，且随后改变状态。此使得断路点对于处理变化更不敏感。
在一实施例中，由于使用的电压范围(正电压和负电压)，图7之锁存器702中使用的NMOS晶体管为深n型井装置且PMOS晶体管为三n型井装置。图10展示一深n型井装置NMOS装置的一实例的横截面。一晶体管形成于一p型基板上的一深n型井的p型井中。所述晶体管具有n+扩散区域和一栅极。
图11展示三n型井PMOS装置的一实例的横截面。一晶体管形成于一p型基板的深n型井中。晶体管具有形成于所述深n型井的p型井区域中的p+扩散区域。也存在n+和n-型井区域，用以接触深n型井区域。此等区域充当晶体管的体连接。当在一集成电路中使用负电压时，三n型井装置帮助防止发生锁存和其它潜在的问题。若不使用负电压，则不需要三n型井装置。
在一特定实施例中，对于锁存器来说，NMOS装置或者晶体管为深n型井装置，而且PMOS装置或晶体管为三n型井装置。在此情况下，DNW2线向所述装置的深n型井区域提供电压。
图12展示具有锁存器的存储器阵列的一实施例，其中存储器阵列被进一步划分。一个锁存器与一个相关。除了每一字线被分为四部分(可称为组)以外此实施例类似于图8中的实施例。每一部分均连接到独立控制栅极(CG)线。例如，每一组包括64个单元。然而，在其它实施例中，每一组可具有任何数目的单元，多于或者少于64个。同样，每隔一片段每一组可包括不同数目的单元，或者一个或一个以上的组可具有与其它不同的单元数目。组0连接到CG0、组1连接到CG1、组2连接到CG2且组3连接到CG3。
如图13所示，为了处理一划分阵列，本发明的每一锁存器均包括四个通过门或开关。通过装置按照与锁存器相同的间距布置。四个通过门为1208、1218、1228和1238。每一锁存器具有与其它锁存器相同的电路。然而，在其它实施例中，每一通过门可具有不同的或者稍微不同的电路。对于未划分阵列或具有单个组的阵列来说，可以仅存在一通过门。通常，每一组存在一通过门。对于四个通过门中的每一个来说，来自锁存器的ER和ERb连接到ER和ERb输入端(已标记)。通过门的输出为P2<0>、P2<1>、P2<2>和P2<3>，其适当地连接到每一组的控制栅极线(即，CG0、CG1、CG2和CG3)。通过门使偏压通过或不通过阵列以获得所要的操作。所述偏压视P2POS<3：0>和P2NEG<3：0>而定。对于四个锁存器中的每一个来说总线P2POS<3：0>具有各自的上方电源线。对于四个锁存器中的每一个来说总线P2NEG<3：0>具有各自的下方电源线。各种操作的偏压已在上文中论述。
图14展示一用于本发明的锁存器的限流电源的实施例。VEE5_U、VEE5_D或VEE5A连接到一锁存器的VEE5电源输入端。VCC12_U或者VCC12_D连接到所述锁存器的VCC12电源输入端。因为不同的源可用于不同组的锁存器，所以产生多个VCC12和VEE5源。然而，如电路图所示，VEE5_U、VEE5_D或VEE5A是并联的，而且VCC12_U或VCC12_D也是并联的，因此其以类似方式操作。
简单的说，所述电路提供限流电源。可通过改变晶体管的大小调节电流的幅值。例如，连接到VEE5_U的晶体管具有20/8的W/L。通过改变此大小，可视需要调节电流量。类似地，可调节VCC12_U及VCC12_D。
出于说明和描述的目的，展示了本发明的描述。所述描述并非无遗漏的且并非意欲将本发明限制于所描述的精确形式，而且可根据上文的说明做出许多修改和变化。所选的和所描述的实施例是为了最好的说明本发明的原理和其实际应用。此描述将使得其它熟悉此项技术者能够在各种实施例中最好地利用和实践本发明并且做出适合于特定应用的各种修改。本发明的范畴由上述申请专利范围定义。

Claims (20)

1.一种集成电路，其包括：
以行和列排列的一阵列非易失性存储器单元；
复数个锁存电路，其耦接到所述阵列存储器单元，其中所述复数个锁存电路在一上方电源线与一下方电源线之间并联耦接，每一锁存电路包括一耦接到所述上方电源线的上方上拉电路组块和一耦接到所述下方电源线的下方下拉电路组块，在一第一模式中，所述上方电源线处于一正电压，而且在一第二模式中，所述上方电源线处于接地电压或一第一负电压且所述下方电源线处于一比所述第一负电压低的第二负电压。
2.根据权利要求1所述的集成电路，其中所述上方上拉电路组块包括：
一第一p型通道晶体管，其一源极耦接到所述上方电源线，一栅极耦接到一第一节点，而且一源极耦接到一第二节点；和
一第二p型通道晶体管，其一源极耦接到所述上方电源线，一栅极耦接到所述第二节点，而且一源极耦接到所述第一节点。
3.根据权利要求1所述的集成电路，其中所述下方下拉电路组块包括：
一第一n型通道晶体管，其一源极耦接到所述下方电源线，一栅极耦接到一第一节点，而且一源极耦接到一第二节点；和
一第二n型通道晶体管，其一源极耦接到所述下方电源线，一栅极耦接到所述第二节点，而且一源极耦接到所述第一节点。
4.根据权利要求1所述的集成电路，其中所述存储器单元包括闪存、EEPROM、EPROM、浮栅、HE或者DFGSSI单元。
5.根据权利要求1所述的集成电路，其中所述锁存器包括：
一第一n型通道晶体管，其耦接于一第一节点与一第二节点之间并且具有一耦接到一偏压线的栅极；和
一第二n型通道晶体管，其耦接于一第三节点与一第四节点之间并且具有一耦接到所述偏压线的栅极。
6.根据权利要求5所述的集成电路，其中所述第一和第二n型通道晶体管为深n型井装置，每一装置形成于位于一n型井盆区内的一p型扩散盆区中。
7.根据权利要求5所述的集成电路，其中所述锁存器进一步包括：
一第一p型通道晶体管，其耦接于所述第二节点与一第五节点之间；和
一第二p型通道晶体管，其耦接于所述第四节点与一第六节点之间，
其中在正常操作期间，所述第五节点和所述第六节点提供互补逻辑信号。
8.根据权利要求1所述的集成电路，其中在所述第一模式中，所述上方电源线耦接到一10伏或更大的正电压源而且所述下方电源线耦接到接地电压。
9.根据权利要求1所述的集成电路，其中从所述上方电源线汲取的所述上方限流器电路的电流被限制于约10微安并且所述下方电源线的电流被限制于约10微安。
10.根据权利要求2所述的集成电路，其中所述p型通道晶体管为三n型井装置。
11.根据权利要求1所述的集成电路，其中在一操作模式期间，在所述上方电源线的电压与所述下方电源线的电压之间的电压差为约10伏或更大。
12.根据权利要求1所述的集成电路，其中在编程所述存储器单元期间所述锁存器用于解码。
13.根据权利要求1所述的集成电路，其中一供应予所述上方电源线的电压由一第一芯片上激励电路产生并且一供应予所述下方电源线的电压由一第二芯片上激励电路产生。
14.根据权利要求1所述的集成电路，其中在所述第二模式中，所述上方电源线耦接到一0伏或更小的负电压源而且所述下方电源线耦接到一小于-5伏的负电压源。
15.根据权利要求1所述的集成电路，其中供应予所述上方和所述下方电源线的电压是使用一芯片上激励电路产生的。
16.一种集成电路，其包括：
以行和列组织的复数个非易失性存储器单元；和
复数个锁存电路，其存储用于访问所述存储器单元的正电压和负电压，其中所述非易失性存储器单元的每一行具有一个别锁存电路，所述锁存电路按照一行存储器单元的间距布置。
17.根据权利要求16所述的集成电路，其中所述非易失性存储器单元被分为复数个组且一行之每一锁存电路具有复数个开关，一个开关对应一组。
18.根据权利要求17所述的集成电路，其中存在四组。
19.根据权利要求16所述的集成电路，其中所述锁存电路使用芯片上产生的电压源提供电源，所述电压源为限流的。
20.根据权利要求19所述的集成电路，其中供应予所述锁存电路的电流被限制于100微安或更小。
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