CN1728402A - 超薄型本体超陡后退阱（ssrw）场效应晶体管器件 - Google Patents

超薄型本体超陡后退阱（ssrw）场效应晶体管器件 Download PDF

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Abstract

超陡后退阱场效应晶体管器件的制造方法开始于在衬底上形成SOI层，例如埋置氧化物。使得SOI层变薄以形成超薄SOI层。形成用于将SOI层分为N和P接地面区域的隔离沟槽。分别为从SOI层中形成的N和P接地面区域掺杂N型和P型掺杂剂。在N和P接地面区域上面形成半导体沟道区。在沟道区上面形成栅电极叠层和FET源极和漏极区域。在SOI接地面区域和沟道区中任选地形成扩散阻滞屏障层。

Description

超薄型本体超陡后退阱 (SSRW)场效应晶体管器件
技术领域
本发明涉及超薄型本体场效应晶体管(FET)器件的制造方法以及通过所述方法制造的超薄型本体FET器件。
背景技术
在诸如互补金属氧化物半导体(MOS)FET或金属-绝缘体-半导体(MIS)FET的半导体器件场效应晶体管(FET)中，持续的趋势是器件最小特征尺寸的稳定减小。芯片上可靠的最小晶体管栅极电路长度有助于微电子工业制造出这样的产品，所述产品在可计算的容量和集成密度方面具有显著的增加。
图1示出了形成在P型掺杂硅衬底11上的传统现有技术MOSFET器件10。栅极电介质层12(例如栅氧化物)和栅电极14(例如，掺有杂质的多晶硅)被形成为堆叠在衬底的顶表面上的栅电极，所述衬底具有形成在栅电极14侧的n+掺杂源极区域15和n+掺杂漏极区域16，在它们之间在栅电极14下面具有沟道区13。电压V通过连接于漏极接触19的布线18被连接于漏极区域16。
原则上，诸如互补MOSFET器件或互补MISFET器件可被制造得越来越小。然而，在没有改变FET器件的其他参数的情况下，如果只是将栅电极的长度“L”缩减，即，按比例减小的话，那么与栅电极可施加的影响相比较，漏极场在沟道区上具有越来越大的影响。最终，由于按比例减小，栅电极可失去沟道区的控制，并且如在John Wiley和Sons的S.M.Sze“Semiconductor Devices Physics and Technology”页213(1985)中所述的，由于沟道宽度太窄或太短，因此穿通现象会出现在FET器件中。这就是所谓的短沟道效应(SCE)。如果栅电极不能有效地切断FET的话，SCE状态所妨碍的器件不再能起到电子开关的作用。
另一方面，再次参照图1，为了通过因数α(所述α为大于“1”的数值)减小MOSFET器件的比例，必须将垂直尺度(图1中所示的栅氧化层厚度tox、结深度、以及耗尽层宽度xd)的比例减小以便与横向尺寸(诸如栅电极14的长度“L”、漏极接触18的宽度“W”以及沟道13的宽度“C”)相称。当通过缩放比例因数α使得较大器件10按比例减小到较小器件时，该方针确保适当的器件特征。
通过增加存在于衬底11中的掺杂剂的浓度而减小源极区域15和漏极区域16下面的区域17中的耗尽层宽度xd。然而，由于增加的阈值电压Vt、结电容、以及结泄漏，将掺杂剂的浓度增加到过高水平将会降低器件10的性能。由于更高水平衬底掺杂，灵活性也减小了。
超陡后退阱(SSRW)具有低高低(低高)沟道渗杂分布，所述沟道渗杂分布可在没有降低灵活性的情况下提高短沟道效应(SCE)的控制。然而，接地面中的掺杂水平通常较高，这可导致增加的结泄漏以及增加的结电容。
图2示出了形成在P型掺杂硅衬底21的MOSFET器件20的现有技术SSRW类型的一个示例。栅极电介质层22(例如，栅氧化物)和栅电极24(例如，掺有杂质的多晶硅)被形成为堆叠在衬底的顶表面上的栅电极，所述衬底具有形成在栅电极24侧的n+掺杂源极区域25和n+掺杂漏极区域26，在它们之间在栅电极24下面具有沟道区23。所述器件包括到达栅电极24下面的分别邻近于源极区域25的n-轻掺杂质源极(LDS)区域27和邻近于漏极区域26的n-轻掺杂质漏极(LDD)区域29。源晕圈区域27L在LDS区域25与沟道23左边缘之间延伸。漏晕圈区域29H在LDD区域29与沟道23右边缘之间延伸。超陡后退阱(SSRW)24被形成在具有倒退掺杂剂分布的衬底21中，所述衬底21包含形成在栅极电介质层22正下方的沟道23中的较低掺杂剂浓度。在SSRW器件中掺杂剂浓度作为从栅极电介质层22的距离的函数急剧增加，然后更深地稳定到沟道区23中。(见Thompson等人的“MOSScaling：Transistor Challenges for the 21st century”Intel Technologyjournal Q3’98pp 1-19)，所述文献在第9页描述了“The retrogradeprofile is typically created by using a slow diffusing dopant speciessuch as arsenic or antimony for PMOS devices and indium for NMOSdevices”。
超薄SOI MOSFET(具有小于50nm的SOI厚度)是用于减小垂直尺度(诸如结深度和耗尽层宽度)的另一种有吸引力的选项。这种选项可有效地减小短沟道效应并且最大限度地消除泄漏电流。
Yu等人的描述了完全耗尽型绝缘体上硅(SOI)MOSFET的题为“Transistor with Local Insulator Structure”的美国专利No.6,084,271阐述了“依照传统互补型金属氧化物半导体(CMOS)制造技术，通过超陡后退阱(SSRW)离子注入工艺实现耗尽层厚度中的减少”。然而，该技术受到后来的热处理(例如，退火)期间的掺杂剂原子的扩散的限制。离子注入工艺通常只能获得用于晶体管的80纳米或更大的本体厚度。因此，用于体效应半导体类型器件的传统制造技术不能形成具有小于80nm本体厚度的晶体管。因此，由于较大的本体厚度，体效应半导体类型器件可具有不利特性。这些不利特性包括小于理想亚阈值下电压衰减、短沟道效应(可改变为大阈值摆动)以及漏极感应屏障层。此外，体效应半导体类型器件可具有诸如高结电容、无效隔离以及低饱和电流等其他不利特性。当晶体管变得更小并且随着IC增加晶体管密度时这些特性增强了。
Sohn的题为“Method for Fabricating Semiconductor Device withUltra-Shallow Super-Steep-Retrograde Epi-Channel by Boron-Fluoride Compound Doping”的美国专利No.6,730,568描述了用于通过超低能量离子注入以及通过激光热退火(LTA)工艺形成的外延沟道制造半导体器件的一种方法。具有(STI)结构的场氧化层被形成在半导体衬底上，并且P型掺杂剂被离子注入于衬底中以形成P型阱。顺序地，硼离子在超低能量(1keV)下被注入以形成δ掺杂沟道掺杂层。然后，在没有进行用于使得半导体衬底的表面非晶化的预非晶化的情况下执行激光热退火(LTA)工艺。激光热退火工艺抑制硼在沟道掺杂层中的再分配，以及将沟道掺杂层改变为化学稳定的沟道掺杂层。之后在高温下使得外延层选择性地生长在沟道掺杂层上以便于形成超陡倒退(SSR)外延-沟道结构。
Yeh等人的题为“Method for Doped Regions on an SOI Device”美国专利No.6,323,073抽象地描述了SOI层具有介电层和形成在所述介电层上的硅层。浅沟槽隔离(STI)结构被形成在硅层上，所述硅层穿过直到所述介电层。执行热扩散处理以便于将掺杂剂驱动到形成N-阱或P-阱掺杂区域的硅层的第一区域中。接着，在热扩散处理中掺杂剂被驱动到硅层的第二区域中以便于形成P-阱或N-阱掺杂区域。接着，通过分子束外延(MBE)生长工艺、液相外延(LPE)生长工艺、或气相外延(LPE)生长工艺使得约200埃厚的外延层生长在硅层的表面上。Yeh等人的专利描述了“以这种方式，掺杂浓度分布出现SSR分布曲线。在SSR分布下，在靠近于栅极的区域中掺杂浓度降低。这增强了沟道中电子和空穴的灵活性，与现有技术相比明显提高了电流速度。另外，避免出现短沟道效应(SCE)。也减小了源极和阱的接触面以及漏极和阱的接触面处的结电容(Cj)，因此增强了MOS晶体管的电性能”。
Babcock的题为“Advanced CMOS Using Super SteepRetrograde Wells”的美国专利申请No.20020033511A1描述了“具有本征掺杂沟道区的超陡后退阱的使用具有用于CMOS器件的显著性能优点。这些优点包括短沟道效应的减少、沟道区中增强的灵活性、更高的灵活性、更小的寄生电容、以及短沟道效应的减少。尽管超陡后退阱具有用于CMOS器件的显著性能优点，但是当制造用于高容积集成电路应用的这些器件时非常难于获得这些结构。所述困难源于后退阱掺杂剂物质从外部扩散到沟道区中，尤其是扩散到用于P阱的器件中，注入NMOS晶体管。实际上，已经示出了当前的硅处理技术不能实现严格的掺杂分布，所述严格的掺杂分布是到2008年为止尽可能在小于4nm的三个数量级下改变的目标。因此强烈需要新的处理技术，所述处理技术可允许形成具有近本征晶体管沟道区的超陡后退阱结构。”在权利要求1中，Babcock等人是如下描述的：具有SSRW的晶体管，包括：为半导体衬底提供上表面；布置在衬底上表面下面的第一距离处的包含碳的帽层；衬底中的后退阱区域被布置在帽层下面；所述衬底中的源极和漏极区域被布置在所述帽层上面并且隔开第二距离；衬底上表面上的栅极电介质层；源极布置在所述源极和漏极区域之间的栅极电介质层上的导电栅极层。
超薄SOI CMOS FET或CMIS FET(具有小于50nm的SOI厚度)是另一种用于减小垂直尺度(诸如结深度和耗尽层宽度)的有吸引力的选项。它可有效地减少短沟道效应并且消除大部分泄漏电流。
Hsu的题为“Method of Forming an Ultra-Thin SOI MOSTransistor”的美国专利No.6,495,401描述了硅晶片具有形成于其上的氧化物层。通过目前工艺水平的沉积技术将顶部硅层沉积在氧化物层上。通过热氧化或蚀刻使得顶部硅层变薄为期望厚度，所述期望厚度最好在约10nm到30nm之间。通过蚀刻用于台面(mesa)隔离的硅岛状物或通过LOCOS工艺执行器件隔离。
Krivokapic的题为“Ultra-Thin SOI Devices with Improved ShortChannel Control”的美国专利No.6,501,134描述了在块状衬底上具有通常未掺杂SiO2的具有大约50-60nm厚度的埋置氧化物层的SOI器件。在埋置氧化物层上方是具有5-20nm厚度的未掺杂超薄未掺杂SOI硅层。在SOI硅层上方形成有厚度为0.8-1.4nm的由二氧化硅或具有等效氧化物的二氮化硅、氧化铝、五氧化二钽或氧化铪构成的栅极电介质层。传导金属栅电极被沉积并且由TiN、TaN、TaW、W、Al、Ni、Ta、Mo或Cr形成图案，并且具有大约为2.5到25nm的厚度，具有30到60nm栅极长度。厚度为50-100nm厚度的多晶硅封装层被沉积并且由栅电极形成图案。所述专利描述了“对于防止后栅极形成程序期间生产线的交叉污染来说封装层通常是必需的。”所述专利指示出“10-15nm的多晶硅被沉积并且被各向异性蚀刻以便于形成聚隔离物，所述聚隔离物在掺杂时用作侧栅极”。这没有说明SOI硅层被沉积以形成掺杂沟道区并且在SOI层中形成源极区域和漏极区域。
Zhang的题为“Method of Fabricating Vertical Field EffectTransistor by Control Channel Layer Deposition on Sidewalls andVertical Field Effect Transistor Fabricated Thereby”的美国专利No.20020060338A1描述了：“为了减少短沟道效应，已提出了完全平面的耗尽超薄本体绝缘体上半导体结构(SOI)FET。例如，使用绝缘体上硅结构(SOI)并且深腐蚀或氧化物薄化，可获得超薄SOI沟道。例如，见Choi等人的“Ultra-Thin Body SOI MOSFET forDeep-Sub-Tenth Micron Era”的文件3.7.1，IEDM，1999，pp.919-921。其他方法已将薄非晶硅或硅锗合金沉积在平坦氧化物表面上，之后进行横向固态晶化。例如，Yeo等人的“Nanoscale Ultra-Thin Body SiliconOn Insulator P-MOSFET with SiGe/Si Hetero-structure Chennel，IEEE Electron Device Letters”，Vol.21，No.4，2000，pp.161-163。”
发明内容
如上所述的，现有技术中公知的是，通过超陡后退阱(SSRW)离子注入工艺实现耗尽层厚度的减少。然而，还存在这样的问题，即，所述器件不能具有更小尺寸，这是由于所述工艺受到后来的热处理(例如，退火)期间的掺杂剂原子的扩散的限制。如以上Yu等人的美国专利No.6,084,271中所述的，“离子注入工艺通常只能获得用于晶体管的80纳米或更大的本体厚度。因此，用于体效应半导体类型器件的传统制造技术不能形成具有小于80nm本体厚度的晶体管。”
本发明的一个目的是确保具有特别的反转载流子传输(灵活性)。
本发明的另一个目的是提供SCE(短沟道效应)的增强控制。
本发明的另一个目的是提供减小的结电容和结泄漏。
本发明的另一个目的是使得阈值电压(Vth)的空间电荷相关波动最小化，以便于提供MOSFET器件的增强的可制造性。
满足本发明上述限定目的的本发明的优点如下所述的：
1.由远离栅极电介质层定位的重掺杂层(SSRW)所获得的本征沟道层和低表面竖直电场确保了特别的反转载流子传输(灵活性)。
2.超薄SOI和重掺杂SSRW提供了SCE(短沟道效应)空间的卓越控制。
3.超薄SOI的使用可明显减小结电容和结泄漏。
4.部分消耗本体和未掺杂表面层可极大地使得阈值电压(Vth)的空间电荷相关波动最小化，这对于可制造性来说非常重要。
根据本发明的一个方面，提供了包括以下步骤的超陡后退阱(SSRW)FET(场效应晶体管)器件的制造方法。在衬底上形成SOI层。使得SOI层变薄以形成超薄SOI层。形成用于将SOI层分为N和P接地面区域的隔离沟槽。分别为从SOI层中形成的N和P接地面区域掺杂N型和P型掺杂剂。在N和P接地面区域上面形成半导体沟道区。在沟道区和FET源极和漏极区域上面形成栅电极叠层。最好，通过连续的氧化剥离步骤使得SOI层变薄以形成变薄的SOI层。最好在变薄的SOI层上形成氧化物垫层和氮化物垫层。最好在器件中形成隔离沟槽，将变薄的SOI层分为第一和第二区域。最好形成填充所述隔离沟槽的隔离电介质。最好，用N型和P型掺杂剂对第一和第二区域进行离子注入，分别形成SOI N阱和SOI P阱。最好，分别在每个SOI N阱和SOI P阱上方形成本征外延层。最好，在外延层中提供现场反掺杂。最好，在形成隔离电介质之前在隔离沟槽中形成衬垫。最好，在形成N阱和P阱之前施加牺牲层并且在形成N阱和P阱之后剥离牺牲层。最好在形成外延层之前在N和P接地面区域的表面中形成扩散阻滞屏障。
根据本发明的另一个方面，超陡后退阱(SSRW)FET(场效应晶体管)器件具有形成在衬底上的超薄SOI层。隔离沟槽将SOI层分为N和P接地面区域。N和P接地面区域是由分别掺杂有高掺杂水平的N型和P型掺杂剂的SOI层形成的。半导体沟道区被形成在N和P接地面区域上。源极和漏极区域与沟道区并列并且栅电极叠层位于沟道区上方。
从以下结合附图的详细描述和附属权利要求中可更加明白本发明以及其目的和特征。
附图说明
下面将参照附图描述本发明的前述和其他方面以及优点，其中：
图1示出了形成在P型掺杂硅衬底上的传统现有技术MOSFET器件。
图2示出了形成在P型掺杂硅衬底上的现有技术SSRW类型的MOSFET器件的一个示例。
图3A-3O示出了用于根据本发明的方法形成超陡后退阱(SSRW)SOI器件的工艺，并且图3O示出了根据本发明的方法制造的成品的示例。
图4示出了本发明方法的第一实施例的流程图。
图5示出了本发明方法的第二实施例的流程图。
具体实施方式
图3A-3O示出了用于根据本发明的方法形成超陡后退阱(SSRW)SOI器件30的工艺。
图3A示出了初始阶段中具有衬底31的SSRW SOI器件30，在器件30上面形成有埋置氧化物(BOX)和厚SOI层33K。厚SOI层33K被形成得具有大约55nm或更大的厚度。
图3B示出了在厚SOI层33K变薄以形成超薄SOI层33之后的图3A的器件30，与具有大约50nm或更厚厚度的其他超薄层相比较，所述超薄SOI层33具有大约10nm和大约40nm之间的厚度。SOI层33K通过热氧化工艺被氧化。之后，通过湿化合物腐蚀的工艺将层33K的氧化厚度(没有示出以便于描述)剥离。
图3C示出了使用传统工艺(诸如氧化物垫层34的热氧化和氮化物垫层35的化学气相沉积(CVD))使得传统毡氧化物垫层34和传统毡氮化物垫层35按顺序形成在SOI层33上之后的图3B的器件30。毡氮化物垫层35的顶表面被露出。
图3D示出了第一图像掩模36L/36R已被形成在氮化物垫层35的顶表面上之后的图3C的器件30。在图像掩模36L/36R中具有开口中心窗36W，所述图像掩模36L/36R在中心窗36W的每一侧上包括左掩模部分36L和右掩模部分36R。开口中心窗36W适合于为图3E和3F中看到的隔离沟槽37形成图案。隔离沟槽窗36W提供了露出氮化物垫层35的顶表面的一部分的开口，所述开口提供了蚀刻氮化物垫层35、氧化物垫层34和超薄SOI层33的通道以便于形成隔离沟槽37。
图3E示出了隔离沟槽37已通过窗36W被蚀刻之后的图3D的器件30。隔离沟槽37向下延伸通过氮化物垫层35、氧化物垫层34和超薄SOI层33并且下至BOX层32的顶表面32。在左掩模部分36L的下面从上到下位于隔离沟槽37的左方的是按顺序的左氮化物垫层35L、左氧化物垫层34L、以及左SOI区域33L。在右掩模部分36R的下面从上到下位于隔离沟槽37的右方的是按顺序的右氮化物垫层35R、右氧化物垫层34R、以及右SOI区域33R。通过诸如活性离子蚀刻(RIE)的工艺蚀刻隔离沟槽。
图3F示出了图像掩模36L/36R已从其上被剥离，露出了氮化物垫层35L/35R的顶表面的图3E的器件30。之后在隔离沟槽37中在左SOI区域33L和右SOI区域33R的侧壁之间氧化硅衬垫38。在隔离沟槽37中通过诸如热氧化的工艺形成氧化硅衬垫38。
图3G示出了隔离区域39(最好包括浅沟槽隔离(STI)区域)被形成在隔离沟槽37中之后、图3F的器件30。通过向其中沉积氧化硅填充隔离沟槽37并且在隔离区域39中包含作为氧化硅组成部分的氧化硅衬垫38而形成隔离区域39。最好，用于沉积氧化硅以形成隔离区域39的工艺为高密度等离子体化学气相沉积(HDPCVD)。
然后最好通过化学机械平面化(CMP)使得隔离区域39的氧化硅平面化从而降低STI层39以露出氮化物垫层35L/35R的顶表面。
图3H示出了最好通过湿化合物腐蚀的工艺从器件30上剥离掉氮化物垫层35L/35R和氧化物垫层34L/34R之后图3G的器件30。
之后牺牲的氧化硅层40L/40R被形成在左SOI区域33L和右SOI区域33R的剩余部分上，所述左SOI区域33L和右SOI区域33R在隔离区域39的左右方与隔离区域39对齐。通过诸如热氧化的工艺形成牺牲的氧化硅层40L/40R。
将高水平的N+和P+掺杂剂离子注入到SOI层中以形成阱区域
图3I示出了第二光致抗蚀剂(PR)掩模42已在隔离区域39的右方被布置在牺牲的氧化硅层40R的顶表面上之后的图3H的器件30，使得隔离区域39左方的牺牲的氧化硅层40L露出以准备左SOI区域37L的掺杂。在图3I中，执行将N型掺杂剂离子44通过牺牲的氧化硅层40L注入到左SOI区域37L中以形成左SOI阱区域37L。最好，N型掺杂剂包括砷(As)离子44，所述砷(As)离子44在约15keV和约30keV之间的能量下被注入到离子注入机中，产生大约1E13原子/cm3到7E13原子/cm3的砷原子浓度。2e13cm-3的额外60keV砷掺杂剂用在40nm的接地面以获得深阱注入以及切断底部漏泄沟道。
图3J示出了第二光致抗蚀剂掩模42已从隔离区域39右方的牺牲的氧化硅层40R的顶表面上被剥离之后图3I的器件30；并且第三光致抗蚀剂(PR)掩模45已被布置在隔离区域39左方的牺牲的氧化硅层40L的顶表面上，隔离区域39右方的牺牲的氧化硅层40R的顶表面被露出以准备右SOI区域37R的掺杂。在图3J中，执行将P型掺杂剂离子46通过牺牲的氧化硅层40R注入到右SOI区域37R中以形成右SOI阱区域37R。优选的P型掺杂剂包括硼(B)离子46，所述硼(B)离子46最好在约2keV和约15keV之间的能量下被注入到离子注入机中，产生大约1E13原子/cm3到1.1E14原子/cm3的硼原子浓度。
图3K示出了图3J的器件30，其中第三光致抗蚀剂掩模45已从器件30上被剥离并且牺牲的氧化硅层40L/40R两者的顶表面都被露出。之后最好通过湿法蚀刻工艺将牺牲的氧化硅层40L/40R从左SOI区域33L和右SOI区域33R上剥离，露出左SOI区域33L和右SOI区域33R的顶表面。
图3L示出了已执行了在N+SOI区域33L和P+SOI区域33R上提供掺杂剂扩散阻滞屏障47L/47R(通过虚线以阴影示出)的任选步骤之后的图3K的器件30。提供掺杂剂扩散阻滞屏障47L/47R以便于减慢从阱区域33L/33R向上到图3L中所示的区域48L/48R中的掺杂扩散，其中区域48L/48R将被形成在阱区域33L/33R上方。
任选的扩散阻滞工艺
1.为了形成掺杂剂扩散阻滞屏障47L/47R，通过将掺杂扩散阻滞离子一起注入到区域33L/33R的顶表面中处理区域33L/33R的顶表面。所述离子的示例为进入到33L/33R层的顶表面中的碳(C)、锗(Ge)和/或氙(Xe)。
2.或者，可用掺杂剂扩散阻滞剂的单分子层(诸如Si-O-CH3甲氧基终端；烷基终端；现场生长的碳化硅(SiC)；或现场生长的锗化硅(SiGe))处理SOI阱区域33L/33R的表面。用作掺杂剂扩散阻滞屏障47L/47R的所产生的掺杂剂扩散阻滞涂层必须保持得较薄(小于1纳米或几纳米)，以允许随后具有底部SOI区域33L/33R的晶格结构的外延硅生长在其表面上。
示例I
在该示例中，使用两个绝缘体上硅结构(SOI)衬底，每个都具有约55nm厚度的SOI层。每个SOI衬底，具体地说，每个SOI层都通过离子注入使用离子注入机中在10keV能量下诸注入的2E13B原子/cm2的离子剂量掺杂有硼(B)。然后在约1000EC下对所述样本进行退火小于10秒钟。每个SOI衬底都经历这样一个步骤，在所述步骤中SOI层被进行氢终止。通过在室温下向每个SOI衬底上施加稀释的氢氟酸而进行氢终止。在氢终止之后，其中一个SOI衬底在室温下被浸泡在5×10-4M的碘酒甲醇溶液中以便于提供甲氧基终端，所述甲氧基终端包括结合于SOI层的碳和氧用作Si-O-CH3单层。在室温下碘酒/甲醇浸泡20分钟。然后用甲醇冲洗浸泡的SOI衬底并且利用标准表面张力梯度干燥工艺进行干燥。在750℃下将具有约40nm厚度的外延硅(Si)层沉积在如上所述处理的每个SOI衬底上。未经历碘酒/甲醇SOI处理的衬底作为比较样本，而用碘酒/甲醇SOI处理的衬底表示本发明。然后在沉积之后以及在1000℃下退火5秒钟的后沉积退火后收集每个样本的硼SIMS数据。所收集的数据包括后沉积退火之后用于比较样本的上述试验的硼SIMS数据；硅覆盖层的沉积(退火之前)之后用于比较样本的数据；在后沉积退火之后用于本发明样本的数据；以及表示硅覆盖层的沉积(退火之前)之后本发明样本的数据。SIMS数据示出了与没有本发明的处理步骤的样本相比较，沉积和执行后沉积退火之后本发明的样本扩散到硅覆盖层中的硼更少。
示例II
使用以上所述本发明的碘酒/甲醇处理方法处理另一种SOI衬底，之后在850℃下在真空中对样本进行退火，然后在850℃下沉积具有30nm厚度的外延硅覆盖层。形成该样本的高分辨率(3nm比例)TEM图像和低分辨率(50nm比例)TEM图像。TEM示出了本发明的碘酒/甲醇处理步骤不会破坏原始SOI层的晶格结构上的硅覆盖层的外延对齐。SOI层与硅覆盖层撞击的接触面的碳和氧剂量分别为1.1E14原子/cm2和1.1E13原子/cm2。通过TEM看不到接触面，并且SOI衬底的晶格不能与外延硅覆盖层区分开。
在SOI区域上形成本征外延层
图3M示出了形成分别用作重掺杂SOI区域33L/33R上面的本征沟道区的厚度为5nm和15nm之间的超薄本征外延区域48L/48R之后的图3L的器件30。通过RTCVD(快速热化学气相沉积)根据SOI区域33L/33R的晶体结构，除隔离区域39以外，外延区域48L/48R各向异性地竖直生长。
图3N示出了在本征外延区域48L/48R的外表面上形成薄栅极电介质层50之后的图3M的器件30。栅极电介质层50可包括栅氧化层(二氧化硅)或任何其他公知栅极电介质层，诸如氮氧化硅、二氧化硅铪(HfO2)、氧化硅铪(HfO)、氧化锆(ZrO)、或二氧化铝(AlO2)。
图3O示出了在栅极电介质层50上方形成包括P+栅电极54P和N+栅电极54N的PFET和NFET器件之后的图3N的器件30，其中，除栅电极54P/54N以外，上部漏极区域55L/55R和源极区域56L/56R与外延区域48L/48R中的沟道区CH并置。分别在栅电极54P/54N的下面具有分别形成在接地面33L/33R中的下部漏极区域55L’/55R’和下部源极区域56L’/56R’。其中示出了下部漏极区域55L’/55R’和下部源极区域56L’/56R’通过重掺杂SOI/接地面33L/33R向下到达埋置氧化物层32，确保最小化的结点区。因此使得结电容和泄漏最小化。沟道区CH被形成在本征外延区域48L/48R中，因此，如图3N中所示的，它们位于N+/P+重掺杂SOI/接地面33L/33R上方。硅化物接触69被提供给源极/漏极区域56/55。硅化物区域54P’/54N’被形成在栅电极54P/54N上方。除栅电极54以外，氧化硅扩展隔离物42、隔离侧壁隔离物SP和TEOS/源漏隔离物53可被形成。
本发明的方法的第一实施例
图4示出了本发明方法的第一实施例的流程图。图4所示的工艺起始于(Start)70并且继续前进到步骤71，在步骤71中处理器件30。通过以上参照图3B所述的氧化和剥离工艺使得图3A中BOX衬底31上最初具有55nm或更大厚度的SOI层33K变薄为约10nm到40nm的超薄厚度。
在步骤71结束时，已获得了SOI层33的期望厚度。
在步骤72中，如图3C中所示的氧化物垫层34和氮化物垫层35被形成在变薄的SOI层33上。接着，如图3D中所示的，其中具有中心隔离窗36W的隔离图像掩模36L/36R被形成在氮化物垫层35上(SOI层33上方)。
在步骤73中，通过从器件30的顶部向下通过隔离窗36W蚀刻，形成隔离沟槽37，其中沟槽37向下通过氮化物垫层35、氧化物垫层34和SOI层33下至BOX层32的顶表面，如以下参照图3E所描述的。
在步骤74中，氧化物衬垫38被形成在SOI区域33L/33R侧壁上的隔离沟槽37中，如图3F中所示的。
在步骤75中，隔离沟槽37被填充隔离介电材料(诸如氧化硅)以便于形成图3G中所示的隔离区域39。如本领域普通技术人员公知的，隔离区域39包括STI或台面(mesa)隔离结构。
在步骤76中，氧化硅等的牺牲层40L/40R被形成在图3H中的SOI区域33L/33R的顶表面上。
接下来，如图3I中所示的，掩模42被形成在牺牲层40R的顶表面上以保护SOI区域33R；并且N型掺杂剂被离子注入到左SOI区域33L中，到参照图3I所述的高N+掺杂水平。
接下来，如图3J中所示的，掩模42被剥离并且另一个掩模45被形成在牺牲层40L的顶表面上以保护SOI区域33L；并且P型掺杂剂被离子注入到右SOI区域33R中，达到参照图3J所述的高P+掺杂水平。
在步骤77中，如图3K中所示的，掩模45和牺牲层40L/40R被剥离。
图3L是关于任选步骤的，所述步骤包含在所述工艺的第二实施例中并且上面已对其进行了描述，下面将进一步详细描述。
在步骤78中，如图3M中所示的，具有5nm到15nm厚度范围的超薄本征外延区域48L和48R分别被形成在SOI区域33L和33R的上方。
在步骤79中，如图3N中所示的，其中示出了栅极电介质层50被分别形成在本征外延区域48L/48R上方。
在步骤80中，如图3O所示的，通过本发明方法的第一实施例的工艺完成的形成器件30可使用本领域普通技术人员公知的任何形成工艺，只要CMOS器件是满足制造商的选择的就可以。步骤81是本发明第一实施例工艺的结束。
本发明的方法的第二实施例
图5示出了本发明方法的第二实施例的流程图。图5所示的工艺起始于90并且继续前进到步骤91，在步骤91中处理器件30。通过以上参照图3B所述的氧化和剥离工艺使得图3A中BOX衬底31上最初具有55nm或更大厚度的SOI层33K变薄为约10nm到40nm的超薄厚度。
在步骤91结束时，已获得了SOI层33的期望厚度。
在步骤92中，如图3C中所示的氧化物垫层34和氮化物垫层35被形成在变薄的SOI层33上。接着，如图3D中所示的，其中具有中心隔离窗36W的隔离图像掩模36L/36R被形成在氮化物垫层35上(SOI层33上方)。
在步骤93中，通过从器件30的顶部向下通过隔离窗36W蚀刻形成隔离沟槽37，其中沟槽37向下通过氮化物垫层35、氧化物垫层34和SOI层33下至BOX层32的顶表面，如以下参照图3E所描述的。
在步骤94中，氧化物衬垫38被形成在SOI区域33L/33R侧壁上的隔离沟槽37中，如图3F中所示的。
在步骤95中，隔离沟槽37被填充隔离介电材料(诸如氧化硅)以便于形成图3G中所示的隔离区域39。如本领域普通技术人员公知的，隔离区域39包括STI或台面(mesa)隔离结构。
在步骤96中，氧化硅等的牺牲层40L/40R被形成在图3H中的SOI区域33L/33R的顶表面上。
接下来，如图3I中所示的，掩模42被形成在牺牲层40R的顶表面上以保护SOI区域33R；并且N型掺杂剂被离子注入到左SOI区域33L中，到参照图3I所述的高N+掺杂水平。
接下来，如图3J中所示的，掩模42被剥离并且另一个掩模45被形成在牺牲层40L的顶表面上以保护SOI区域33L；并且P型掺杂剂被离子注入到右SOI区域33R中，到参照图3J所述的高P+掺杂水平。
在步骤97中，如图3K中所示的，掩模45和牺牲层40L/40R被剥离。
在步骤98中，如图3L中所示的，掺杂剂扩散阻滞屏障47L/47R被形成在重掺杂SOI区域33L/33R的上方。
用于形成任选掺杂剂扩散阻滞屏障47L/47R的两种工艺如下所述的：
任选的扩散阻滞工艺
1.为了形成掺杂剂扩散阻滞屏障47L/47R，通过将掺杂扩散阻滞离子一起注入到区域33L/33R的顶表面中，处理所述区域33L/33R的顶表面。所述离子的示例为进入到33L/33R层的顶表面中的碳(C)、锗(Ge)和/或氙(Xe)。
2.或者，可用掺杂剂扩散阻滞剂的单分子层(诸如Si-O-CH3甲氧基终端；烷基终端；现场生长的碳化硅(SiC)；或现场生长的锗化硅(SiGe))处理SOI阱区域33L/33R的表面。用作掺杂剂扩散阻滞屏障47L/47R的所产生的掺杂剂扩散阻滞涂层必须保持得较薄(小于1纳米或几纳米)，以允许随后具有底部SOI区域33L/33R的晶格结构的外延硅生长在其表面上。
在步骤99中，如图3M中所示的，具有5nm到15nm厚度范围的超薄本征外延区域48L和48R分别被形成在SOI区域33L和33R的上方。
在步骤100中，如图3N中所示的，其中示出了栅极电介质层50被分别形成在本征外延区域48L/48R上方。
在步骤101中，如图3O所示的，通过本发明方法的第一实施例的工艺完成的形成器件30可使用本领域普通技术人员公知的任何形成工艺，只要CMOS器件是满足制造商的选择的就可以。步骤102是本发明第二实施例工艺的结束。
总起来说，在本发明中，SSRW方法与超薄本体结构相组合以使得结点区最小化，从而解决上述问题。本发明描述了用于形成用于高性能CMOS应用的超薄本体SSRW MOSFET的一种方法和结构。
工艺要点包括：
从SOI衬底、STI OR台面(Mesa)、以及阱离子注入开始，
之后预处理SOI表面以便于在其表面中形成掺杂剂扩散屏障(例如，诸如Si-O-CH3甲氧基终端)以便于减慢硼扩散，有助于形成超陡后退接地面分布。
任选表面处理以阻滞掺杂剂扩散
工艺要点：使用选择硅(Si)外延以便于为pFET和nFET两者形成本征沟道层。
5nm-15nm本征外延10nm-40nmSOI高度掺杂。
本发明的益处包括以下因素：
1.本征沟道层确保了良好的反转载流子传输(灵活性)。
2.超薄SOI和重掺杂SSRW提供了SCE的卓越控制。
3.超薄SOI的使用可明显减小结电容和结泄漏。
4.掺杂波动导致的阈值电压(Vth)中的变化最小化，这对于可制造性来说非常重要。
工艺流程(1)：
开始于SOI衬底
通过氧化和剥离的连续步骤使得SOI衬底变薄到10nm-40nm的期望厚度。
提供隔离区域，诸如浅沟槽或台面(mesa)隔离。
用于nFET区域和pFET区域的选择性离子注入
扩散阻滞涂层
可用于阻滞掺杂剂在器件中的扩散速率的本发明的任选特性。
1)碳、锗(Ge)，和/或氙(Xe)共同注入。
2)使用掺杂剂扩散阻滞剂(例如，Si-O-CH3甲氧基终端；现场生长的碳化硅(SiC)；或现场生长的锗化硅(SiGe))预处理SOI表面。
工艺流程(2)：选择性硅外延
选择性硅外延用于形成nFET器件和pFET器件两者的本征沟道层。在选择性的外延工艺期间可加入任选的现场反掺杂以允许更大的阈值调整。
工艺流程(3)：
传统COMS流程之后的其他工艺：
对于栅极电介质层(诸如氧化硅)来说，
用于栅电极的栅极导体材料(例如，掺杂的多晶硅)的沉积，
对栅极导体材料进行构图，以形成栅电极，
执行电晕注入(任选)，
执行少量掺杂源极/漏极扩展区域的形成，
在栅电极侧壁上形成隔离物，
执行源极漏极注入，
退火，
硅化，
接触
线后端(BEOL)
要点
1.本征沟道层确保了特别的反转载流子传输(灵活性)。
2.超薄SOI和重掺杂SSRW提供了SCE(短沟道效应)的卓越控制。
3.超薄SOI的使用可明显减小结电容和结泄漏。
4.部分耗尽本体可极大地使得空间电荷相关的Vth波动最小化，这对于可制造性来说非常重要。
虽然已结合上述具体实施例描述了本发明，但是本领域普通技术人员应该明白的是，在所附权利要求的精神和保护范围内可对本发明作出修正，即，在不背离本发明精神和保护范围的前提下可在形式和细节上作出改变。因此，所有所述改变都在本发明的范围内，并且本发明包含所附权利要求的主题。

Claims (20)

1.一种超陡后退阱(SSRW)FET(场效应晶体管)器件的制造方法，包括：
在衬底上形成SOI层；
使得所述SOI层变薄以形成超薄SOI层；
形成用于将所述SOI层分为N和P接地面区域的隔离沟槽；
分别对从所述SOI层形成的N和P接地面区域掺杂N型和P型掺杂剂；
在所述N和P接地面区域上面形成半导体沟道区；以及
在所述沟道区和所述FET的源极和漏极区域上面形成栅电极叠层。
2.如权利要求1所述的制造方法，其特征在于，通过连续的氧化和剥离步骤使得SOI层变薄以形成变薄的SOI层。
3.最好，其特征在于，在变薄的SOI层上形成氧化物垫层和氮化物垫层。
4.最好，其特征在于，在所述器件中形成隔离沟槽，将变薄的SOI层分为第一和第二区域。
5.如权利要求4中所述的方法，其特征在于，形成填充所述隔离沟槽的隔离电介质。
6.如权利要求5中所述的方法，其特征在于，用N型和P型掺杂剂对第一和第二区域进行离子注入，分别形成SOI N阱和SOI P阱。
7.如权利要求6中所述的方法，其特征在于，分别在每个SOI N阱和SOI P阱上方形成本征外延层。
8.如权利要求7中所述的方法，其特征在于，在所述外延层中提供现场反掺杂。
9.如权利要求8中所述的方法，其特征在于，在形成所述隔离电介质之前在所述隔离沟槽中形成衬垫。
10.如权利要求8中所述的方法，其特征在于，在形成所述N阱和P阱之前施加牺牲层，并且在形成所述N阱和P阱之后剥离所述牺牲层。
11.如权利要求1中所述的方法，其特征在于，包括在N和P接地面区域的表面中形成扩散阻滞屏障的步骤。
12.如权利要求11中所述的方法，其特征在于，通过连续的氧化和剥离步骤使得所述SOI层变薄以形成变薄的SOI层。
13.如权利要求12中所述的方法，其特征在于，在所述变薄的SOI层上形成氧化物垫层和氮化物垫层。
14.如权利要求13中所述的方法，其特征在于，在所述器件中形成隔离沟槽，将变薄的SOI层分为第一和第二区域。
15.如权利要求14中所述的方法，其特征在于，形成填充所述隔离沟槽的隔离电介质。
16.如权利要求15中所述的方法，其特征在于，用N型和P型掺杂剂对所述第一和第二区域进行离子注入，以便分别形成SOI N阱和SOI P阱。
17.如权利要求16中所述的方法，其特征在于，分别在每个SOI N阱和SOI P阱上方形成本征外延层。
18.如权利要求17中所述的方法，其特征在于，在所述外延层中提供现场反掺杂。
19.如权利要求18中所述的方法，其特征在于，在形成所述隔离电介质之前在所述隔离沟槽中形成衬垫；
形成所述N阱和P阱之前施加牺牲层，并且在形成所述N阱和P阱之后剥离所述牺牲层。
20.一种超陡后退阱(SSRW)FET(场效应晶体管)器件包括：
形成在衬底上的超薄SOI层；
将所述SOI层分为N和P接地面区域的隔离沟槽；
由分别掺杂有高掺杂水平的N型和P型掺杂剂的SOI层形成的N和P接地面区域；
所述N和P接地面区域上的半导体沟道区；
与所述沟道区并列的FET源极和漏极区域；以及
所述沟道区上方的栅电极叠层。
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