CN1729573A - 带横向浮置分隔离条的多级存储单元 - Google Patents

带横向浮置分隔离条的多级存储单元 Download PDF

Info

Publication number
CN1729573A
CN1729573A CNA200380106882XA CN200380106882A CN1729573A CN 1729573 A CN1729573 A CN 1729573A CN A200380106882X A CNA200380106882X A CN A200380106882XA CN 200380106882 A CN200380106882 A CN 200380106882A CN 1729573 A CN1729573 A CN 1729573A
Authority
CN
China
Prior art keywords
isolating bar
control gate
memory transistor
transistor
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200380106882XA
Other languages
English (en)
Other versions
CN100364098C (zh
Inventor
B·罗耶克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Publication of CN1729573A publication Critical patent/CN1729573A/zh
Application granted granted Critical
Publication of CN100364098C publication Critical patent/CN100364098C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

一种多级非易失性存储晶体管(33)在半导体衬底(57)中形成。具有相对侧壁的导电性多晶硅控制栅(51；62)在衬底的正上方绝缘隔开(56)。导电性多晶硅隔离条(53，55；91，93)由薄的隧穿氧化物(59；74)从相对的侧壁隔离开。源和漏离子注入(61，63；101，103)在隔离条的下方或者在隔离条外侧一点。绝缘材料(104，109)放置在该结构之上，在控制栅上方处开有用于由连接到导电性字线，或者一部分字线的栅电极(127)进行接触的小孔(125)。在形成存储晶体管的同时生成的辅助低电压晶体管(23－26)向源电极和漏电极施加反相时钟脉冲，因而首先在存储晶体管的一边可以写入、或者读取，然后是另一边。

Description

带横向浮置分隔离条的多级存储单元
(1)技术领域
本发明涉及半导体集成存储单元，尤其涉及多位电荷存储晶体管。
(2)背景技术
以前，非易失性存储晶体管只存储一个二进位。在EEPROM(电可擦除可编程只读存储器)晶体管中，此类电荷存储发生在一个浮置的栅极上，故此类晶体管被称为浮置栅极存储器单元晶体管。为了在一个EEPROM晶体管里存储两个二进位，需要对这些晶体管的设计做某种修改。多位电荷存储晶体管，包括非易失性多位晶体管已为人熟知。
在美国专利6,323,088中，Gonzalez等人提出用在一个控制栅下并排放置的两个浮置栅极来形成一个多级存储单元。该控制栅接到此二浮置栅极上方的一个字线，而有源表面下的源区和漏区连接到相应数位线上。通过适当控制施加在字线和数位线上的电压和时序，可以从单个晶体管的两个浮置栅中的每一个上独立地存储和读取各自的电荷。使用两个浮置栅允许通过分别控制存储在两个浮置栅极的每一个中的电荷来存储两个独立的信息位。
在美国专利6,178,113中，Gonzalez等人还提出了另外一类多级存储单元。同样在控制栅极下面放置了一对浮置栅，其电极的连接一如前面提到的专利。然而，在这里，一个或者每个浮置栅与一个侧绝缘体及紧邻侧绝缘体的相关联掺杂区相关联，与一个浮置栅跨越侧绝缘体形成一电容。从而使该结构具有了并排容性结构的特性：做成一单个EEPROM晶体管但确有多级存储。
虽然上述结构对现有技术水平有重要的贡献，但是对于嵌入式存储应用而言仍需要更为紧凑的结构。在嵌入式存储器中，电路板可能会有一个主要的功能，诸如处理器功能或者通讯功能。此类电路板常常包含控制运行或存储数据的微程序。理想的是提供单个有高密度存储的芯片，而不是要依赖于多个彼此分开的存储芯片。虽然使用多级存储芯片会是一个解决方案，但这些芯片往往比常规的晶体管大，所以会失去这一方案的部分优势。本发明的一个目标是设计一种在尺寸上可与单位(single bit)非易失性存储芯片相比的非易失性存储多级存储器晶体管，尤其是EEPROM。
(3)发明内容
上述目标是用一种使用一对多晶硅浮置隔离条结构用于存储两个数据位非易失性晶体管来达到的。两个隔离条分处在一单一中心导电栅极的两边，但是由厚度为10-50埃范围的隧穿氧化物与导电栅隔开。隧穿氧化物也将浮置隔离条结构从表面下的源区和漏区分开。在这种安排中，隔离条本身表现为被连线成控制栅的单个中心栅的任何一侧的主传导电荷存储浮置部。以这种方式，本发明的两个二进位横向电荷存储部近似使用了和常规的使用氮化物或者氧化物隔离条的EEPROM单元相同的空间，同时不增加垂直尺寸。电荷籍对衬底和中心栅极二者的隧穿作用而存储和隔离在浮置隔离条内。控制栅接线成一个字线，而表面下的源区和漏区是各连接到辅助晶体管上的数位线，该辅助晶体管控制状态用于独立地寻址存储器单元的每一侧。
(4)附图说明
图1是在集成电路中使用本发明的多级非易失性存储单元的集成电路上的存储阵列的一部分的示意性图。
图2是图1中所示的多级非易失性存储单元的电气原理图。
图3是图2所示的多级非易失性存储单元的侧面剖视图，是沿图5的线3-3截取的在该单元的硅处理加工过程中构成的。
图4是图2中所示的多级非易失性存储器单元的另外一个侧面剖视图，是沿图5的线4-4截取的在该单元硅处理加工过程中构成的。
图5是图2中所示多级非易失性存储器单元的顶视图，是在存储单元地的硅处理加工中构成的。
图6-22是图1所示并同时制造的一个存储器单元和两个辅助晶体管的硅处理加工步骤中的侧面剖视图。
(5)具体实施方式
参照图1，一非易失性存储器阵列11具有存储器阵列纵列10和12，阵列纵列10的各自列柱线13和14一起构成一单一位线。类似的，列柱线15和16形成了阵列12的第二位线。在柱线13和14之间，设置了第一非易失性存储晶体管33和第二非易失性存储器晶体管43。在第二位线，在柱线15和16之间设置了第三和第四非易失性存储晶体管35和45。还与第一位线相关联的是在时序线29上的辅助低压晶体管23和在时序线27上的辅助晶体管24。同样的，和第二位线相关联，辅助低电压晶体管25和时序线29相关联，辅助低压晶体管26和时序线27相关联。辅助晶体管的作用将在下面解释。
参考图2，可以看到非易失性存储晶体管器件33具有一控制栅51、一衬底57、左右存储点53和55。该晶体管器件还有一源电极61和一漏电极63。
在图3中，可以看到器件33构造于具有源和漏离子注入61和63的表面下有源区的硅衬底之上。控制栅51由一氧化物层56与衬底隔开。在靠近控制栅极51的相对横向边缘处，导电性多晶硅隔离条53和55以一种由一厚度大约25到70埃的非常薄的隧穿氧化物层把他们与控制栅51和衬底隔开的方式构建成。隔离条是直立式结构，顶部比较细，底部比较宽，剖视图是一直角三角形的样子，每个隔离条的顶部在靠近控制栅顶部的水平高度上。隧穿氧化物的厚度选择成允许通过在控制栅51的恰当电位来使电子从表面下电极61和63隧穿进入浮置的多晶硅隔离条53和55。
不同于现有技术中控制栅在浮置栅顶上相对于相应衬底垂直排劣中，本发明的特征是横向结构：浮置区处于控制栅的侧面并且在衬底有源区上方。该横向结构使本发明的存储器件具有和使用氮化物隔离条的副晶体管一样的高度。这在生产制造和完成器件的可靠性方面具有优势。
每个隔离条可以独立于另外一个隔离条来存储电荷。这就可以独立地存储两个二进位，产生四个状态。如果隔离条标记为QL和QR，那么可以得到如下表所示的四个可行的数据状态。
  数据   QL   QR
  00100111 -Q-Q -Q-Q
为标记数据状态0，0，两个隔离条都没有电荷。为标记数据状态1，0，左隔离条有标记为“-Q”的一定量的电荷，右隔离条没有电荷。为标记数据状态0，1，左隔离条QL没有电荷，右隔离条QR有标记为“-Q”的一定量的电荷。为了标记数据状态1，1，左右隔离条都有一定量“-Q”的数据电荷。
图4的剖视图示显示了图3的晶体管，其中栅极51由氧化物56隔开在衬底57上。参考图5，有源区和衬底69用由长条71和73所指示的表面下掺杂形成。在接下来的步骤中，进一步的掺杂会在长条71和73的有源区内形成源区和漏区。可以看到隧穿氧化物长条81和83边缘，其上方淀积了多晶硅隔离条长条75和77。工艺的最后一步是在单元91、93、96和97的每一个上淀积一多晶硅罩85。从图5中可以看到，本发明中单元的构建可以用一条长条线性几何图案实现。形成有源区的长条71和73与其他所有的长条垂直。在完成各个器件时，移除了处于单元之间的多晶硅隔离条长条部分，但是这种移除在图5中没有示出，而是在下面描述。以下的附图描述了逐步的自形成过程，重要步骤有图解。中间掩模步骤没有示出，但是可以从显示的图中推断出来。在每个图的左边图示了存储单元的形成，而同时在每个图的右边图示了辅助低电压栅的形成。
参考图6，分割线D把存储单元的形成分在左边、把辅助低电压晶体管的形成分在右边。图6显示了在左边有一层栅氧化物56的衬底57。在分割线D的右边，具有不同厚度氧化物58的晶体管放置在公共衬底57上。根据器件的类型，该氧化物可以薄点或者厚点。
在图7中，一多晶硅层60淀积在氧化物区56和58上面。多晶硅层60会形成不同晶体管的多个栅。
在图8中，图7所示的多晶硅层已蚀刻以形成台面结构。存储单元区的台面结构变成在前面所描述的一部分氧化物层56全高度以上的多晶硅控制栅62。与此同时，形成了低电压晶体管的栅64和66。图7中所示的多晶硅已经蚀刻掉以形成台面结构。和台面结构相邻的氧化物已通过蚀刻去除了。靠近多晶硅栅62，一些残留的氧化物残存在区域68。
在图9中，低电压晶体管由一绝缘层72保护。该保护层可以是由四乙基正硅酸酯分解形成的TEOS掩膜。
在图10中，残留的氧化物已去除，在多晶硅栅极62上淀积了一层新的隧穿氧化物薄层74。通常，该隧道氧化物层的厚度范围通常为25-70埃。薄氧化物层可以淀积在TEOS掩模72上，但是在低压区是无关紧要的。
图11中，在隧穿氧化物层74上淀积一多晶硅层82，在TEOS层72上也淀积了。砷被注入多晶层82以通过蚀刻掉多晶硅调整在图12中形成的隔离条的导电性能。
图12中，图11中的多晶硅层已被蚀刻以形成在多晶硅栅62两边但却由隧穿氧化物层74与栅隔开的隔离条91和93。多晶硅隔离条91和93具有常规绝缘隔离条的形状和尺寸。然而，多晶硅隔离条91和93是导电性，用以通过薄氧化物层从衬底隧穿到隔离条来存储电荷。向上延伸的薄氧化物层允许控制栅极62通过下面介绍的一种方式基于施加在衬底电极上的时序信号来分别地向多晶硅隔离条91和93传送控制信号。
通过从晶圆上去除大部分的多晶硅，绝缘的TEOS层72暴露在有不同氧化物厚度的晶体管之上。如图13所示，该TEOS层被蚀刻掉，与此同时，使用在包括多个隔离条91和93以及控制栅62在内的存储单元上延伸的氮化物层95来保护存储单元。
在图14中，绝缘氮化物层95被去除并由厚氧化物层97取代。氧化物层的厚度大约为1500埃，在低电压晶体管多栅上延伸。
在图15中，除了包括多隔离条91和93在内的台面结构区上方之外的氧化物被去除。在隔离条每一边进行离子注入，形成在相应多隔离条91和93外侧一点点或者稍下面一点点的N型物质轻掺杂的表面下源和漏区101和103。在台面结构64两边外侧一点点处形成类似的区。P型离子被注入台面结构66的任一侧，与在台面结构64任意一侧的表面下区的导电类型相反。这使得低压P-和N-型晶体管得以形成。在图16中，一个新的氮化物层109淀积在所有的晶体管上。
在图17中，可以看到，氮化物在低电压晶体管区域被蚀刻去除，留下了在台面结构64-一多栅-相对两侧的氮化物隔离条111和115。同样的，氮化物隔离条117和119在台面结构66-另一多栅-的两边。至此，完全形成了带源和漏电极的低电压晶体管。源和漏是衬底上的离子注入区，而每个晶体管的栅是在衬底之上的多晶硅台面结构。氮化物109保留在多栅62和多隔离条91和93的上方。
在图18中，可以看到，多晶硅隔离条91是一个由垂直延伸的隧道氧化物与多栅极62绝缘且由水平延伸的隧道氧化物与衬底57绝缘的浮置隔离条。单独氧化物层104把多隔离条91与氮化物层109隔开。掺杂的表面下区101-一源区-可以将电子经过隧道氧化物传送到保存电荷的浮置隔离条91上，由施加在栅62上的适当电压电位操控浮置隔离条上的电荷。为了给浮置隔离条放电，在多栅62上采取一反向电压，这促使电子隧穿回到源101。施加在源和漏区101和103的时序信号决定隔离条91和93是哪一个要读取的或者写入的。
在图19中，一个绝缘TEOS层121淀积在晶圆上，但从存储区域蚀刻掉，而TEOS层留在低电压晶体管上。
图20中，一个厚的氮化物层123淀积在包括TEOS层121和在存储单元区域的氮化物层109在内的整个晶圆上。以栅极62为中心，在氮化物层中切出开口125。
在图21中，可以看到，氮化物层123被去除了，取而代之的是一填充了开口125的多晶硅层127，由此形成和多晶硅栅62相接触的栅电极。一传送到层127并传送进开口125的供电电压被转移到栅极62，用于根据施加在源极101或者漏极103的电压在多隔离条91和93上读取或写入电荷。多晶硅层也在低电压区的TEOS层121上延伸。接下来，多晶硅在存储单元区域内修整以至于它只存在于存储单元上方。多晶硅和TEOS完全地从低电压区去除，从而在衬底上方留下各自都带氮化物隔离条140的栅64和66。低电压晶体管完全形成了。类似地，由隧穿氧化物将多晶硅栅62与多隔离条91和93分开的存储单元晶体管完全形成了。氧化物层在多隔离条91和93上延伸而部分氮化物层131和133层在多隔离条91和93上延伸。部分多层127和控制栅在区125相接触，因此，字线电压可以施加到控制栅上。如前面所述，数位线信号施加到多晶硅隔离条91和93上。
在运行中，参考图1，通过在线27和27上的反相时钟脉冲，允许偏置电压Vss和Vss沿线13和14交替施加在存储单元的源极和漏极的电极上，而激活了低电压晶体管23和24。与此同时，字线31施加一个编程或者读取电压Vpp沿线31到选择晶体管33。整个阵列11以类似方式运行，以至于两个位可以存储在每个阵列晶体管33、35、43和45中。

Claims (7)

1.一种带横向电荷存储区的多级非易失性存储晶体管，它包括：
半导体衬底，具有有源区，在所述有源区中有相隔开的源区和漏区；
第一绝缘层，设置在所述源和漏区之间的衬底之上；
导电性控制栅，设置在所述第一绝缘层上并且具有相对的侧壁；
一对导电性直立式隔离条，位于控制栅相对的两侧上，邻近所述侧壁但是由隧道氧化物将其与侧壁及衬底分隔开，在衬底中的源区和漏区在所述控制栅的控制下经由隧道氧化物和其各自的隔离条处于电荷隧穿交换；
第二绝缘层，覆盖了所述控制栅极和隔离条，从而所述隔离条成为电气浮置结构作为电荷存储区；和
导电性栅电极层，设置在所述第二绝缘层上并通过在所述第二绝缘层上的开口接触所述控制栅，所述栅极电极层和一电压源相关联以向控制栅极提供有效控制在隔离条上写入和读取电荷的电平。
2.如权利要求1所述的存储晶体管，其特征在于，所述源区和漏区通过各自的第一和第二低电压MOS晶体管连接到电源上，所述第一和第二晶体管的栅极连接成接收反相时序信号，从而使所述第一和第二晶体管以相反的相导通，电源电压首先施加到源极和漏极区域中的一个，然后加到另一个，由此隔离条中的每一个被独立地写入或者读取。
3.如权利要求1所述的晶体管，其位于相同存储晶体管阵列中，所述导电栅电极层形成出阵列的字线，所述源区和漏区连接到所述阵列的位线。
4.一种制作带横向电荷存储区域的多级非易失性存储晶体管的方法，它包括：
形成具有相对侧壁并且由一第一绝缘层与半导体衬底分离开来的导电控制栅；
形成一对导电性直立式隔离条，其邻近所述控制栅相对的侧壁并由隧穿氧化物与侧壁及衬底分离开来；
在衬底内邻近各自的一对隔离条形成源区和漏区，该源区和漏区与所述隔离条处于电荷隧穿交换；
用一第二绝缘层覆盖所述控制栅和隔离条，从而使所述隔离条形成充当电荷存储区的电气浮置结构；和
在所述第二绝缘层上形成一导电性栅电极层，并通过在所述第二绝缘层的开口接触所述控制栅。
5.如权利要求4所述的方法，其特征在于，所述控制栅和隔离条由多晶硅组成。
6.如权利要求4所述的方法，进一步包括在形成所述存储晶体管的导电栅电极层的同时形成低压MOS晶体管的栅。
7.如权利要求4所述的方法，进一步包括以长条几何形状形成此类存储晶体管的阵列，其中所述存储晶体管的有源区域在成对的沿第一方向延伸的平行长条中形成，且所述存储晶体管的所有绝缘结构和导电结构在沿与所述第一方向垂直的第二方向延伸的平行长条中形成。
CNB200380106882XA 2002-12-20 2003-12-18 带横向浮置分隔离条的多级存储单元及其制造方法 Expired - Fee Related CN100364098C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/327,336 2002-12-20
US10/327,336 US6831325B2 (en) 2002-12-20 2002-12-20 Multi-level memory cell with lateral floating spacers

Publications (2)

Publication Number Publication Date
CN1729573A true CN1729573A (zh) 2006-02-01
CN100364098C CN100364098C (zh) 2008-01-23

Family

ID=32594228

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200380106882XA Expired - Fee Related CN100364098C (zh) 2002-12-20 2003-12-18 带横向浮置分隔离条的多级存储单元及其制造方法

Country Status (10)

Country Link
US (3) US6831325B2 (zh)
EP (1) EP1576668A4 (zh)
JP (1) JP2006511940A (zh)
KR (1) KR20050084343A (zh)
CN (1) CN100364098C (zh)
AU (1) AU2003300994A1 (zh)
CA (1) CA2508810A1 (zh)
NO (1) NO20053531L (zh)
TW (1) TW200427066A (zh)
WO (1) WO2004059737A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010081310A1 (zh) * 2008-12-30 2010-07-22 上海宏力半导体制造有限公司 共享字线的分栅式闪存

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888192B2 (en) * 2003-04-25 2005-05-03 Atmel Corporation Mirror image non-volatile memory cell transistor pairs with single poly layer
TW594944B (en) * 2003-06-05 2004-06-21 Taiwan Semiconductor Mfg Method of forming an embedded flash memory device
US7457154B2 (en) * 2004-03-15 2008-11-25 Applied Intellectual Properties Co., Ltd. High density memory array system
US7072210B2 (en) * 2004-04-26 2006-07-04 Applied Intellectual Properties Co., Ltd. Memory array
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
US7622349B2 (en) * 2005-12-14 2009-11-24 Freescale Semiconductor, Inc. Floating gate non-volatile memory and method thereof
KR100660284B1 (ko) * 2005-12-28 2006-12-20 동부일렉트로닉스 주식회사 스플리트 게이트 구조를 가지는 비휘발성 기억 소자 및 그제조 방법
US7439567B2 (en) * 2006-08-09 2008-10-21 Atmel Corporation Contactless nonvolatile memory array
KR100748003B1 (ko) * 2006-08-31 2007-08-08 동부일렉트로닉스 주식회사 임베디드 비휘발성 메모리 및 그 제조방법
US7714376B2 (en) 2006-12-19 2010-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device with polysilicon spacer and method of forming the same
TW200847446A (en) * 2007-05-16 2008-12-01 Nanya Technology Corp Two-bit flash memory cell and method for manufacturing the same
DE102010002455B4 (de) * 2010-02-26 2017-06-01 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Nichtflüchtiger Speichertransistor und Verfahren zu dessen Herstellung
US8791522B2 (en) * 2011-10-12 2014-07-29 Macronix International Co., Ltd. Non-volatile memory
US8575683B1 (en) * 2012-05-16 2013-11-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
KR102074942B1 (ko) 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
CN109817624B (zh) * 2019-01-22 2020-09-25 上海华虹宏力半导体制造有限公司 存储器及其操作方法
CN111540739B (zh) * 2020-05-13 2022-08-19 复旦大学 一种基于双隧穿晶体管的半浮栅存储器及其制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833096A (en) 1988-01-19 1989-05-23 Atmel Corporation EEPROM fabrication process
JP2504599B2 (ja) * 1990-02-23 1996-06-05 株式会社東芝 不揮発性半導体記憶装置
US5021848A (en) 1990-03-13 1991-06-04 Chiu Te Long Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof
JPH0485883A (ja) * 1990-07-26 1992-03-18 Fujitsu Ltd 不揮発性半導体記憶装置及びその製造方法
US5618742A (en) 1992-01-22 1997-04-08 Macronix Internatioal, Ltd. Method of making flash EPROM with conductive sidewall spacer contacting floating gate
US5477068A (en) 1992-03-18 1995-12-19 Rohm Co., Ltd. Nonvolatile semiconductor memory device
US5479368A (en) 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate
US5640031A (en) 1993-09-30 1997-06-17 Keshtbod; Parviz Spacer flash cell process
FR2718289B1 (fr) * 1994-03-30 1996-08-02 Sgs Thomson Microelectronics Cellule mémoire électriquement programmable.
KR0151621B1 (ko) * 1994-11-05 1998-10-01 문정환 비휘발성 메모리 반도체 소자 및 이의 제조방법
JP3403877B2 (ja) 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
US5760435A (en) * 1996-04-22 1998-06-02 Chartered Semiconductor Manufacturing, Ltd. Use of spacers as floating gates in EEPROM with doubled storage efficiency
DE19638969C2 (de) 1996-09-23 2002-05-16 Mosel Vitelic Inc EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung
US5963806A (en) 1996-12-09 1999-10-05 Mosel Vitelic, Inc. Method of forming memory cell with built-in erasure feature
KR100206985B1 (ko) * 1997-03-14 1999-07-01 구본준 플래시 메모리 소자 및 그 제조방법
JP3183396B2 (ja) 1997-11-20 2001-07-09 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
JPH11186416A (ja) * 1997-12-19 1999-07-09 Rohm Co Ltd 不揮発性半導体記憶装置およびその製造方法
US5972752A (en) 1997-12-29 1999-10-26 United Semiconductor Corp. Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile
US6091101A (en) * 1998-03-30 2000-07-18 Worldwide Semiconductor Manufacturing Corporation Multi-level flash memory using triple well
US6243289B1 (en) * 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
US6074914A (en) * 1998-10-30 2000-06-13 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate flash transistor
JP4058219B2 (ja) * 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
US6501680B1 (en) * 1999-10-07 2002-12-31 Hyundai Electronics Industries Co., Ltd. Nonvolatile memory, cell array thereof, and method for sensing data therefrom
US6255689B1 (en) * 1999-12-20 2001-07-03 United Microelectronics Corp. Flash memory structure and method of manufacture
JP2002050703A (ja) * 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
KR100375220B1 (ko) * 2000-10-12 2003-03-07 삼성전자주식회사 플래시 메모리 장치 형성방법
US6479351B1 (en) * 2000-11-30 2002-11-12 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
US6624029B2 (en) * 2000-11-30 2003-09-23 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
US6919242B2 (en) * 2003-04-25 2005-07-19 Atmel Corporation Mirror image memory cell transistor pairs featuring poly floating spacers
US7098106B2 (en) * 2004-07-01 2006-08-29 Atmel Corporation Method of making mirror image memory cell transistor pairs featuring poly floating spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010081310A1 (zh) * 2008-12-30 2010-07-22 上海宏力半导体制造有限公司 共享字线的分栅式闪存

Also Published As

Publication number Publication date
TW200427066A (en) 2004-12-01
US20050062092A1 (en) 2005-03-24
CA2508810A1 (en) 2004-07-15
KR20050084343A (ko) 2005-08-26
NO20053531L (no) 2005-07-19
JP2006511940A (ja) 2006-04-06
US6831325B2 (en) 2004-12-14
US20070134875A1 (en) 2007-06-14
US7180126B2 (en) 2007-02-20
CN100364098C (zh) 2008-01-23
EP1576668A4 (en) 2008-03-26
AU2003300994A1 (en) 2004-07-22
WO2004059737B1 (en) 2004-09-02
EP1576668A1 (en) 2005-09-21
WO2004059737A1 (en) 2004-07-15
US20040119112A1 (en) 2004-06-24

Similar Documents

Publication Publication Date Title
CN100364098C (zh) 带横向浮置分隔离条的多级存储单元及其制造方法
US6420231B1 (en) Processing techniques for making a dual floating gate EEPROM cell array
US5541130A (en) Process for making and programming a flash memory array
JP3695539B2 (ja) 超高密度交互金属仮想接地ｒｏｍ、ならびにその読み出し方法及びその製造方法
JP2508288B2 (ja) 半導体記憶装置
US6933555B2 (en) Flash EEPROM with function bit by bit erasing
US20120127793A1 (en) Memory arrays
CN1947251A (zh) 具有表面下台阶式浮栅的双电可擦可编程只读存储器型存储晶体管
US7180788B2 (en) Nonvolatile semiconductor memory device
US7671399B2 (en) Semiconductor storage device
EP0665593B1 (en) Semiconductor device
CN1079994C (zh) 固定值存储单元装置及其制作方法
EP0946988B1 (en) Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements
JPH0436467B2 (zh)
US6466479B2 (en) Non-volatile memory matrix architecture with vertical insulation strips between adjacent memory blocks
US6307229B2 (en) Nonvolatile semiconductor memory device structure with superimposed bit lines and short-circuit metal strips
EP0032279B1 (en) One transistor-one capacitor memory cell
CN1591695A (zh) 单边埋入带式dram存储单元数组测试结构
JPH01211979A (ja) 不揮発性半導体メモリ
JPH07312392A (ja) 半導体記憶装置及びその製造方法
JP3400129B2 (ja) 不揮発性半導体記憶装置
JPH01273349A (ja) 半導体装置の製造方法
CN1179014A (zh) 只读存储器单元及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American California

Patentee after: Atmel Corp.

Address before: American California

Patentee before: Atmel Corporation

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080123

Termination date: 20100118