CN1734671A - 相变存储器和使用连续复位控制编程相变存储器的方法 - Google Patents

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Abstract

本发明提供了一种相变存储器设备，其包含多个相变存储器单元和被配置为输出多个连续复位脉冲的复位脉冲生成电路。每个连续复位脉冲被输出到多条复位线中的相应一条。多个写驱动器电路连接到相应的相变存储器单元以及复位脉冲生成电路中的一条相应复位线。本发明还提供了一种使用连续复位控制信号编程相变存储器设备的方法。

Description

相变存储器和使用连续复位控制编程 相变存储器的方法
技术领域
本发明涉及驱动器电路和用于存储器元件的驱动器电路的控制，尤其涉及用于相变存储器元件的驱动器电路和/或方法。
背景技术
相变存储器元件是用于使用在特定相变材料的晶相和非晶相之间的电导率或阻抗差别特征，存储信息的存储器元件。相变存储器元件形成电连接到晶体管元件等的存储器单元，其在半导体衬底上形成，用于设备的寻址和读/写操作。在该存储器元件中，使用依据存储器层区域的相变的电导率差别存储信息。
图1A和图1B说明了传统的相变存储器单元10。如图1A所示，相变存储器单元10包含在顶部电极12和底部电极18之间的相变材料14。为了增加电流密度，以及因此提高相变材料14的加热效率，底部电极18可以通过与底部电极18相比具有减少的表面积的底部电极触头(BEC)16连接到相变材料14。访问晶体管20可以连接到底部电极18，并且由字线控制。
如图1A、1B和2所示，相变存储器单元10进行操作，使得流过相变材料14的电流电加热相变区域，而且相变材料14的结构可逆地转变为晶态(图1A)或者非晶态(图1B)以存储信息。在图1B中，相变材料14中的状态改变到非晶态的区域用紧邻BEC16的交叉阴影线说明。可以通过在相变区域流过相对低的电流并且测量该相变材料的阻抗来读取存储的信息。因此，图2说明了传统的相变存储器单元10，其中单元晶体管20由字线WL控制，以控制电流ICELL从位线BL流过由相变材料提供的可变阻抗C。
在设置相变材料14的区域为晶态或者非晶态时，可以使用不同的脉冲来控制相变材料14的加热。如图3所示，高温短持续时间加热周期35用于把相变材料14复位到非晶态，而较长持续时间较低温度加热周期36用于把相变材料14置位到晶态。特别地，在短持续时间周期35中，相变材料14被加热到超过相变材料14熔点Tm的温度，然后迅速冷却，例如在几个纳秒内，以在相变材料14中创建非晶区。在较长持续时间周期36中，相变材料14被加热到高于相变材料14的晶化点Tx、且低于熔点Tm的温度，并且在那个温度保持预定时间，然后冷却以创建在相变材料14中的结晶区。因此，该温度保持在高于晶化温度Tx、且低于熔点温度Tm的置位窗口内。
图4说明了用于编程相变存储器的各种电流波形。特别地，如图4所示，和置位电流相比，复位电流具有较短持续时间但是具有更大的振幅。如果多个存储器单元(例如，超过16位)被同时复位，则峰值电流可超过电源的能力，这可导致电源输出的波动。通常，在存储器单元块中被同时编程(置位和复位)的存储器单元数量已经由对复位电流的考虑所限制。
例如，在美国专利6,545,907、6,075,719和6,487,113中描述了用于编程相变存储器的各种技术。
发明内容
本发明的某些实施例提供了包含多个相变存储器单元和复位脉冲生成电路的相变存储器设备，其中该复位脉冲生成电路被配置为输出多个连续复位脉冲。每个连续复位脉冲都被输出到多条复位线中的相应一条。多个写驱动器电路连接到相应的相变存储器单元以及复位脉冲生成电路中一条相应的复位线。
在进一步的实施例中，复位脉冲生成电路包含被配置为生成第一复位脉冲的第一脉冲生成电路，以及多条延迟线，其中这些延迟线串联连接到第一脉冲生成电路，以提供相继连续延迟的复位脉冲。第一脉冲生成电路可以响应于地址跃迁检测信号，生成第一复位脉冲。在其它实施例中，第一脉冲生成电路响应于数据跃迁检测信号，生成第一复位脉冲。第一脉冲生成电路可以包含与非(NAND)逻辑门，其具有第一控制信号作为第一输入，以及第一控制信号的延迟版本作为第二输入。第一脉冲生成电路可以进一步包含延迟线，其接收第一控制信号作为输入，并且向与非逻辑门的第二输入输出第一控制信号的延迟版本。此外，每一条延迟线的延迟可以大于第一复位脉冲的脉冲宽度。
在本发明的另外实施例中，多个写驱动器电路中的每个都连接到相变存储器单元的多条位线。这多条位线可以来自相变存储器设备的同一字，或者来自相变存储器设备的不同字。
在本发明的进一步实施例中，多个写驱动器电路中的每个都连接到相变存储器单元的单条位线。
在本发明的某些实施例中，多个连续复位脉冲中每一个的持续时间可以小于相变存储器设备的置位脉冲的持续时间。此外，相变存储器设备的置位脉冲可以具有从大约100纳秒到大约500纳秒的持续时间，而且每个连续复位脉冲可以具有从大约10到大约50纳秒的持续时间。连续复位脉冲可以彼此间隔大约10纳秒。
本发明的某些实施例提供了这样的方法，其通过向共同连接到字线的相变存储器单元的子集连续地施加复位脉冲，编程包含多个相变存储器单元的存储器设备。通过向多个相变存储器单元施加第一脉冲宽度的信号复位这些相变存储器单元、以及通过向这些相变存储器单元施加第二脉冲宽度的信号进行置位，其中每个连续施加的复位脉冲的持续时间对应于第一脉冲宽度，而且连续施加的复位脉冲的持续时间总和不大于第二脉冲宽度。相变存储器单元的子集可以这样配置，使得向存储器设备的每条独立位线施加不同的复位脉冲，或者使得向该存储器设备的至少两条不同位线施加相同的复位脉冲。这两条不同的位线可以分别来自于存储器设备的不同字。
在本发明的进一步实施例中，由相应的写驱动器响应于对应的复位控制信号，生成连续施加的复位脉冲，而且每一写驱动器接收相同的置位控制信号。
在本发明的特别实施例中，连续施加的复位脉冲不重叠。相变存储器设备的置位脉冲可以具有从大约100纳秒到大约500纳秒的持续时间，而且每个连续复位脉冲可以具有从大约10到大约50纳秒的持续时间。连续复位脉冲可以彼此间隔大约10纳秒。
本发明的某些实施例提供了一种相变存储器设备，其包含多个相变存储器单元和装置，这些装置用于向共同连接到字线的相变存储器单元的子集连续地施加复位脉冲。可以通过向多个相变存储器单元施加第一脉冲宽度的信号来复位这些相变存储器单元，以及通过向这些相变存储器单元施加第二脉冲宽度的信号来进行置位。用于连续施加复位脉冲的装置可以包含其中每个连续施加的复位脉冲的持续时间对应于第一脉冲宽度、而且连续施加的复位脉冲的持续时间总和实质上不大于第二脉冲宽度的、用于连续施加复位脉冲的装置。
在本发明的另外实施例中，这样配置相变存储器单元的子集，使得向存储器设备的每条独立位线施加不同的复位脉冲。在本发明的其它实施例中，这样配置相变存储器单元的子集，使得向存储器设备的至少两条不同的位线施加相同的复位脉冲。这两条不同的位线可以分别来自于存储器设备的不同字。
本发明的进一步实施例包含这样的装置，其向共同连接到字线的相变存储器单元的子集施加共用的置位脉冲。
本发明的某些实施例提供了一种相变存储器设备，其包含多个相变存储器单元，以及多个连接到这些相变存储器单元的写驱动器电路。多个写驱动器电路中的每一个接收不同的、不相重叠的复位控制信号。每个写驱动器电路还可以接收相同的置位控制信号。在某些实施例中，不同复位控制信号的持续时间总和不大于置位控制信号的持续时间。
本发明的某些实施例提供了一种控制相变存储器设备中的写驱动器电路的方法，其通过向相变存储器设备的多个写驱动器电路中的每一个提供不同的、不相重叠的复位控制信号来进行控制。可以向多个写驱动器电路中的每一个提供相同的置位控制信号。在某些实施例中，不同复位控制信号的持续时间总和不大于置位控制信号的持续时间。
附图说明
通过参考附图对示例实施例进行详细的描述，本发明的上述及其它特征和优点将变成更加明显，其中：
图1A和1B是相变存储器单元的图。
图2为相变存储器单元的示意图。
图3为图表，说明了作为时间和温度函数的相变材料的状态改变。
图4为说明用于相变存储器的不同置位和复位脉冲的图。
图5为依据本发明某些实施例的相变存储器的一部分的框图。
图6为时序图，说明了依据本发明的某些实施例，图5中的相变存储器的置位和复位信号的时序。
图7为依据本发明某些实施例的写驱动器电路的框图。
图8为依据本发明某些实施例，图7中的写驱动器的示意电路图。
图9为依据本发明某些实施例的复位控制信号发生器的电路图。
图10为依据本发明进一步实施例的相变存储器的一部分的框图。
图11为时序图，说明了依据本发明的某些实施例，图10中的相变存储器的置位和复位信号的时序。
具体实施方式
现在将参考其中显示了本发明实施例的附图，在下文中更充分地描述本发明。然而，这个发明将不认为是限于此处阐述的实施例。相反，提供这些实施例以便使这个公开变得彻底和完整，并且向本领域技术人员完全地传达本发明的范围。在附图中，为了清晰起见，夸大了层和区域的厚度。相同的数字一直表示相同的元件。此处使用的术语“和/或”包含一个或多个相关列出项目的任意和所有组合。
此处使用的术语仅仅是用于描述特定实施例的目的，而不是用来限制本发明。除非上下文另外清楚地指出，否则此处使用的单数形式“一”和“该”同样用于包含复数形式。进一步需要理解：当在这个说明书中使用术语“包含”和/或“包括”时，其指定所陈述特征、整数、步骤、操作、元件、和/或部件的存在，但是没有排除一个或者多个其它特征、整数、步骤、操作、元件、部件、和/或它们的组的存在或者加入。
将要理解：当诸如层、区域或者衬底之类的元件被称为是“在”或者延伸“到”另一个元件上时，它能够直接在该另一个元件上或者直接延伸到另一个元件上，或者也可能存在介于其间的元件。相反，当元件被称为是“直接在”另一个元件上，或者“直接”延伸到另一个元件上时，不存在介于其间的元件。同时也应当理解：当一个元件被称为“连接”或者“耦合”到另一个元件时，它能够直接连接或耦合到另一个元件，或者可以存在介于其间的元件。相反，当元件被称为是“直接连接”或者“直接耦合”到另一个元件上时，不存在介于其间的元件。自始至终在该说明书中，相同的数字表示相同的元件。
应当理解：虽然此处可以使用术语第一、第二等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分将不会由这些术语限制。这些术语仅仅用于把一个元件、部件、区域、层或者部分和其它的区分出来。因此，下面描述的第一元件、部件、区域、层或者部分，可以称为第二元件、部件、区域、层或者部分，而没有背离本发明的教导。
此外，此处可以使用诸如“下面”或者“底部”以及“上面”或者“顶端”之类的相对术语，来描述如在图中说明的那样，一个元件与另一个元件的关系。应当理解：除在附图中描述的定位之外，相对术语用于包含设备不同的定位。例如，如果在附图中的设备倒转过来，则被描述为在其它元件“下”边的元件于是将位于该其它元件的“上”边。示例术语“下面”因此能够取决于图形的特定方向而包含“下”和“上”方向。类似地，如果在一个附图中的设备被倒转过来，则被描述为“低于”其它元件或者在其它元件“下面”的元件将高于其它元件。因此示例术语“低于”或者“在…之下”，可以包含高于和低于的方位。
除非另外定义了，否则此处使用的所有术语(包括技术和科学术语)具有和本发明所属领域的技术人员所理解相同的意思。进一步将要理解：术语，诸如在通常使用的词典中定义的那些，应当被解释为它们具有与它们在相关技术领域和本说明书的上下文中的意思一致的意思，而且除非在此处明确地这样定义了，否则不以理想化或者过度形式化的意思来加以解释。
本发明的某些实施例用于连续地向相变存储器单元提供复位脉冲，以便和如果存储器单元被同时复位时所需要的峰值电流相比，减少了编程存储器单元所需的峰值电流。
图5是依据本发明的某些实施例，被配置为提供连续复位脉冲的相变存储器设备100的示意图。如图5所示，相变存储器设备100包含多个相变存储器单元MC，其包括访问晶体管AT和包含相变材料的可变电阻GST。访问晶体管AT连接到相应的字线WL0到WLm以控制接通和关断访问晶体管AT。存储器单元还连接到相应的位线BLi_0…BLi_n、BLj_0…BLj_n以及BLk_0…BLk_n。还提供了相应的选择晶体管ST1、ST2、ST3、ST4、ST5和ST6，用于有选择地把位线连接到多个写驱动器电路120、122和124中的相应一个。
字线可以响应于行地址译码器(未显示)，而且位线可以响应于列地址译码器(未显示)而被选择。这样的行和列地址译码器在本领域是众所周知的，因此不必在此处进行进一步的描述。此处使用的数据字是指，被选择用于行地址译码器和列地址译码器的给定输出的位数量(即，当字线有效，而且相应的列选择信号有效时)。在本发明的某些实施例中，字包含16个数据位。
此外，如图5所示，写驱动器可以与多条位线连接。多条位线可以来自不同的数据字。在其它实施例中，连接到写驱动器的某些或者全部位线可以来自相同的数据字。然而，如图5所示，连接到相应写驱动器120、122和124的位线来自不同的数据字。因此，在图5所示的实施例中，位线BLi_0到BLi_n表示n个数据字的第i位。在本发明的某些实施例中，四条位线和写驱动器120、122和124中的每个相连。
如图5中进一步所示，多个写驱动器120、122和124中的每个接收共用的置位信号和独立的复位信号RESET(复位)i、RESET(复位)j和RESET(复位)k。如图6所示，置位信号Set可以是具有相对长持续时间的信号，而且相应的复位信号RESETi、RESETj和RESETk每个具有较短的持续时间并且是按时间连续的。作为由复位信号发生器生成的连续复位脉冲，提供复位信号RESETi、RESETj和RESETk。在下面会进一步详细论述复位信号发生器的示例。因此，复位信号RESETi、RESETj和RESETk可以连续地施加到写驱动器120、122和124，使得不是全部用于数据字的写驱动器同时有效的，这可以减少当复位存储器单元时所需要的峰值电流。
在本发明的某些实施例中，置位信号Set具有从大约100纳秒到大约500纳秒(ns)的持续时间，且连续的复位信号RESETi、RESETj和RESETk每个具有大约10纳秒到大约50纳秒的持续时间。连续的复位信号是不相重叠的，而且在实施例中，可以彼此间隔大约10纳秒。在本发明的某些实施例中，连续复位信号的持续时间总和小于置位信号的持续时间。通过使复位信号的持续时间总和不大于置位信号的持续时间，可以减少峰值复位电流，而不用延长为编程相变存储器设备的数据字所需花费的时间。此外虽然在图5和6中说明了三个复位信号，但是可以提供更少或者更多数量的复位信号。在本发明的某些实施例中，复位信号的数量受限于不让复位信号持续时间的总和超过置位信号持续时间而提供的复位信号数量。
虽然图5中说明的实施例示出了三个写驱动器120、122和124，但是这样一个说明仅仅是相变存储器设备一部分的示例结构，而且可以提供更少或者更多数量的写驱动器。此外，虽然图5说明了每个具有单独复位信号的独立写驱动器，但是依据本发明的某些实施例，只要写驱动器组包含少于全部用于数据字的写驱动器，则这些组可以接收相同的信号。因此，例如相同数据字中的两个或更多写驱动器可以每个接收相同的复位信号。接收相同复位信号的写驱动器组可以是数量相同或者不相同的。例如，在本发明的某些实施例中，可以提供四个连续复位信号，每个都提供给四个写驱动器，以便在四组写驱动器中划分16位数据字。
图7为依据本发明某些实施例的写驱动器电路的框图，该写驱动器电路可适合于用作写驱动器120、122和/或124。如图7所示，依据本发明某些实施例的写驱动器电路包含电流控制电路200、电流驱动器电路202和脉冲选择电路204。向电流控制电路200提供偏压DC_BIAS。电流控制电路200响应于脉冲选择电路204，并且控制电流驱动器202输出置位或者复位脉冲。脉冲选择电路204接收图6所示的连续复位脉冲中的一个和置位脉冲，以及要在相变存储器单元中编程的数据，并且使用该数据，以选择置位脉冲和连续复位脉冲中的一个。置位脉冲和连续复位脉冲中被选定的一个控制电流控制电路和电流驱动器，以在那时、和在实质上对应于该置位脉冲和连续复位脉冲中的选定一个的时序的持续时间内驱动位线。
图8为依据本发明的某些实施例、图7中的写驱动器电路的更详细示意图。如图8所示，DATA(数据)输入在SET和RESETi输入之间进行选择，并且向电流控制电路200提供对应于SET和RESETi输入中被选择那个的信号。电流控制电路200通过控制驱动晶体管PM3，来控制由电流驱动器电路202提供的电流。
输出脉冲I_SET/I_RESETi的持续时间由反相器IN4的输出控制，使得当反相器IN4的输出处于高电平时，关断晶体管NM6和PM2，而且驱动晶体管PM3的控制是基于电流控制电路200的节点ND1的电压的。当反相器IN4的输出处于低电平时，接通晶体管PM2，其关断驱动晶体管PM3。当反相器IN4的输出为低电平时，反相器IN5的输出处于高电平，其接通晶体管NM6并且终止处于高电平的置位/复位脉冲I_SET/I_RESETi。反相器IN4的输出由SET和RESETi输入中的选定一个通过反相器IN3进行控制。因此，由写驱动器电路施加到位线的置位/复位脉冲I_SET/I_RESETi的持续时间可以由SET和RESETi输入中的选定一个的脉冲持续时间控制。
当DATA输入处于高电平、以便选择RESETi输入通过通过门PG2时，反相器IN1的输出为低，而且反相器IN2的输出为高。因此接通晶体管NM3和NM4。作为由DC_BIAS输入控制的结果，晶体管NM1和NM2总是接通。当RESETi信号处于高电平时，反相器IN4的输出处于高电平，其接通晶体管NM5并且关断晶体管PM2。流过晶体管NM1与NM2的电流i1和流过晶体管NM3与NM4的电流i2被镜像，使得在输出节点ND2提供复位电流i1+i2。当复位信号RESETi返回到低电平时，关断晶体管PM3并且接通晶体管NM6，以终止如上所述的复位脉冲。
当DATA输入处于低电平、以便选择SET输入通过通过门PG1时，反相器IN1的输出为高，而且反相器IN2的输出为低。因此，关断晶体管NM3和NM4。作为由DC_BIAS输入控制的结果，晶体管NM1和NM2总是接通。当SET信号处于高电平时，反相器IN4的输出处于高电平，其接通晶体管NM5并且关断晶体管PM2。仅仅流过晶体管NM1与NM2的电流i1镜像，使得在输出节点ND2提供置位电流i1。当置位信号SET返回到低电平时，关断晶体管PM3并且接通晶体管NM6，以终止如上所述的置位脉冲。
图9为依据本发明某些实施例的复位信号生成电路的示意图。如图9所示，可以响应于地址跃迁检测信号(ATD)生成复位脉冲。在本发明的其它实施例中，可以响应于数据跃迁检测信号(DTD)生成复位脉冲。ATD信号提供给起反相器作用的或非(NOR)门NOR1，使得当ATD信号为高时，或非门NOR1的输出为低，而且当ATD信号为低时，或非门NOR1的输出为高。或非门NOR1的输出连接到与非(NAND)门NAN1的输入和延迟元件D1。延迟元件D1可以用来控制连续复位脉冲的持续时间。因此，在本发明的某些实施例中，延迟元件D1提供了从大约10纳秒到大约50纳秒的脉冲。与非门NAN1的输出提供给多个串联连接的延迟元件D2、D3和D4，其中这些延迟元件的输出被提供作为多个连续复位脉冲的后续一个。在本发明的某些实施例中，延迟元件D2、D3和D4具有大于由与非门NAN1输出的脉冲的持续时间的延迟，以便提供不相重叠的连续脉冲。在某些实施例中，延迟元件D2、D3和D4的延迟，大于由与非门NAN1输出的脉冲的持续时间大约10纳秒。
图10为依据本发明进一步实施例的相变存储器设备300的一部分的示意图。如图10所示，可以如上参考图5所述提供相变存储器单元。然而，写驱动器电路320、322、324和326每个都连接到单条位线。在这种情况下，复位RESET1…RESETn和置位Set信号可以如图11所示提供。写驱动器电路320、322、324和326可以如上参考图7和8所述提供。此外，可以利用图9中的复位脉冲生成电路来向每个单独连接的写驱动器电路320、322、324和326提供连续复位脉冲。复位脉冲和置位脉冲的持续时间和关系可以如同上面参考图5和6所述。
操作中，图10的相变存储器设备300可以向相应的写驱动器电路320、322、324和326提供连续复位脉冲。因为复位脉冲被连续地施加到写驱动器电路320、322、324和326，由于可以减少同时驱动位线的写驱动器电路320、322、324和326的数量，可以减少复位相变存储器单元所需要的峰值电流。
如上所述，本发明的某些实施例可以提供相变存储器设备，其包含多个相变存储器单元和装置，这些装置用于向共同连接到字线的相变存储器单元的子集连续地施加复位脉冲。用于连续施加复位脉冲的装置可以例如由写驱动器电路120、122和124和/或320、322、324和326、图9中的脉冲生成电路、以及如上参考图5和/或10所述连接写驱动器电路到相变存储器单元的互连所提供。在本发明的特定实施例中，可以通过向多个相变存储器单元施加第一脉冲宽度的信号来复位这些相变存储器单元，以及通过向这些相变存储器单元施加第二脉冲宽度的信号来进行置位。在这种情况下，用于连续施加复位脉冲的装置可以包含以下这种用于连续施加复位脉冲的装置，其中，每一个连续施加的复位脉冲的持续时间对应于第一脉冲宽度，而且连续施加的复位脉冲的持续时间总和实质上不大于第二脉冲宽度。因此，可以减少峰值电流而没有增加用于写入数据字的编程时间。这样用于连续地施加复位脉冲的装置可以由延迟线结构、或者提供适当时序关系的其它这种脉冲生成电路所提供。
此外，本发明的某些实施例可以提供这样的装置，其向共同连接到字线的相变存储器单元的子集施加共用的置位脉冲。这样的装置可以例如由如上所述的置位脉冲生成电路到写驱动器电路的互连所提供。
虽然已经参考特定示例写驱动器电路和/或复位脉冲生成电路描述了本发明的实施例，但是可以利用其它用于提供连续施加的复位脉冲的技术和/或电路。例如，可以利用不使用延迟线的脉冲生成电路，或者任何提供了具有适当时序关系的期望连续脉冲的电路。此外，复位脉冲到位线的脉冲宽度和连续施加可以，例如通过在向写驱动器电路提供共用复位信号时连续激活访问晶体管ST1、ST3和ST5，以及通过控制访问晶体管有效的持续时间来控制复位脉冲持续时间，在写驱动器电路外部完成。
本发明的实施例已经参考例如在写驱动器电路和脉冲生成电路之间的功能特定划分、或者在该写驱动器电路内的功能进行了描述。然而，可以对在框图中的块进行组合或者重新布置，但是其仍然在本发明的范围之内。因此，本发明的实施例不局限于上述的特定说明示例，而是可以包含能够执行此处描述的功能或者操作、用于连续地向相变存储器单元提供复位脉冲的任何电路。
虽然已经参考本发明的说明性实施例具体示出和描述了本发明，但是本领域的技术人员应当理解，可以在其中进行各种形式和细节改变而不背离由权利要求所定义的本发明的精神和范围。
相关申请和优先权声明
本申请涉及于2004年7月9日在韩国知识产权局提出的韩国专利申请2004-0053346，并要求它的优先权，而且它的公开内容通过引用全部包含在此。

Claims (36)

1、一种相变存储器设备，包含：
多个相变存储器单元；
被配置为输出多个连续复位脉冲的复位脉冲生成电路，每个连续复位脉冲输出到多条复位线中的相应一条；以及
多个写驱动器电路，连接到相应的相变存储器单元以及复位脉冲生成电路中相应的一条复位线。
2、如权利要求1所述的相变存储器设备，其中，所述多个写驱动器电路连接到对应于数据字的相应相变存储器单元。
3、如权利要求1所述的相变存储器设备，其中，复位脉冲生成电路包含：
第一脉冲生成电路，被配置为生成第一复位脉冲；以及
多条串联连接到所述第一脉冲生成电路的延迟线，以提供相继连续延迟的复位脉冲。
4、如权利要求3所述的相变存储器设备，其中，所述第一脉冲生成电路响应于地址跃迁检测信号，生成第一复位脉冲。
5、如权利要求3所述的相变存储器设备，其中，所述第一脉冲生成电路响应于数据跃迁检测信号，生成第一复位脉冲。
6、如权利要求3所述的相变存储器设备，其中，第一脉冲生成电路包含与非(NAND)逻辑门，其具有第一控制信号作为第一输入，以及所述第一控制信号的延迟版本作为第二输入。
7、如权利要求6所述的相变存储器设备，其中，第一脉冲生成电路进一步包含延迟线，其接收第一控制信号作为输入，并且向与非逻辑门的第二输入输出第一控制信号的延迟版本。
8、如权利要求3所述的相变存储器设备，其中，每一条延迟线的延迟大于第一复位脉冲的脉冲宽度。
9、如权利要求1所述的相变存储器设备，其中，所述多个写驱动器电路每个都连接到相变存储器单元的多条位线。
10、如权利要求9所述的相变存储器设备，其中，所述多条位线来自于相变存储器设备的相同字。
11、如权利要求9所述的相变存储器设备，其中，所述多条位线来自于相变存储器设备的不同字。
12、如权利要求1所述的相变存储器设备，其中，所述多个写驱动器电路中的每个都连接到相变存储器单元的单条位线。
13、如权利要求1所述的相变存储器设备，其中，多个连续复位脉冲中每个的持续时间的总和小于相变存储器设备的置位脉冲的持续时间。
14、如权利要求1所述的相变存储器设备，其中，相变存储器设备的置位脉冲具有从大约100纳秒到大约500纳秒的持续时间，而且每个连续复位脉冲具有从大约10纳秒到大约50纳秒的持续时间。
15、如权利要求1所述的相变存储器设备，其中，连续复位脉冲彼此间隔大约10纳秒。
16、一种用于编程包含多个相变存储器单元的存储器设备的方法，包含连续地向共同连接到字线的相变存储器单元的子集施加复位脉冲。
17、如权利要求16所述的方法，其中，通过向多个相变存储器单元施加第一脉冲宽度的信号来复位这些相变存储器单元、以及通过向这些相变存储器单元施加第二脉冲宽度的信号进行置位，其中每个连续施加的复位脉冲的持续时间对应于第一脉冲宽度，而且连续施加的复位脉冲的持续时间总和不大于第二脉冲宽度。
18、如权利要求16所述的方法，其中，这样配置相变存储器单元的子集，使得向存储器设备的每条独立位线施加不同的复位脉冲。
19、如权利要求16所述的方法，其中，这样配置相变存储器单元的子集，使得向存储器设备的至少两条不同的位线施加相同的复位脉冲。
20、如权利要求19所述的方法，其中，所述至少两条不同的位线分别来自于存储器设备的不同字。
21、如权利要求16所述的方法，其中，连续施加的复位脉冲不相重叠。
22、如权利要求16所述的方法，其中，由相应的写驱动器响应于对应的复位控制信号，生成连续施加的复位脉冲，而且其中每个写驱动器接收相同的置位控制信号。
23、如权利要求16所述的方法，其中，相变存储器设备的置位脉冲具有从大约100纳秒到大约500纳秒的持续时间，而且每个连续复位脉冲具有从大约10纳秒到大约50纳秒的持续时间。
24、如权利要求16所述的方法，其中，连续复位脉冲彼此间隔大约10纳秒。
25、一种相变存储器设备，包含：
多个相变存储器单元；以及
用于向共同连接到字线的相变存储器单元的子集连续施加复位脉冲的装置。
26、如权利要求25所述的相变存储器设备，其中，通过向多个相变存储器单元施加第一脉冲宽度的信号来复位这些相变存储器单元、以及通过向这些相变存储器单元施加第二脉冲宽度的信号进行置位，而且其中用于连续施加复位脉冲的装置包含其中每个连续施加的复位脉冲的持续时间对应于第一脉冲宽度、而且连续施加的复位脉冲的持续时间总和实质上不大于第二脉冲宽度的、用于连续施加复位脉冲的装置。
27、如权利要求25所述的相变存储器设备，其中，这样配置相变存储器单元的子集，使得向存储器设备的每条独立位线施加不同的复位脉冲。
28、如权利要求25所述的相变存储器设备，其中，这样配置相变存储器单元的子集，使得向存储器设备的至少两条不同的位线施加相同的复位脉冲。
29、如权利要求28所述的相变存储器设备，其中，所述至少两条不同的位线分别来自于存储器设备的不同字。
30、如权利要求25所述的相变存储器设备，进一步包含：用于向共同连接到字线的相变存储器单元的子集施加共用置位脉冲的装置。
31、一种相变存储器设备，包含：
多个相变存储器单元；以及
与相变存储器单元连接的多个写驱动器电路，其中多个写驱动器电路中的每个接收不同的、不相重叠的复位控制信号。
32、如权利要求31所述的相变存储器设备，其中，每个写驱动器电路还接收相同的置位控制信号。
33、如权利要求32所述的相变存储器设备，其中，不同复位控制信号的持续时间的总和不大于置位控制信号的持续时间。
34、一种控制相变存储器设备的写驱动器电路的方法，包含：向相变存储器设备中的多个写驱动器电路中的每一个提供不同的、不相重叠的复位控制信号。
35、如权利要求34所述的方法，进一步包含：向多个写驱动器电路中的每一个提供相同的置位控制信号。
36、如权利要求34所述的方法，其中，不同复位控制信号的持续时间的总和不大于置位控制信号的持续时间。
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