CN1739198A - 半导体装置及其制造方法以及摄像装置 - Google Patents

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Abstract

一种半导体装置，包括：形成有一个或多个像素的像素区域；和形成有用于存储来自各像素的输出信号的一个或多个DRAM单元的DRAM单元区域，通过同一半导体制造工序来形成构成像素区域和DRAM单元区域的各层。

Description

半导体装置及其制造方法以及摄像装置
技术领域
本发明涉及一种半导体装置及其制造方法以及摄像装置，该半导体装置具有形成有像素的像素区域和形成有存储来自像素的输出信号的存储元件的存储元件区域。
背景技术
在一个芯片上混装了CMOS图像传感器和临时保存图像数据的DRAM的情况下，在DRAM单元使用叠层式电容器时，从基板到形成于叠层式电容器上层的最下层布线的空间层间膜形成得较厚，随之整个芯片也形成得较厚。因此，如果形成于芯片表面上的微透镜也不能形成得充分薄，则不能按照芯片的厚度增大焦点距离，使得聚焦焦点位于基板近前的位置上。
如果对光电二极管的聚光不充分，则会使CMOS图像传感器的灵敏度降低。如图65所示，如果层间膜较厚，则将很难利用微透镜在基板表面上聚光。特别是在像素尺寸被缩小的情况下，该趋势更加明显。
发明内容
本发明就是鉴于上述问题而提出的，其目的在于，提供一种半导体装置及其制造方法以及摄像装置，该半导体装置可以避免因通过微透镜照射的光的聚焦位置位于像素的前方而导致的灵敏度降低。
本发明者经过认真研究得到以下所示的发明。
本发明把半导体装置作为对象，该半导体装置具有：形成有一个或多个像素的像素区域；和用于存储来自所述像素的输出信号的一个或多个存储元件的存储元件区域。本发明的特征是，通过同一工序来形成构成所述像素区域和所述存储元件区域的各层。
附图说明
图1A、图1B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的剖面图。
图2A、图2B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图1A、图1B的剖面图。
图3A、图3B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图2A、图2B的剖面图。
图4A、图4B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图3A、图3B的剖面图。
图5A、图5B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图4A、图4B的剖面图。
图6A、图6B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图5A、图5B的剖面图。
图7A、图7B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图6A、图6B的剖面图。
图8A、图8B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图7A、图7B的剖面图。
图9A、图9B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图8A、图8B的剖面图。
图10A、图10B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图9A、图9B的剖面图。
图11A、图11B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图10A、图10B的剖面图。
图12A、图12B是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图11A、图11B的剖面图。
图13是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图12A、图12B的剖面图。
图14是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图12A、图12B的剖面图。
图15是按步骤顺序概略表示本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图12A、图12B的剖面图。
图16是本发明的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。
图17是本发明的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。
图18是本发明的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。
图19是本发明的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。
图20是适用于本发明的第1实施方式中的DRAM混装型CMOS图像传感器的叠层型DRAM的平面结构图。
图21A、图21B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的剖面图。
图22A、图22B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图21A、图21B的剖面图。
图23A、图23B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图22A、图22B的剖面图。
图24A、图24B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图23A、图23B的剖面图。
图25A、图25B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图24A、图24B的剖面图。
图26A、图26B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图25A、图25B的剖面图。
图27A、图27B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图26A、图26B的剖面图。
图28A、图28B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图27A、图27B的剖面图。
图29A、图29B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图28A、图28B的剖面图。
图30A、图30B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图28A、图28B的剖面图。
图31A、图31B是按步骤顺序概略表示本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图28A、图28B的剖面图。
图32A、图32B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的剖面图。
图33A、图33B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图32A、图32B的剖面图。
图34A、图34B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图33A、图33B的剖面图。
图35A、图35B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图34A、图34B的剖面图。
图36A、图36B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图35A、图35B的剖面图。
图37A、图37B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图36A、图36B的剖面图。
图38A、图38B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图37A、图37B的剖面图。
图39A、图39B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图38A、图38B的剖面图。
图40A、图40B是按步骤顺序概略表示本发明的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图39A、图39B的剖面图。
图41是按步骤顺序概略表示本发明的第3实施方式中的闪存混装型CMOS图像传感器的制造方法的承接图40A、图40B的剖面图。
图42是按步骤顺序概略表示本发明的第3实施方式中的闪存混装型CMOS图像传感器的制造方法的承接图40A、图40B的剖面图。
图43是适用于本发明的第2实施方式中的DRAM混装型CMOS图像传感器的沟道电容器型DRAM的平面结构图。
图44是本发明的第3实施方式中的闪存混装型CMOS图像传感器的像素形成区域的平面结构图。
图45是本发明的第3实施方式中的闪存混装型CMOS图像传感器的像素形成区域的平面结构图。
图46是本发明的第3实施方式中的闪存混装型CMOS图像传感器的像素形成区域的平面结构图。
图47是本发明的第3实施方式中的闪存混装型CMOS图像传感器的像素形成区域的平面结构图。
图48是适用于本发明的第3实施方式中的闪存混装型CMOS图像传感器的闪存的平面结构图。
图49是概略表示DRAM混装型CMOS图像传感器的平面结构的图。
图50是表示从四晶体管型像素的光电二极管到复位晶体管的剖面结构的示意图。
图51是表示从四晶体管型像素的光电二极管到复位晶体管的电位状态的图。
图52是四晶体管型像素的等效电路图。
图53是三晶体管型像素的等效电路图。
图54是表示可以调节复位电压VR的熔断器的一结构例的图。
图55是概略表示DRAM混装型CMOS图像传感器的其他平面结构例的图。
图56是表示通常的总括快门动作的示意图。
图57是表示本发明的一实施方式中的DRAM混装型CMOS图像传感器或闪存混装型CMOS图像传感器的总括快门动作的示意图。
图58是表示实现图57所示总括快门动作的电路结构的例图。
图59A、图59B是表示电压信号的读出动作的示意图。
图60是说明相对本发明的实施方式的复位动作的比较例的图。
图61是说明相对本发明的实施方式的复位动作的比较例的图。
图62A、图62B是说明本发明的一实施方式的复位动作的图。
图63是概略表示可以实现图62A、图62B所示复位动作的四晶体管型像素的像素阵列的俯视图。
图64是表示可以适用于本发明的一实施方式的半导体装置的熔断器的其他结构例的图。
图65是说明因光电二极管的聚光不足造成的灵敏度降低的图。
具体实施方式
以下，参照附图详细说明适用本发明的优选实施方式。
(第1实施方式)
首先，结合图1～图15说明本发明的第1实施方式中的DRAM混装型CMOS图像传感器的制造步骤。另外，在图1A～图12B的各图中，均表示DRAM混装型CMOS图像传感器内的DRAM单元形成区域和像素形成区域的制造过程。
如图1A所示，在P型硅基板1上，在DRAM单元形成区域内选择性地形成N型井2。此时，以高能量注入磷或砷离子，使N型井2一直形成到P型硅基板1的深处位置。
然后，如图1A、图1B所示，利用LOCOS法形成场氧化膜3，划定DRAM单元形成区域、像素形成区域和周边逻辑电路形成区域的各自元件激活区域。然后，在这些元件激活区域的较浅位置上形成P型井4。
然后，如图2A、图2B所示，在整个面上形成膜厚约5nm的栅极氧化膜5，在形成只覆盖DRAM单元形成区域的抗蚀剂图形6后，通过把氟酸用作药液的湿式蚀刻，去除形成于DRAM单元形成区域以外的栅极氧化膜5。
然后，如图3A、图3B所示，通过灰化处理去除抗蚀剂图形6，在整个面上再形成膜厚约5nm的栅极氧化膜5。由此，在DRAM单元形成区域形成膜厚约8nm的栅极氧化膜5，在像素形成区域和周边逻辑电路形成区域形成膜厚约5nm的栅极氧化膜。
然后，利用CVD法形成膜厚约180nm的多晶硅膜7，形成在像素形成区域和周边逻辑电路形成区域上开口的抗蚀剂图形，然后在10KeV～30KeV、3×105/cm2～6×1015/cm2的条件下注入磷离子。
然后，利用CVD法在整个面上形成氮化硅膜8作为防止反射膜，通过光刻步骤及其后续的蚀刻步骤，使氮化硅膜8和多晶硅膜7图形化，由此如图4A、图4B所示，在基板1上形成栅电极9。
然后，形成在像素形成区域内的光电二极管形成区域上开口的抗蚀剂图形，在30KeV～300KeV、1×102/cm2～1×1013/cm2的条件下注入磷离子。由此如图5B所示，在光电二极管形成区域，N型扩散层10一直形成到基板的深处位置。然后，在大致7KeV、1×103/cm2的条件下注入硼离子，在光电二极管形成区域中的基板表面部位形成P型扩散层11作为光电二极管表面屏蔽层。这样，在像素形成区域内形成光电二极管(FD)12。
然后，形成在DRAM单元形成区域上以及除光电二极管部之外的像素形成区域上开口的抗蚀剂图形，在大致20KeV、2×103/cm2的条件下注入磷离子，如图6A、图6B所示，在DRAM单元形成区域和像素形成区域的基板较浅位置形成N型扩散层13。
然后，形成只在周边逻辑电路形成区域上开口的抗蚀剂图形，在大致10KeV、6×103/cm2的条件下注入砷离子，在周边逻辑电路形成区域的基板较浅位置形成N型扩散层。
由此，与形成于周边逻辑电路形成区域的晶体管相比，可以把在像素形成区域稍后形成的传输晶体管(TR-Tr)和复位晶体管(RST-Tr)的结漏电流抑制得较小。
此处，在向周边逻辑电路形成区域注入离子之前，先向DRAM单元形成区域和像素形成区域注入离子，但该顺序没有特别限定，也可以先向周边逻辑电路形成区域注入离子。
然后，在整个面上形成膜厚约80nm的HTO(High Temperature Oxide)膜。然后，形成覆盖从像素形成区域中的光电二极管部到复位晶体管部的栅电极的部分上表面的区域和DRAM单元形成区域的元件激活区域的抗蚀剂图形，对HTO膜进行各向异性干式蚀刻。
由此，如图7A、图7B所示，在DRAM单元形成区域的元件激活区域上残留HTO膜，在像素形成区域中的复位晶体管(RST-Tr)的栅电极的一方侧壁面、源极跟随晶体管(SF-Tr)的栅电极的两侧壁面、以及选择晶体管(Select-Tr)部的栅电极的两侧壁面形成侧壁14。
然后，通过热氧化处理，在整个面上形成膜厚约5nm的氧化硅膜，通过磷酸处理去除栅电极上的防止反射膜SiN8。并且，形成在像素形成区域上和周边逻辑电路形成区域上开口的抗蚀剂图形，在大致40KeV、2×105/cm2的条件下注入砷离子。由此，周边逻辑电路形成区域中的N型扩散层和像素形成区域内未被HTO膜覆盖的部位的N型扩散层均形成LDD结构。
然后，通过把氟酸作为药液的湿式蚀刻处理，去除上述膜厚约5nm的氧化硅膜，然后利用溅射法在整个面上形成Co膜。然后，通过进行约500℃的RTA处理，使在像素形成区域和周边逻辑电路形成区域露出的杂质扩散层硅化，形成CoSi2膜15。此时，如图8A、8B所示，在像素形成区域中从光电二极管部12到复位晶体管的栅电极的部分上表面的区域、以及DRAM单元形成区域的元件激活区域形成HTO膜，所以没有形成CoSi2膜15。
然后，如图9A、9B所示，利用等离子CVD法依次形成膜厚约200nm的氮氧化硅膜16，形成膜厚约1μm的BPSG(Borophosphosilicateglass)膜17，利用CMP法使表面变平坦。另外，也可以依次分别形成膜厚约20nm的氧化硅膜和膜厚约70nm的氮化硅膜，来代替氮氧化硅膜16。
然后，通过光刻步骤及其后续的蚀刻步骤，在DRAM单元形成区域形成用于连接位线和DRAM单元的开口部即位线触点18，在像素形成区域形成漂移扩散(FD)部以及用于连接源极跟随晶体管的栅电极和上层布线的开口部即栅极触点(未图示源极跟随晶体管的栅电极)19。
然后，如图10A、10B所示，利用等离子CVD法在整个面上堆积膜厚约100nm的氧化硅膜或氮化硅膜，通过蚀刻，在位线触点18、栅极触点19的侧壁部形成侧壁20。
然后，分别堆积膜厚约50nm的掺杂磷的非晶硅膜、膜厚约100nm的WSi膜，通过光刻步骤及其后续的蚀刻步骤，在DRAM单元形成区域的位线触点18内形成位线21，在像素形成区域的栅极触点19内形成局部布线22。
然后，如图11A所示，在整个面上堆积膜厚约1.5μm的BPSG膜23，利用CMP法研磨使变平坦。然后，通过光刻步骤及其后续的蚀刻步骤，形成用于连接DRAM单元形成区域的N型扩散层和存储电极的开口部即存储触点24。
然后，利用CVD法在整个面上形成膜厚约100nm的氧化硅膜或氮化硅膜，通过蚀刻，在存储触点24的侧壁部形成侧壁25。
然后，如图12A所示，在整个面上堆积膜厚约600nm的掺杂磷的非晶硅膜，通过光刻步骤及其后续的蚀刻步骤，使掺杂磷的非晶硅膜图形化，形成存储电极26。
然后，在SiH4氛围下进行退火处理，在存储电极26的表面上形成HSG多晶硅27，使存储电极26的表面变粗糙。
由此，可以抑制叠层电容器的高度，并且确保电容器容量，所以能够抑制硅基板1上的叠层物的厚度。因此，在混装叠层电容器型DRAM时，可以避免由于焦点偏移造成的图像传感器的灵敏度降低。
然后，利用CVD法在整个面上堆积膜厚约5nm的氮化硅膜，在约750℃下进行热氧化处理。然后，在整个面上堆积膜厚约100nm的掺杂磷的非晶硅膜，通过光刻步骤及其后续的蚀刻步骤，使氮化硅膜和掺杂磷的非晶硅膜图形化，形成单元板电极28。
然后，如图13～图15所示，在整个面上堆积膜厚约2μm的BPSG膜29，利用CMP法使表面变平坦。此处，图13表示DRAM单元形成区域的剖面结构图，图14表示像素形成区域的剖面结构图，图15表示CMOS混装型图像传感器内的像素电压用熔断器形成区域的剖面结构图。在本实施方式中，DRAM单元形成区域和像素形成区域通过同一步骤形成，这根据上述说明已经明确，但像素电压用熔断器形成区域和DRAM单元形成区域及像素形成区域也通过同一步骤形成。以下，说明该制造步骤。
在图12A、图12B所示的制造步骤之后，通过光刻步骤及其后续的蚀刻步骤，在DRAM单元形成区域形成用于连接单元板电极28的局部表面和第1金属布线的通孔30，同时形成周边逻辑电路形成区域及连接像素形成区域中的N型扩散层和第1金属布线的触点孔33。然后，在上述通孔30和触点孔33内填充钨(W)，形成钨插头31。
然后，利用溅射法依次形成Ti膜、TiN膜、Al膜、Ti膜和TiN膜，通过光刻步骤及其后续的蚀刻步骤，使Ti膜～TiN膜图形化，在周边逻辑电路形成区域、DRAM单元形成区域及像素形成区域形成第1金属布线32。
然后，利用等离子CVD法或偏置高密度等离子CVD(HDP-CVD)法，在整个面上堆积氧化硅膜34，然后利用CMP法使表面变平坦。
然后，通过光刻步骤及其后续的蚀刻步骤，使氧化硅膜34图形化直到露出第1金属布线32的表面，形成通孔。然后，在通孔内填充钨(W)，形成钨插头35。
之后，在更上层，通过相同步骤，在DRAM单元形成区域、像素形成区域、像素电压用熔断器形成区域及周边逻辑电路形成区域形成第2金属布线36、第3金属布线39、钨插头38和层间绝缘膜37、40。
此处，在DRAM单元形成区域和像素电压用熔断器形成区域中，借助第3金属布线39形成DRAM电源用熔断器和像素电源用熔断器。另外，在DRAM单元形成区域，同样借助第3金属布线39形成覆盖DRAM单元上方的遮光层。
在形成第3金属布线39后，利用等离子CVD法或HDP-CVD法堆积氧化硅膜40，然后利用CMP法研磨表面，使氧化硅膜40变平坦。
然后，利用等离子CVD法在整个面上堆积氮化硅膜(未图示)作为覆盖膜，之后在同样未图示的焊盘形成区域，通过光刻步骤及其后续的蚀刻步骤，使氧化硅膜40和氮化硅膜图形化，使露出第3金属布线的表面，形成电极焊盘。
然后，在DRAM单元上方和像素形成区域上方形成滤色器41。此处，作为形成于DRAM单元上方的滤色器41，使用黑色遮光层。然后，在形成覆盖滤色器41的保护膜42后，在相当于光电二极管12上方的保护膜42上的位置形成微透镜43。
如上所述，本实施方式的DRAM混装型CMOS图像传感器，可以通过照射激光等实现熔断器切断，所以在避开熔断器上方的位置形成滤色器和微透镜。
在DRAM部的试验步骤中特定不良位，对应单元的熔断器通过照射激光被切断。并且，形成于图像传感器部的熔断器用于调整复位电压等芯片内部产生的电压，同样通过照射激光来切断该熔断器，由此可以微调整复位电压等。
图16～图19是本实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。图20是适用于本实施方式中的DRAM混装型CMOS图像传感器的堆栈电容型DRAM的平面结构图。另外，图16～图20的X-Y线表示图14的剖面图示线，图中的斜线部分表示通孔或触点孔与金属布线的连接部分。
图16是表示图14中的α-α’线的平面结构的图。图17是表示图14中的β-β’线的平面结构的图。图18是表示图14中的γ-γ’线的平面结构的图。图19是表示图14中的δ-δ’线的平面结构的图。本实施方式的DRAM混装型CMOS图像传感器如图16所示，用于连接复位晶体管和源极跟随晶体管的金属布线110和DRAM单元的位线在同一层，并且利用相同材料形成。
另一方面，普通四晶体管型像素的结构中用于连接复位晶体管和源极跟随晶体管的布线，使用图14所示层内的第1金属布线形成。因此，与普通四晶体管型像素相比，本实施方式的四晶体管型像素，在构成四晶体管型像素时不需要第3金属布线。因此，在本实施方式的DRAM混装型图像传感器中，作为将除光电二极管部之外的像素形成区域的遮光专用层，可以使用第3金属布线。
另外，传输栅极线111和DRAM单元的位线在同一层，并且利用相同材料(多晶硅和硅化钨的叠层结构)形成。在进行基于总括快门动作的摄影时，传输栅极线在所有行中只进行一次总括(一次摄影)导通，不怎么要求速度。因此，通过进行总括快门动作，四晶体管型像素的传输线也可以使用这种多晶硅和硅化钨的叠层结构。
(第2实施方式)
下面，使用图21A～图31说明本发明的第2实施方式中的DRAM混装型CMOS图像传感器的制造步骤。另外，在图21A～图28B的各图中，均表示DRAM混装型CMOS图像传感器内的DRAM单元形成区域和像素形成区域的制造过程。
首先，与图1A、图1B的示例相同，在P型硅基板47上，在DRAM单元形成区域内选择性地形成N型井。此时，以高能量注入磷或砷离子，使N型井48一直形成到硅基板47的深处位置。
然后，如图21A所示，形成基板单元板型沟道电容器。沟道电容器的形成方法已经在例如“第43次半导体专业演讲会征集稿文集”中披露。沟道电容器53利用彩色氧化膜、氮化硅膜44、多晶硅膜45和单元板等形成。在沟道电容器53的下部形成从沟道电容器53向基板内扩散了磷或砷的N型扩散层46，并连接N井48，形成单元板。在形成沟道电容器后，使硅基板图形化，形成STI用槽，在槽内堆积氧化硅膜，并利用CMP法研磨表面，由此形成STI(Shallow Trench Isolation：浅槽隔离)49。
然后，如图22A、图22B所示，在整个面上形成膜厚约5nm的栅极氧化膜51，在形成只覆盖DRAM单元形成区域的抗蚀剂图形后，通过把氟酸用作药液的湿式蚀刻，去除形成于DRAM单元形成区域以外的栅极氧化膜51。
然后，通过灰化处理去除光致抗蚀剂，在整个面上形成膜厚约5nm的栅极氧化膜51。由此，在DRAM单元形成区域形成膜厚约8nm的栅极氧化膜51，在像素形成区域和周边逻辑电路形成区域形成膜厚约5nm的栅极氧化膜51。
然后，堆积膜厚约50nm的掺杂磷的非晶硅膜、膜厚约150nm的WSi膜和膜厚约200nm氧化硅膜，通过光刻步骤及其后续的蚀刻步骤，如图23A、图23B所示，在P型硅基板47上形成栅电极52。
然后，形成在像素形成区域内的光电二极管形成区域上开口的抗蚀剂图形，在30KeV～300KeV、1×1012/cm2～1×1013/cm2的条件下注入磷离子。由此如图24B所示，在光电二极管形成区域，N型扩散层54一直形成到基板47的深处位置。然后，在大致7KeV、1×1013/cm2的条件下注入硼离子，在光电二极管形成区域中的基板47的表面部位形成P型扩散层55作为光电二极管表面屏蔽层。这样，在像素形成区域内形成光电二极管56。
然后，如图25A、图25B所示，形成在DRAM单元形成区域上以及除光电二极管部之外的像素形成区域上开口的抗蚀剂图形，在大致20KeV、2×1013/cm2的条件下注入磷离子，在DRAM单元形成区域和像素形成区域的基板较浅位置形成N型扩散层57。
然后，形成只在周边逻辑电路形成区域上开口的抗蚀剂图形，在大致10KeV、6×1013/cm2的条件下注入砷离子，在周边逻辑电路形成区域的基板较浅位置形成N型扩散层。
由此，与形成于周边逻辑电路形成区域的晶体管相比，可以把在像素形成区域稍后形成的传输晶体管和复位晶体管的结漏电流抑制得较小。
此处，在向周边逻辑电路形成区域注入离子之前，先向DRAM单元形成区域和像素形成区域注入离子，但该顺序没有特别限定，也可以先向周边逻辑电路形成区域注入离子。
然后，在整个面上形成膜厚约50nm的氮化硅膜。然后，形成覆盖像素形成区域中从光电二极管部到复位晶体管部的栅电极的部分上表面的区域和DRAM单元形成区域的元件激活区域的抗蚀剂图形，对氮化硅膜进行各向异性干式蚀刻。
由此，如图26A、图26B所示，在DRAM单元形成区域的元件激活区域上残留氮化硅膜，在复位晶体管的栅电极的一方侧壁面、源极跟随晶体管的栅电极的两侧壁面、以及选择晶体管的栅电极的两侧壁面形成侧壁58。
然后，通过热氧化处理，在整个面上形成膜厚约5nm的氧化硅膜，形成在像素形成区域中除从光电二极管到复位晶体管的栅电极的部分上表面之外的区域和周边逻辑电路形成区域上开口的抗蚀剂图形，在大致40KeV、2×1015/cm2的条件下注入砷离子。由此，周边逻辑电路形成区域中的N型扩散层和像素形成区域内未被氮化硅膜覆盖的部位的N型扩散层均形成LDD结构。
然后，通过把氟酸作为药液的湿式蚀刻处理，去除上述膜厚约5nm的氧化硅膜，然后利用溅射法在整个面上形成Co膜。然后，通过进行约500℃的RTA处理，使在像素形成区域和周边逻辑电路形成区域露出的杂质扩散层硅化，形成CoSi2膜59。此时，如图27A、27B所示，在像素形成区域中从光电二极管部到复位晶体管的栅电极的部分上表面的区域、以及DRAM单元形成区域的元件激活区域形成氮化硅膜，所以没有形成CoSi2膜59。
然后，如图27A、27B所示，利用等离子CVD法依次形成膜厚约50nm的氧化硅膜，然后再形成膜厚约1μm的BPSG(Borophosphosilicateglass)膜60，利用CMP法使表面变平坦。
然后，通过光刻步骤及其后续的蚀刻步骤，在DRAM单元形成区域形成用于连接位线和DRAM单元的开口部即位线触点61，在像素形成区域形成漂移扩散部以及用于连接源极跟随晶体管的栅电极和上层布线的开口部即栅极触点(未图示源极跟随晶体管的栅电极)62。
上述触点孔形成步骤由第1步骤和第2步骤构成，第1步骤在保持与氮化硅膜的选择比的情况下蚀刻氧化硅膜，直到露出氮化硅膜的表面，第2步骤去除氮化硅膜并使孔开口。
然后，如图28A、28B所示，在整个面上堆积膜厚约300nm的掺杂磷的非晶硅膜，利用CMP法研磨表面使变平坦，在位线触点61、栅极触点62内形成多晶硅插头63。
然后，分别依次堆积膜厚约20nm的Ti膜、膜厚约50nm的TiN膜、和膜厚约100nm的W膜。然后，形成残留于包括多晶硅插头63的区域的抗蚀剂图形，把该抗蚀剂图形作为掩模，蚀刻W膜、Ti膜、TiN膜。由此，如图28A、28B所示，分别在DRAM单元形成区域形成位线64，在像素形成区域形成逻辑漂移扩散部和连接源极跟随晶体管的局部布线65。
然后，如图29～图31所示，堆积膜厚约1μm的BPSG膜66，利用CMP法使表面变平坦。此处，图29表示DRAM单元形成区域的剖面结构图，图30表示像素形成区域的剖面结构图，图31表示CMOS混装型图像传感器内的像素电压用熔断器形成区域的剖面结构图。在本实施方式中，DRAM单元形成区域和像素形成区域通过同一步骤形成，这根据上述说明已经明确，与第1实施方式相同，像素电压用熔断器形成区域和DRAM单元形成区域及像素形成区域通过同一步骤形成。以下，说明该制造步骤。
在图28A、图28B所示的制造步骤之后，通过光刻步骤及其后续的蚀刻步骤，同时形成周边逻辑电路形成区域及连接像素形成区域中的N型扩散层和第1金属布线的触点孔。然后，在上述通孔内填充钨(W)，形成钨插头75。
然后，利用溅射法依次形成Ti膜、TiN膜、Al膜、Ti膜和TiN膜，通过光刻步骤及其后续的蚀刻步骤，使Ti膜～TiN膜图形化，在周边逻辑电路形成区域、DRAM单元形成区域及像素形成区域形成第1金属布线67。
然后，利用等离子CVD法或偏置高密度等离子CVD(HDP-CVD)法堆积氧化硅膜68后，利用CMP法使表面变平坦。
然后，通过光刻步骤及其后续的蚀刻步骤，使氧化硅膜68图形化直到露出第1金属布线67的表面，形成通孔。然后，在通孔内填充钨(W)，形成钨插头69。
之后，在更上层，通过相同步骤，在DRAM单元形成区域、像素形成区域、像素电压用熔断器形成区域及周边逻辑电路形成区域形成第2金属布线70、第3金属布线73、钨插头72和层间绝缘膜71、74。
此处，在DRAM单元形成区域和像素电压用熔断器形成区域中，借助第3金属布线73形成DRAM电源用熔断器和像素电源用熔断器。另外，在DRAM单元形成区域，同样借助第3金属布线73形成覆盖沟道电容器53上方的遮光层。
在形成第3金属布线73后，利用等离子CVD法或HDP-CVD法堆积氧化硅膜74，然后利用CMP法使表面变平坦。
然后，利用等离子CVD法在整个面上堆积氮化硅膜(未图示)作为覆盖膜，之后同样在未图示的焊盘形成区域，通过光刻步骤及其后续的蚀刻步骤，使氧化硅膜74和氮化硅膜图形化，使露出第3金属布线73的表面，形成电极焊盘。
然后，在DRAM单元形成区域上方和像素形成区域上方分别形成滤色器76、79。此处，作为形成于DRAM单元形成区域上方的滤色器76，使用黑色遮光层。然后，在形成覆盖滤色器76、79的保护膜77后，在相当于光电二极管56上方的保护膜77上的位置形成微透镜78。
作为本实施方式的DRAM混装型图像传感器示例了对应下述情况的方式，即，在DRAM和图像传感器的试验步骤后切断熔断器，然后形成滤色器和微透镜。因此，如图29和图31所示，本实施方式的DRAM混装型图像传感器形成有滤色器，以覆盖DRAM电源用熔断器和像素电压用熔断器的上方。
图43是适用于本实施方式中的DRAM混装型CMOS图像传感器的沟道型电容器DRAM的平面结构图。图中X-Y线表示图29的剖面图示线。本实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构与图16～图19所示例相同，仅把漂移扩散部变更为SAC触点。
(第3实施方式)
下面，使用图32A～图42说明本发明的第3实施方式中的闪存混装型CMOS图像传感器的制造步骤。另外，在图32A～图40的各图中，均表示闪存混装型图像传感器内的闪存单元形成区域和像素形成区域的制造过程。
首先，与图1A、图1B的示例相同，在P型硅基板80上，在闪存单元形成区域内选择性地形成N型井81。此时，以高能量注入磷或砷离子，使N型井81一直形成到硅基板80的深处位置。
然后，形成STI82，划定闪存单元形成区域、像素形成区域和周边逻辑电路形成区域的各自元件激活区域。然后，在这些元件激活区域的较浅位置形成P型井83。
然后，通过热氧化处理，在整个面上形成膜厚约7～11nm的隧道氧化膜86。然后，堆积膜厚约50～100nm的非晶硅膜84，通过光刻步骤及其后续的蚀刻步骤，从闪存单元形成区域以外的区域去除隧道氧化膜83和非晶硅膜84。由此，如图32A、图32B所示，在闪存单元形成区域的元件激活区域残留隧道氧化膜83和非晶硅膜84。
然后，利用CVD法分别依次堆积膜厚约5～10nm的氧化硅膜和氮化硅膜，之后通过进行热氧化处理，在整个面上形成ONO膜85。
然后，如图33A、图33B所示，通过光刻步骤及其后续的蚀刻步骤，在闪存单元形成区域的元件激活区域上残留ONO膜85。
然后，如图34A、图34B所示，通过进行热氧化处理，在闪存单元形成区域以外的区域形成栅氧化膜86。
然后，如图35A、图35B所示，在整个面上堆积膜厚约180nm的多晶硅膜87，通过光刻步骤及其后续的蚀刻步骤，在闪存单元形成区域、像素形成区域和周边逻辑电路区域分别形成栅电极88。
然后，形成在像素形成区域内的光电二极管形成区域上开口的抗蚀剂图形，在30KeV～300KeV、1×1013/cm2～1×1013/cm2的条件下注入磷离子。由此，在光电二极管形成区域，N型扩散层89一直形成到的基板的深处位置。然后，在大致7KeV、1×103/cm2的条件下注入硼离子，在光电二极管形成区域中的基板表面部位形成P型扩散层90作为光电二极管表面屏蔽层。这样，如图36B所示，在像素形成区域内形成光电二极管91。
然后，如图37A、图37B所示，形成在闪存单元形成区域内的源极形成区域上开口的抗蚀剂图形，并注入磷离子。然后，通过灰化处理去除光致抗蚀剂后，形成在闪存单元形成区域内的漏极形成区域上开口的抗蚀剂图形，并注入砷离子。另外，相对闪存单元形成区域中的源极形成区域和漏极形成区域的离子注入顺序不限于此，也可以先从漏极形成区域进行离子注入。
然后，同样如图37A、图37B所示，形成在从像素形成区域内的光电二极管将复位晶体管的栅电极的一部分除外的区域开口的抗蚀剂图形，并注入磷离子。相对闪存单元形成区域和像素形成区域的离子注入顺序不限于此，也可以先从像素形成区域进行离子注入，或者，也可以在闪存单元形成区域和像素形成区域之间同时进行相对源极形成区域和漏极形成区域的离子注入。
然后，在整个面上形成膜厚约100nm的氧化硅膜。然后，形成覆盖从像素形成区域中的光电二极管部到复位晶体管部的栅电极的部分上表面的区域和闪存单元形成区域的元件激活区域的抗蚀剂图形，对氧化硅膜进行各向异性干式蚀刻。
由此，如图38A、图38B所示，在闪存单元的栅极侧壁面、复位晶体管的栅电极的一方侧壁面、源极跟随晶体管的栅电极的两侧壁面、以及选择晶体管的栅电极的两侧壁面形成侧壁92。
然后，通过热氧化处理，在整个面上形成膜厚约5nm的氧化硅膜，形成在将从像素形成区域中的光电二极管到复位晶体管的栅电极的一部分除外的区域上和周边逻辑电路形成区域上开口的抗蚀剂图形，在大致40KeV、2×1015/cm2的条件下注入砷离子。由此，周边逻辑电路形成区域中的N型扩散层和像素形成区域内未被氧化硅膜92覆盖的部位的N型扩散层均形成LDD结构。
然后，通过把氟酸作为药液的湿式蚀刻处理，去除上述膜厚约5nm的氧化硅膜，然后利用溅射法在整个面上堆积Co膜。然后，通过进行约500℃的RTA处理使Co和Si反应，在去除未反应的Co膜后，再进行800℃的RTA处理，形成CoSi2膜93。此时，如图39A、39B所示，在像素形成区域中从光电二极管部到复位晶体管的栅电极的部分上表面的区域、以及闪存单元形成区域的元件激活区域形成氧化硅膜，所以Co和Si没有反应，在该区域没有形成CoSi2膜93。
然后，如图40A、40B所示，在整个面上形成膜厚约50～10nm的氮化硅膜或膜厚约100～200nm的氮氧化硅膜，然后再形成膜厚约1.5μm的BPSG膜94，利用CMP法使表面变平坦。
然后，通过光刻步骤及其后续的蚀刻步骤，使氮化硅膜或氮氧化硅膜和BPSG膜94图形化，由此在闪存单元形成区域、像素形成区域和周边逻辑电路形成区域，分别形成用于连接N型扩散层和上层布线的开口部即触点孔。然后，在触点孔内填充钨，形成钨插头95。
然后，利用溅射法依次堆积Ti膜、TiN膜、Al膜、Ti膜和TiN膜，通过光刻步骤及其后续的蚀刻步骤，使Ti膜～TiN膜图形化，在周边逻辑电路形成区域、闪存单元形成区域及像素形成区域形成第1金属布线96。
然后，如图41、图42所示，利用等离子CVD法或偏置高密度等离子CVD(HDP-CVD)法，在堆积氧化硅膜97后，利用CMP法使表面变平坦。
然后，通过光刻步骤及其后续的蚀刻步骤，使氧化硅膜97图形化直到露出第1金属布线96的表面，形成通孔。然后，在通孔内填充钨(W)，形成钨插头98。
之后，在更上层，通过相同步骤，在闪存单元形成区域、像素形成区域、及周边逻辑电路形成区域形成第2金属布线99、第3金属布线101、钨插头和层间绝缘膜100。然后，利用等离子CVD法或HDP-CVD法堆积氧化硅膜102后，之后利用CMP法使表面变平坦。
然后，利用等离子CVD法在整个面上堆积氮化硅膜(未图示)作为覆盖膜，之后在同样未图示的焊盘形成区域，通过光刻步骤及其后续的蚀刻步骤，使氧化硅膜102和氮化硅膜图形化，使露出第3金属布线101的表面，形成电极焊盘。
然后，在闪存单元形成区域上方和像素形成区域上方分别形成滤色器103、105。此处，作为形成于闪存单元形成区域上方的滤色器105，使用黑色遮光层。然后，在形成覆盖滤色器103、105的保护膜104后，在相当于光电二极管91上方的保护膜104上的位置形成微透镜106。
另外，在本实施方式中，虽然没有提及像素电压用熔断器和闪存电源用熔断器，但是当然可以通过和上述第1及第2实施方式相同的步骤形成这些熔断器。
图44～图47是本实施方式中的闪存混装型CMOS图像传感器的像素形成区域的平面结构图。图48是适用于本实施方式中的闪存混装型CMOS图像传感器的闪存的平面结构图。另外，图44～图48的X-Y线表示图42的剖面图示线，图中的斜线部分表示通孔或触点孔与金属布线的连接部分。
图44是表示图42中的α-α’线的平面结构的图。图45是表示图42中的β-β’线的平面结构的图。图46是表示图42中的γ-γ’线的平面结构的图。图47是表示图42中的δ-δ’线的平面结构的图。本实施方式的闪存混装型CMOS图像传感器如图45所示，使用用于连接漂移扩散层和源极跟随晶体管的布线形成第1金属布线。因此，在本实施方式中，借助第3金属布线形成复位线，该复位线也兼作用于将除光电二极管部之外的像素形成区域的一部分遮光的遮光层。
(其他实施方式)
图49是概略表示DRAM混装型CMOS图像传感器的平面结构的图。
如图49所示，本实施方式的DRAM混装型CMOS图像传感器混装了CMOS图像传感器和DRAM，CMOS图像传感器具有像素呈二维排列的像素阵列。
各像素连接复位电压线120、传输栅极线121、选择线122、信号读出线123和复位线124。复位电压线120是从像素用电压产生电路125向各像素传送复位时的基准电压的布线。传输栅极线121是从行选择电路126向各像素传送用于控制来自各像素的光电二极管的电信号读出的控制信号的布线。复位线124是从行选择电路126向各像素传送用于将光电二极管和漂移扩散部复位的控制信号的布线。信号读出线123是信号读出和噪声消除电路127读出来自各像素的输出信号的布线。
对于从各像素的信号读出，在信号读出和噪声消除电路127的控制下进行。信号读出和噪声消除电路127读出来自各像素的输出信号，在去除噪声后输出给放大器和AD转换电路128。放大器和AD转换电路128对输入信号进行放大和数字处理后，输出给输出电路130和DRAM129。
从放大器和AD转换电路128向输出电路130发送所有像素的约1/4～1/10部分的图像数据，所发送的图像数据从输出电路130输出到外部，在进行画面构成处理后，例如在手机的画面上等显示。另一方面，从放大器和AD转换电路128向DRAM129发送所有像素的图像数据，并临时记录。在DRAM中保存把来自像素的信号进行A/D转换后的数据。然后，例如，使用者想要保存手机画面上显示的图像数据时，通过进行规定的操作，被临时保存的所有像素部分的图像数据从DRAM129中被读出，进行画面构成处理，然后被保存在存储卡等记录介质中。
在以往的CMOS图像传感器中，用于将光电二极管和漂移扩散部复位的复位电压通常使用比电源电压低的电压，但是，该复位电压VR因晶体管等的制造偏差而变动。在把PNP型埋入式光电二极管完全耗尽的电压设为Vpd时，复位电压VR和Vpd之差成为信号的动态范围，所以在复位电压VR因制造偏差而低于所期望的值时，相应地动态范围变狭小。
相反，如果复位电压VR大于所期望的值，则结漏电流增大，S/N比降低。除复位电压之外，例如可以得到使传输晶体管或复位晶体管的栅极电压与电源电压不同的电压，但此时起因于制造偏差的电压偏差影响摄像元件的性能。
图50是表示从四晶体管型像素的光电二极管到复位晶体管的剖面结构的示意图。图51是表示从四晶体管型像素的光电二极管到复位晶体管的电位状态的图。
在读出来自光电二极管的电荷时或光电二极管的复位时，为了完全去除二极管的电荷，漂移扩散部的电压需要保留在Vpd以下，动态范围被限制在VR-Vpd以下。
并且，向光电二极管或漂移扩散部的复位电压VR的供给通过复位二极管进行，但是，为了避免晶体管的阈值电压(Vth)部分的电压下降，需要降低复位晶体管的阈值、或者向复位晶体管的栅电极施加充分高的电压。在使用低阈值电压Vth的情况下，复位晶体管截止时的泄漏电流有可能成为问题。
对此，本发明的第1和第2实施方式中的DRAM混装型CMOS图像传感器，如图49所示，具有像素电压用熔断器131和DRAM电源用熔断器132，通过切断这些熔断器，可以调整起因于阈值电压等的制造偏差的这些内部产生电压的偏差。并且，根据上述实施方式的DRAM混装型CMOS图像传感器，可以在与DRAM电源用熔断器132相同的步骤制造像素电压用熔断器131，所以不需要增加制造步骤。
根据上述实施方式，可以抑制复位电压(VR)的偏差。使用像素用电压熔断器131进行的复位电压VR等的调整，不仅在图像传感器混装DRAM的情况下，在混装SRAM和图像传感器单体的情况下也有效。
图52是四晶体管型像素的等效电路图。
适用于上述实施方式的像素是图52所示的具有一个光电二极管和四个晶体管的四晶体管型像素。141表示光电二极管(在图中表示为PD)，142表示传输晶体管(在图中表示为TG)，143表示漂移扩散部(在图中表示为FD)，144表示复位晶体管(在图中表示为RST)，145表示复位电压线(在图中表示为VR)，146表示源极跟随晶体管(在图中表示为SF-Tr)，147表示选择晶体管(在图中表示为Select)，148表示信号读出线。
在上述各实施方式中，分别举例说明了四晶体管型像素，但是，本发明也可以适用由一个光电二极管和三个晶体管构成的三晶体管型像素。图53是三晶体管型像素的等效电路图。
如图53所示，三晶体管型像素是从四晶体管型像素去除传输晶体管构成的。在把三晶体管型像素适用于本发明的情况下，可以使用熔断器调整上述复位电压VR。
图54是表示可以调节上述VR电压的熔断器的一构成例的图。
在从电源电压到GNDOV期间，电阻R0～R3与熔断器H1～H3分别并列连接。根据需要，通过选择切断熔断器H1～H3的一部分或全部，可以切换节点V1和地之间的电阻值，因此能够调节节点V1的电压值。实际上，在该节点V1呈现的电压值被输入VR生成电路，可以获得所期望的复位电压VR。
上述电压调整用熔断器是进行激光切断的熔断器，但也可以使用其他类型的熔断器。例如图64所示，通过向把较薄绝缘膜作为电容器绝缘膜的电容器施加绝缘耐压以上的电压，可以将绝缘击穿而导通。这样，通过控制电容器的电极间的绝缘/导通，可以使具有作为熔断器的功能。作为图像传感器的电压调整用熔断器，也可以使用这种电气熔断器。该情况下，可以防止伴随熔断器切断产生异物，所以作为图像传感器用熔断器很有优势。
图55是概略表示DRAM混装型CMOS图像传感器的其他平面结构的例图。
本DRAM混装型CMOS图像传感器在DRAM用电压产生电路149内，使DRAM用电压VII(在芯片内部将电源电压3.3V～2.5V降压为1～2V的电压)与像素的复位电压VR共用，使在芯片内部产生的-0.1V～-1.0V的电压VBB与复位晶体管截止时的栅极电压共用。
如图50和图51所示，复位晶体管具有把复位电压VR写入FD或PD的栅极的作用，但由于利用Nch晶体管构成复位晶体管，所以在所施加的栅极电压较低时，不能准确写入VR，而写入电压下降了阈值电压Vth部分的电压(VR-Vth)。因此，优选复位晶体管的阈值电压Vth设定得较低。
并且，在把阈值电压Vth设定得较低的情况下，为了保证在复位晶体管截止时产生的泄漏电流，向截止时的复位晶体管的栅极施加VBB。并且，通过使内部电源产生电路(DRAM用电压产生电路)149在图像传感器和DRAM中共用，可以降低芯片面积。
如上所述，使复位晶体管的栅极电压在截止时成为负电压，不仅在混装图像传感器和DRAM的情况下，在混装图像传感器和SRAM的情况下，以及不混装DRAM和SRAM而仅是图像传感器单体的情况下，在防止产生泄漏电流这一点上是有效的。
并且，传输晶体管的栅极在截止时的电压也使用上述VBB，由此可以防止产生泄漏电流，并且能够降低传输晶体管的阈值电压Vth。
另外，除上述VBB外，在DRAM使用字线负复位(使字线截止用的电压使用-0.1V～-1V的负电压VNWL)的情况下，也可以向截止时的复位晶体管的栅极施加VNWL。
另外，以上以DRAM混装型CMOS图像传感器为例说明了平面结构，但是，本发明的第3实施方式中的闪存混装型CMOS图像传感器也可以形成相同的平面结构。
图56是表示通常的总括快门动作的示意图。横轴表示时间轴，纵轴表示图像传感器的像素阵列的行。
图56所示的总括快门动作，首先将所有行的像素的漂移扩散部一起复位，然后对所有行一起进行从光电二极管部向漂移扩散部的电荷传送，从第1行读出漂移扩散部的电压信号。
该每1行的电压信号的读出通常占据摄像程序的大部分时间，例如在30帧/秒的摄影中，在第1行和最后行，在由从光电二极管部向漂移扩散部的电荷传送到从漂移扩散部读出电压信号之前，产生最大33ms的时间差。因此，在后面的行中，漂移扩散部的泄漏电流变大，使读出的电压信号的S/N比降低，劣化画质。
另一方面，在一起进行从光电二极管向漂移扩散部的电荷传送后，如果快速进行从漂移扩散部读出电压信号的动作，则在后面的行中能够把泄漏电流的影响抑制得较小。
图57是表示本发明的实施方式中的DRAM混装型CMOS图像传感器或闪存混装型CMOS图像传感器的总括快门动作的示意图。
根据本发明的实施方式，可以快速进行从漂移扩散部读出电压信号的动作。在从所有行的漂移扩散部快速读出电压信号的情况下，如果进行控制把所读出的电压信号暂且保存在芯片内的DRAM129中，然后从DRAM129输出到芯片外部，则向芯片外部的电压信号的传送能够以和执行图56所示程序时相同的频率进行。
图58是表示实现图57所示总括快门动作的电路结构的例图。
通常，图像传感器内的像素形成为RGB(红绿蓝)用像素被排列成不同颜色相间的方格图案的拜耳型排列。图58所示的电路结构设有4个从漂移扩散部读出电压信号的电路，此处，配置成奇数列(蓝列)的像素用信号读出线分别通过开闭晶体管连接蓝色用读出电路和蓝列的绿色(B)用读出电路，配置成偶数列(红列)的像素用信号读出线分别通过开闭晶体管连接红色用读出电路和红列的绿色(R)用读出电路。放大器和AD转换器设有4个，分别是蓝色用读出电路用、绿色(B)用读出电路用、红色用读出电路用、绿色(R)用读出电路用转换器，并列进行从各个读出电路向放大器和AD转换器的电压信号传送。
图59A是表示图58所示电路的电压信号的读出动作的示意图，图59B表示通常的电压信号读出动作的示意图。图中实线的斜线部分表示从像素向信号读出和噪声消除电路127的信号读出期间，图中单点划线的斜线部分表示从信号读出电路和噪声消除电路127向放大器和AD转换器电路128的信号读出期间。
如图59A所示，在选择了2n(n：1、2、3、…)时，使信号读出和噪声消除电路127的绿色(B)用信号读出电路和红色用信号读出电路与信号线连接，进行像素的电压信号的读出。在从像素向信号读出和噪声消除电路127的电压信号的读出结束时，将绿色(B)用信号读出电路和红色用信号读出电路与信号线切断，转入下一行((2n+1)行)的信号读出动作。
作为信号读出的对象选择(2n+1)行时，将蓝色用信号读出电路和绿色(R)用信号读出电路与信号线连接，进行像素的电压信号的读出。在从像素向信号读出和噪声消除电路127的电压信号的读出结束时，将蓝色用信号读出电路和绿色(R)用信号读出电路与信号线切断，转入下一行((2n+2)行)的信号读出动作。依次执行上述动作，进行所有行的信号读出动作。
此处，如图58所示，各读出电路读出整体像素的一半部分列的像素的信号，所以从信号读出和噪声消除电路127向放大器和AD转换器电路128的信号传送，使用与通常的电压信号读出动作相同的时钟频率进行，可以用一半的时间进行信号传送。
并且，关于奇数列的像素，使用蓝色用读出电路和绿色(B)用读出电路进行信号读出，关于偶数列的像素，使用红色用读出电路和绿色(R)用读出电路进行信号读出，对各列使用两个读出电路进行信号读出，所以在以与通常的电压信号读出动作相同的时钟频率进行信号读出时，整体上的信号读出时间最小，略长于通常的信号读出动作时间的1/4。该趋势表现为从信号读出和噪声消除电路127向放大器和AD转换器电路128的信号传送时间(图59A的单点划线的斜线部分)、相对从像素向读出电路的信号读出时间(图59A的实线的斜线部分)之比越大，整体上的信号读出时间越接近通常的信号读出动作时间的1/4。
但是，在具有四晶体管型像素或三晶体管型像素的CMOS图像传感器中，通过复位晶体管向漂移扩散部写入复位电压VR。此时，如图60所示，通常为了向复位晶体管的栅电极施加电源电压VCC，并在沟道充分导通的状态下写入复位电压VR，复位电压VR被设定为较低的电压，约为(VCC-1)V。但是，伴随近年来的半导体集成电路的细微化趋势，供给各个像素的电源电压VCC也降低，所以如果复位电压VR设定为较低的值，则难以确保像素所需要的动态范围。
并且，在向漂移扩散部和光电二极管写入复位电压VR时，向复位晶体管的栅电极施加电源电压VCC，把复位电压VR设定为与电源电压VCC相同的值，在漂移扩散部写入高于把复位电压VR设定为(VCC-1)V时的电压。但是，在该写入过程中复位晶体管的沟道截止，复位晶体管进入子阈值区域。因此，如图61所示，如果在较暗时进行连续摄影，在第2次的复位中，漂移扩散部被写入高于前次复位时的电压，有可能导致实际写入漂移扩散部的电压变动。
图62A是表示本实施方式的复位动作中从漂移扩散部到复位晶体管的VR端子的电位的图，图62B是表示漂移扩散部、复位晶体管的动作的时序图。
作为本实施方式的复位动作的步骤1，在使VR端子的施加电压从VCC下降到(VCC-1)后，使复位晶体管的栅电极的施加电压从0V成为VCC。由此，在复位晶体管的沟道充分导通的状态下，在漂移扩散部写入(VCC-1)。
作为后续的步骤2，使VR端子的施加电压从(VCC-1)恢复到VCC。由此，在漂移扩散部写入VCC-Vth，复位晶体管的沟道截止，并转入子阈值区域的状态。
通过上述复位动作，在漂移扩散部写入高于VCC-1V的电压VCC-Vth(具体约为VCC-0.5V)。此时，在漂移扩散部写入的电压依赖于复位晶体管的Vth，但通过进行CDS(相关双重读出)，可以排除该依赖性。
另外，如上所述，在复位动作中向漂移扩散部写入电压时，形成复位晶体管的沟道截止(成为子阈值区域)的状态，在写入结束时，形成在漂移扩散部和VR端子之间只存在从漂移扩散部流向VR端子的极小电子流的状态，即，在漂移扩散部和VR端子之间不存在电子的双向出入的状态。因此，具有抑制起因于漂移扩散部内的电子个数变动的随机噪声(kTC)的效果。
图63是概略表示可以实现上述复位动作的四晶体管型像素的像素阵列的俯视图。
在上述复位动作中，在从VDD-1V到VDD期间驱动复位电压线150，所以在可以控制供给电压值的行选择电路连接复位电压线150，在行方向布线复位电压线150，只有读出行的复位电压线(VR线)150充放电。在普通的四晶体管型像素中，在行方向布线传输栅极线(TG线)、复位线(RST线)、选择线(SL线)，但如上所述，由于在行方向布线复位线(VR线)152，所以传输栅极线(TG线)151连接内部电压产生电路，并布线在列方向。
在这种传输栅极线(TG线)的布线方法中，不能够执行依次进行从像素向读出电路的电荷传送和从读出电路向芯片外部的读出的“旋转快门”。但是，如果能够在所有行同时从像素向读出电路传送电荷，并且对每行进行把电压信号读出到芯片外部的“总括快门动作”，则传输栅极线(TG线)151只要在所有行同时导通/截止即可，能够进行基于上述复位动作的摄影动作。
根据本发明，像素区域和存储元件区域通过同一步骤形成，所以混装有像素区域和存储元件区域的半导体装置能够抑制基板上的叠层物的厚度，可避免因通过微透镜照射的光的聚焦位置位于像素之前而导致的灵敏度降低。

Claims (26)

1.一种半导体装置，其特征在于，包括：
形成有一个或多个像素的像素区域；和
形成有用于存储来自所述像素的输出信号的一个或多个存储元件的存储元件区域，
构成所述像素区域和所述存储元件区域的各层通过同一步骤形成。
2.根据权利要求1所述的半导体装置，其特征在于，所述存储元件具有被粗糙化的表面形状。
3.根据权利要求2所述的半导体装置，其特征在于，所述存储元件是叠层型电容器。
4.根据权利要求1所述的半导体装置，其特征在于，所述存储元件是沟道型电容器。
5.根据权利要求1所述的半导体装置，其特征在于，所述存储元件是闪存单元。
6.根据权利要求1所述的半导体装置，其特征在于，连接所述存储元件的位线和连接所述像素的一部分布线结构是通过同一步骤形成的。
7.根据权利要求6所述的半导体装置，其特征在于，所述像素包括摄像元件和临时保存由所述摄像元件生成的电荷的存储部，
与所述存储部连接的所述布线结构与所述位线是通过同一步骤形成的。
8.根据权利要求7所述的半导体装置，其特征在于，所述像素还包括切换从所述摄像元件向所述存储部的电荷传输动作的传输晶体管，
与所述传输晶体管的栅电极连接的所述布线结构与所述位线是通过同一步骤形成的。
9.根据权利要求1所述的半导体装置，其特征在于，还包括用于调整供给所述像素的电压的像素用熔断器。
10.根据权利要求8所述的半导体装置，其特征在于，还包括用于调整供给所述存储元件的电压的存储元件用熔断器，
所述像素用熔断器和所述存储元件用熔断器是通过同一步骤形成的。
11.根据权利要求1所述的半导体装置，其特征在于，还包括同时产生分别供给所述像素和所述存储元件的电压的内部电压产生电路。
12.根据权利要求11所述的半导体装置，其特征在于，所述像素包括至少将保存在所述存储部的电荷量复位的复位晶体管，
所述内部电压产生电路把负电压作为所述复位晶体管截止时的栅极电压而提供给所述复位晶体管。
13.根据权利要求12所述的半导体装置，其特征在于，所述内部电压产生电路把所述存储元件用字线负复位电压作为所述复位晶体管截止时的栅极电压而提供给所述复位晶体管。
14.根据权利要求1所述的半导体装置，其特征在于，把来自存储在所述存储元件的所述多个像素的所有输出信号中的一部分输出到该半导体装置的外部，之后如果有命令，则把所述所有输出信号从所述存储元件输出到该半导体装置的外部。
15.根据权利要求1所述的半导体装置，其特征在于，还具有信号读出单元，读出来自被配置成矩阵状的所述多个像素的输出信号，
所述信号读出单元包括：配置成奇数列的像素用第1信号读出部，和配置成偶数列的像素用第2信号读出部。
16.根据权利要求15所述的半导体装置，其特征在于，所述第1信号读出部和所述第2信号读出部分别包括数量与所述各像素获取的颜色信号种类对应的信号读出电路。
17.一种摄像装置，其特征在于，具有一个或多个像素，该像素包括摄像元件和复位晶体管，该复位晶体管作为临时保存由所述摄像元件生成的电荷的存储部而使其一侧的杂质扩散层发挥作用，
通过向所述复位晶体管的另一侧的杂质扩散层暂且施加小于从施加给所述复位晶体管的栅电极的电压减去所述复位晶体管的阈值电压的值的电压，然后向所述另一侧的杂质扩散层施加与施加给所述栅电极的电压大致相同的电压，将所述存储部中所保存的电荷量复位。
18.根据权利要求17所述的摄像装置，其特征在于，所述信号读出单元通过CDS(相关双重读出)读出来自所述多个像素的输出信号。
19.根据权利要求18所述的摄像装置，其特征在于，还包括：
产生供给所述像素的电压的内部电压产生电路；
行选择电路，按照每行从被配置成矩阵状的所述多个像素中选择出成为所述信号读出单元的信号读出对象的像素，并且可以控制从所述内部电压产生电路供给所述像素的电压值，
所述像素还包括：传输晶体管，切换从所述摄像元件向所述存储部的电荷传输动作，
与所述传输晶体管的栅电极连接的信号线连接所述内部电压产生电路，并且被配置在所述像素组的列方向上，
与所述复位晶体管的栅电极连接的信号线连接所述行选择电路，并且被配置在所述像素组的行方向上。
20.一种半导体装置的制造方法，该半导体装置包括：形成有一个或多个像素的像素区域；形成有存储来自所述像素的输出信号的一个或多个存储元件的存储元件区域，
通过同一步骤形成构成所述像素区域和所述存储元件区域的各层。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于，使所述存储元件表面变粗糙。
22.根据权利要求20所述的半导体装置的制造方法，其特征在于，通过同一步骤形成连接所述存储元件的位线和连接所述像素的一部分布线结构。
23.根据权利要求22所述的半导体装置的制造方法，其特征在于，所述像素包括摄像元件和临时保存由所述摄像元件生成的电荷的存储部，
通过同一步骤形成连接所述存储部的布线结构与所述位线。
24.根据权利要求23所述的半导体装置的制造方法，其特征在于，所述像素还包括：传输晶体管，切换从所述摄像元件向所述存储部的电荷传输动作，
通过同一步骤形成连接所述传输晶体管的栅电极的布线结构和所述位线。
25.根据权利要求20所述的半导体装置的制造方法，其特征在于，形成用于调整供给所述像素的电压的像素用熔断器。
26.根据权利要求25所述的半导体装置的制造方法，其特征在于，通过同一步骤形成用于调整供给所述存储元件的电压的存储元件用熔断器和所述像素用熔断器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206119A (zh) * 2021-04-29 2021-08-03 武汉新芯集成电路制造有限公司 有源像素电路、图像传感器和电子设备

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
JP4383959B2 (ja) * 2003-05-28 2009-12-16 キヤノン株式会社 光電変換装置およびその製造方法
JP2005340475A (ja) * 2004-05-26 2005-12-08 Sony Corp 固体撮像装置
CN1992215A (zh) * 2005-12-29 2007-07-04 东部电子股份有限公司 制造cmos图像传感器的方法
US8156403B2 (en) 2006-05-12 2012-04-10 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
CN103258572B (zh) 2006-05-12 2016-12-07 苹果公司 存储设备中的失真估计和消除
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
WO2007132452A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
US7547573B2 (en) * 2006-08-01 2009-06-16 United Microelectronics Corp. Image sensor and method of manufacturing the same
US8060806B2 (en) 2006-08-27 2011-11-15 Anobit Technologies Ltd. Estimation of non-linear distortion in memory devices
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7821826B2 (en) 2006-10-30 2010-10-26 Anobit Technologies, Ltd. Memory cell readout using successive approximation
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US7706182B2 (en) 2006-12-03 2010-04-27 Anobit Technologies Ltd. Adaptive programming of analog memory cells using statistical characteristics
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
KR100806040B1 (ko) * 2007-04-16 2008-02-26 동부일렉트로닉스 주식회사 플래시 메모리 소자의 제조 방법
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8270246B2 (en) 2007-11-13 2012-09-18 Apple Inc. Optimized selection of memory chips in multi-chips memory devices
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
KR100997328B1 (ko) * 2007-12-27 2010-11-29 주식회사 동부하이텍 이미지센서 및 그 제조방법
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8212327B2 (en) * 2008-03-06 2012-07-03 Sionyx, Inc. High fill-factor laser-treated semiconductor device on bulk material with single side contact scheme
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
JP5369779B2 (ja) * 2009-03-12 2013-12-18 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
KR20100108109A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 이미지 센서 및 그 제조 방법
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
CN103081128B (zh) 2010-06-18 2016-11-02 西奥尼克斯公司 高速光敏设备及相关方法
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
JP5704848B2 (ja) 2010-06-30 2015-04-22 キヤノン株式会社 固体撮像装置およびカメラ
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
JP2014525091A (ja) 2011-07-13 2014-09-25 サイオニクス、インク． 生体撮像装置および関連方法
JP5930650B2 (ja) 2011-10-07 2016-06-08 キヤノン株式会社 半導体装置の製造方法
JP5943577B2 (ja) 2011-10-07 2016-07-05 キヤノン株式会社 光電変換装置および撮像システム
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
WO2014127376A2 (en) 2013-02-15 2014-08-21 Sionyx, Inc. High dynamic range cmos image sensor having anti-blooming properties and associated methods
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
WO2014209421A1 (en) 2013-06-29 2014-12-31 Sionyx, Inc. Shallow trench textured regions and associated methods
JP6363431B2 (ja) * 2014-08-27 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107251226A (zh) 2015-02-10 2017-10-13 奥林巴斯株式会社 摄像元件
JP6711005B2 (ja) * 2016-02-23 2020-06-17 株式会社リコー 画素ユニット、及び撮像素子
JP2019212900A (ja) * 2018-05-31 2019-12-12 パナソニックＩｐマネジメント株式会社 撮像装置
CN111627941B (zh) * 2019-02-27 2023-04-18 中芯集成电路（宁波）有限公司 Cmos图像传感器封装模块及其形成方法、摄像装置
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
WO2023210194A1 (ja) * 2022-04-28 2023-11-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952973A (ja) * 1982-09-18 1984-03-27 Canon Inc 撮像素子及び撮像装置
JP3066944B2 (ja) * 1993-12-27 2000-07-17 キヤノン株式会社 光電変換装置、その駆動方法及びそれを有するシステム
US5665959A (en) * 1995-01-13 1997-09-09 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Adminstration Solid-state image sensor with focal-plane digital photon-counting pixel array
US5786827A (en) * 1995-02-21 1998-07-28 Lucent Technologies Inc. Semiconductor optical storage device and uses thereof
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
KR100301037B1 (ko) * 1997-11-10 2001-09-03 윤종용 선택증착공정에의한반구형그레인실리콘층을사용하는커패시터형성방법
KR100464955B1 (ko) * 1998-06-29 2005-04-06 매그나칩 반도체 유한회사 메모리소자와 함께 집적화된 씨모스 이미지센서
JP2000041186A (ja) * 1998-07-22 2000-02-08 Minolta Co Ltd デジタルカメラおよびその制御方法
JP2000196995A (ja) * 1998-12-28 2000-07-14 Matsushita Electric Ind Co Ltd アナログ不揮発性メモリを使用した記録装置
JP2000260971A (ja) * 1999-03-09 2000-09-22 Canon Inc 撮像装置
US6204524B1 (en) * 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
KR20010019304A (ko) 1999-08-26 2001-03-15 김영환 고체 촬상 소자
JP3324581B2 (ja) * 1999-09-21 2002-09-17 日本電気株式会社 固体撮像装置及びその製造方法
US6441482B1 (en) * 2000-04-11 2002-08-27 Omnivision Technologies, Inc. Biometric device with integrated CMOS image sensor
JP2002231889A (ja) * 2001-01-31 2002-08-16 Sony Corp バイアス発生装置
JP2002334928A (ja) 2001-05-07 2002-11-22 Toshiba Corp 半導体装置およびその製造方法
JP4761491B2 (ja) * 2001-06-06 2011-08-31 キヤノン株式会社 固体撮像装置及びそれを用いた撮像システム
JP2003007856A (ja) * 2001-06-26 2003-01-10 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206119A (zh) * 2021-04-29 2021-08-03 武汉新芯集成电路制造有限公司 有源像素电路、图像传感器和电子设备

Also Published As

Publication number Publication date
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