CN1747068A - 非易失性存储装置以及非易失性存储装置的数据写入方法 - Google Patents

非易失性存储装置以及非易失性存储装置的数据写入方法 Download PDF

Info

Publication number
CN1747068A
CN1747068A CNA2005100888803A CN200510088880A CN1747068A CN 1747068 A CN1747068 A CN 1747068A CN A2005100888803 A CNA2005100888803 A CN A2005100888803A CN 200510088880 A CN200510088880 A CN 200510088880A CN 1747068 A CN1747068 A CN 1747068A
Authority
CN
China
Prior art keywords
control gate
memory cell
line
cell block
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100888803A
Other languages
English (en)
Other versions
CN100520970C (zh
Inventor
小平觉
小林等
前村公博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1747068A publication Critical patent/CN1747068A/zh
Application granted granted Critical
Publication of CN100520970C publication Critical patent/CN100520970C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Abstract

本发明提供可以降低功耗，并防止非易失性存储元件毁损的非易失性存储装置及其数据写入方法。各存储单元(300)包括非易失性存储元件(310)和字线开关WLS，各字线连接排列在行方向X的存储单元(300)的字线开关WLS的栅电极，各位线连接排列在列方向Y的存储单元(300)的字线开关WLS，各第一控制栅极线CG11连接各存储单元块内的M个存储单元(300)的非易失性存储元件(310)的控制栅电极，当对期望的存储单元(300)进行数据写入时，将字线写入电压施加在与期望的存储单元(300)对应的字线上，使存储单元(300)的字线开关WLS为ON，并且将位线写入电压施加在连接到存储单元(300)的位线上，向配置在存储单元块中的第一控制栅极线CG11施加控制栅极线写入电压。

Description

非易失性存储装置以及非易失性存储 装置的数据写入方法
技术领域
本发明涉及一种非易失性存储装置以及非易失性存储装置的数据写入方法。
背景技术
在非易失性存储装置中，施加在非易失性存储元件的干扰电压的对策之一是字线和位线的层次化(参考专利文献1：特开平8-222649号公报)。例如，在位线由主位线和副位线组成的非易失性存储装置中，主位线与多条副位线连接，通过控制设置在各条副位线的选择开关，提供给主位线的电压被提供给与期望的存储晶体管连接的副位线。这样，电压不会提供给没有连接期望的存储晶体管的副位线，因此，具有抑制干扰电压的效果。
但是，除了期望的存储晶体管之外还向存储晶体管的控制栅施加无用的电压，功耗大。
发明内容
鉴于上述的技术问题，本发明的目的在于，提供一种降低功耗和非易失性存储元件的毁损的非易失性存储装置以及非易失性存储装置的数据写入方法。
本发明涉及一种非易失性存储装置，其特征在于，包括：多个存储单元块，其在行方向上排列N(N为大于等于2的整数)个、在列方向上排列L(L为大于等于2的整数)个，各个存储单元块具有M(M为大于等于2的整数)个存储单元；多条字线；多条第一控制栅极线；以及多条位线；所述多个存储单元的每个包括非易失性存储元件、字线开关，所述非易失性存储元件的一端与所述字线开关的一端连接；所述多条字线的每条，共同连接所述多个存储单元中的排列在行方向上的N个存储单元块中的存储单元的所述字线开关的栅电极；所述多条位线的每条，共同连接所述多个存储单元中的排列在列方向上的L个存储单元的所述字线开关的另一端；所述多条第一控制栅极线的每条配置在各个存储单元块中，以便共同连接各个存储单元块内的所述M个存储单元的所述非易失性存储元件的控制栅电极；在被选择的存储单元块的存储单元中进行数据写入的时候，向连接在所述被选择的存储单元块的存储单元的字线施加字线写入电压，使所述被选择的存储单元块的存储单元的所述字线开关成为ON；向连接在所述被选择的存储单元块的存储单元的位线施加位线写入电压；向配置在所述被选择的存储单元块中的第一控制栅极线施加控制栅极线写入电压。
根据本发明，可以向配置在被选择的存储单元块中的第一控制栅极线施加控制栅极线写入电压，而不会向配置在除了被选择的存储单元块之外的存储单元块中的第一控制栅极线施加控制栅极线写入电压。因此，可以降低数据写入时的功耗。
另外，本发明还涉及一种非易失性存储装置，其特征在于，包括：Y译码器，其输出多个位线选择信号；M×N个位线开关，通过所述多个位线选择信号的每个被ON/OFF控制，在行方向上排列的N个存储单元块的每个连接有M条位线，与所述M条位线对应的M个位线开关的每个的一端连接在所述M条位线的每个，另一端连接在M条数据总线的各条信号线，在所述被选择的存储单元块的存储单元中进行数据写入的时候，向所述数据总线的各条信号线提供所述位线写入电压或位线非选择电压，所述Y译码器将所述位线选择信号设置为激活，使连接在对应于所述被选择的存储单元块的所述M条位线的位线开关成为ON，所述位线选择信号用于控制与连接在所述被选择的存储单元块的存储单元的位线连接的位线开关，通过将施加在所述数据总线的各条信号线的电压提供给对应于所述被选择的存储单元块的所述M条位线的每条，向连接在所述被选择的存储单元块的存储单元的位线施加所述位线写入电压或所述位线非选择电压。
根据本发明，可以向对应于被选择的存储单元块的位线施加位线写入电压，而不会向对应于除了被选择的存储单元块之外的存储单元块的位线施加位线写入电压。因此，在数据写入时，可以防止除了被选择的存储单元块之外的存储单元块的存储单元的毁损。
另外，本发明还涉及一种非易失性存储装置，其特征在于，包括多条第二控制栅极线，配置在所述多个存储单元块的每个的第一控制栅极线的一端连接在第一控制栅极开关的一端，所述多条第二控制栅极线的每条，将连接在排列在列方向上的L个存储单元块的每个的所述第一控制栅极开关的另一端共同连接，所述第一控制栅极开关的ON/OFF由字线控制，在所述被选择的存储单元块的存储单元中进行数据写入的时候，向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，在所述多条第二控制栅极线中，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，向连接在所述被选择的存储单元块的字线施加所述字线写入电压，使所述第一控制栅极开关成为ON，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，向配置在所述被选择的存储单元块中的第一控制栅极线提供所述控制栅极线写入电压。
根据本发明，可以向第二控制栅极线施加控制栅极线写入电压，该第二控制栅极线与配置在被选择的存储单元块中的第一控制栅极开关连接，而向其它第二控制栅极线施加控制栅极线非选择电压，因此，可以不向配置在与被选择的存储单元块不同的列中的存储单元块的第一控制栅极线提供控制栅极线写入电压。因此，可以降低数据写入时的功耗。
另外，本发明还涉及一种非易失性存储装置，其特征在于，基于所述位线选择信号，向所述多条第二控制栅极线的每条提供所述控制栅极写入电压，在所述被选择的存储单元块的存储单元中进行数据写入的时候，基于被设置为激活的所述位线选择信号，向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，在所述多个第二控制栅极线中，基于被设置为未激活的所述位线选择信号，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关对应于所述被选择的存储单元块。
根据本发明，基于被设置为未激活的位线选择信号，向第二控制栅极线施加控制栅极线写入电压或控制栅极线非选择电压。
另外，本发明还涉及一种非易失性存储装置，其特征在于，在所述多条第一控制栅极线的每条上连接由字线ON/OFF控制的第二控制栅极开关的一端，所述第二控制栅极开关的另一端被接地，在所述被选择的存储单元块的存储单元中进行数据写入的时候，所述第二控制栅极开关被设置为OFF，所述第二控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，在所述多条字线中，向未连接配置在所述被选择的存储单元块的字线施加字线非选择电压，所述第二控制栅极开关被设置为ON，所述第二控制栅极开关与配置在存储单元块中的第一控制栅极线连接，所述存储单元块与施加了所述字线非选择电压的字线连接，在所述多个存储单元块中，配置在与所述被选择的存储单元块的行不同的行的存储单元块内的第一控制栅极线被接地。
根据本发明，在被选择的存储单元块的存储单元中进行数据写入的时候，配置在与被选择的存储单元块的行不同的行的存储单元块内的第一控制栅极线被接地。因此，可以防止配置在与被选择的存储单元块的行不同的行的存储单元块中的存储单元的毁损。
另外，本发明涉及一种非易失性存储装置的数据写入方法，所述非易失性存储装置包括：多个存储单元块，其在行方向上排列N(N为大于等于2的整数)个、在列方向上排列L(L为大于等于2的整数)个，各个存储单元块具有M(M为大于等于2的整数)个存储单元；多条字线，其共同连接非易失性存储元件的一端与字线开关的一端连接而形成的多个存储单元中的排列在行方向上的M×N个存储单元的字线开关的栅电极；多条第一控制栅极线，其共同连接各个存储单元块内的所述M个存储单元的所述非易失性存储元件的控制栅电极；以及多条位线，其共同连接排列在列方向上的L个存储单元的所述字线开关的另一端，其特征在于，在被选择的存储单元块的存储单元中进行数据写入的时候，向连接在所述被选择的存储单元块的存储单元的字线施加字线写入电压，使所述被选择的存储单元块的存储单元的字线开关成为ON；向连接在所述被选择的存储单元块的存储单元的位线施加位线写入电压；向配置在所述被选择的存储单元块中的第一控制栅极线施加控制栅极线写入电压。
另外，本发明还涉及一种非易失性存储装置的数据写入方法，其特征在于，在所述被选择的存储单元块的存储单元中进行数据写入的时候，向数据总线的各条信号线提供所述位线写入电压或位线非选择电压，所述数据总线与一端与M条位线的每条连接的M个位线开关的另一端连接，将所述位线选择信号设置为激活，将连接在对应于所述被选择的存储单元块的所述M条位线的位线开关成为ON，所述位线选择信号用于控制与连接在所述被选择的存储单元块的存储单元的位线连接的位线开关，通过将施加在所述数据总线的各条信号线的电压提供给对应于所述被选择的存储单元块的所述M条位线的每条，向连接在所述被选择的存储单元块的存储单元的位线施加所述位线写入电压或所述位线非选择电压。
另外，本发明还涉及一种非易失性存储装置的数据写入方法，其特征在于，在所述被选择的存储单元块的存储单元中进行数据写入的时候，向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，在所述多个第二控制栅极线中，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，向连接在所述被选择的存储单元块的字线施加所述字线写入电压，使所述第一控制栅极开关成为ON，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，向配置在所述被选择的存储单元块中的第一控制栅极线提供所述控制栅极线写入电压。
另外，本发明还涉及一种非易失性存储装置的数据写入方法，其特征在于，在所述被选择的存储单元块的存储单元中进行数据写入的时候，基于被设置为激活的所述位线选择信号，向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，在所述多个第二控制栅极线中，基于被设置为未激活的所述位线选择信号，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关对应于所述被选择的存储单元块。
另外，本发明还涉及一种非易失性存储装置的数据写入方法，其特征在于，在所述被选择的存储单元块的存储单元中进行数据写入的时候，所述第二控制栅极开关被设置为OFF，所述第二控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，在所述多条字线中，向未连接配置在所述被选择的存储单元块的字线施加字线非选择电压，所述第二控制栅极开关被设置为ON，所述第二控制栅极开关与配置在存储单元块中的第一控制栅极线连接，所述存储单元块与施加了所述字线非选择电压的字线连接，在所述多个存储单元块中，配置在与所述被选择的存储单元块的行不同的行的存储单元块内的第一控制栅极线被接地。
附图说明
图1是表示本实施例中的非易失性存储装置的电路图；
图2是表示本实施例中的非易失性存储装置的存储单元的电路图；
图3是表示本实施例中的存储单元的一个示例的电路图；
图4是表示图1所示的存储单元阵列的局部电路图；
图5是表示图4所示的存储单元阵列中的选择存储单元块的电路图；
图6是表示图4所示的存储单元阵列的另一存储单元块的电路图；
图7是表示图4所示的存储单元阵列中的另一存储单元块的电路图；
图8是表示图4所示的存储单元阵列中的另一存储单元块的电路图；
图9是表示本实施例所涉及的比较例的存储单元阵列的电路图；
图10是表示包括本实施例的非易失性存储装置的电光学装置的框图。
具体实施方式
下面参照附图，对本发明的实施例进行详细说明。以下说明的实施例并不是对权利要求范围内所述的本发明内容的不当限定。还有，以下说明的结构的全部未必是本发明必须的结构要件。
1.存储单元阵列
图1示出了非易失性存储装置1000的电路图。非易失性存储装置1000包括字线电平移位器100、位线电平移位器200、地址缓冲器400、地址预译码器410、X译码器420、Y译码器430、以及存储单元阵列500，但并不限定于此。例如，非易失性存储装置1000可以不包括地址缓冲器400、地址预译码器410。在下面的图中相同符号表示相同的意思。
本实施例的非易失性存储装置1000，通过地址总线AB和数据总线DB进行数据的写入和读出。数据总线DB由M(M为大于等于2的整数)条数据线DL1～DLM构成。
如果地址信息通过地址总线AB被储存在地址缓冲器400中，地址预译码器410就进行译码处理，向X译码器420和Y译码器430输出译码结果。X译码器420根据来自地址预译码器410的译码处理结果，向各个字线电平移位器100输出激活或未激活字线选择信号。
各个字线电平移位器100根据来自X译码器420的字线选择信号，将提供给字线电平移位器100的两种电压例如通过2条字线提供给存储单元阵列500。具体地，例如当来自X译码器420的字线选择信号被设定为激活的时候，字线电平移位器100A将输入至字线电平移位器100A的输入WV1的电压提供给字线WLA1，将接地电平的电压提供给字线WLB1。相反，当来自X译码器420的字线选择信号被设定为未激活的时候，将输入至字线电平移位器100A的输入WV1的电压提供给字线WLB1，将接地电平的电压提供给字线WLA1。并且，根据数据的写入、擦除、读出的各个动作适当设定被输入至各个字线电平移位器100的输入WV1～WV1x(x为大于等于2的整数)的电压，动作的详细情况在后面说明。
在存储单元阵列500中，在行方向X上排列N(N为大于等于2的整数)个、在列方向Y上排列L(L为大于等于2的整数)个存储单元块。各个存储单元块包括M(M为大于等于2的整数)个存储单元300。另外，存储单元阵列500包括沿着列方向Y延伸形成的多个(例如N×M条)位线BL11～BLNM。存储单元300由字线开关WLS和非易失性存储元件310构成。字线开关WLS例如由CMOS开关构成。连接在各个字线电平移位器100的2条字线的一方，连接排列在行方向X的各个存储单元300的字线开关WLS的栅电极的一方。连接在各个字线电平移位器100的2条字线的另一方，连接排列在行方向X的各个存储单元300的字线开关WLS的栅电极的另一方。具体地，例如在连接在字线电平移位器100A的字线WLA1、WLB1中，字线WLA1连接排列在行方向X的各个存储单元300的字线开关WLS的栅电极的一方。另外，字线WLB1连接排列在行方向X的各个存储单元300的字线开关WLS的栅电极的另一方。
各个存储单元300的字线开关WLS的一端与非易失性存储元件310的源极或漏极连接。在多个存储单元300中，排列在列方向Y的各个存储单元300的字线开关WLS的另一端共同连接在位线。具体地，例如排列在列方向Y的各个存储单元300的字线开关WLS的另一端共同连接在位线BL11。
另外，在存储单元阵列500中，排列有多个第一控制栅极线(广义上为第一控制栅极线)CG11～CGxN，例如沿着行方向X排列有N条第一控制栅极线CG11～CG1N。另外，在列方向Y上，排列有x条控制栅极线CG11～CGx1。各条第一控制栅极线CG11～CGxN共同连接M个存储单元300的非易失性存储元件310的栅电极。并且，各条第一控制栅极线CG11～CGxN与第一控制栅极开关CGS11～CGSxN的一端连接。第一控制栅极开关CGS11～CGSxN例如由CMOS开关构成，但并不限定于此。具体地，例如控制栅极线CG11与第一控制栅极开关CGS11的一端连接，并共同连接M个存储单元300的非易失性存储元件310的栅电极。
在各个第一控制栅极开关CGS11～CGSxN的栅电极上连接有字线。连接在各个字线电平移位器100的2条字线的一方，将连接在沿着行方向X排列的N条第一控制栅极线的N个第一控制栅极开关的栅电极的一方共同连接。连接在各个字线电平移位器100的2条字线的另一方，将连接在沿着行方向X排列的N条第一控制栅极线的N个第一控制栅极开关的栅电极的另一方共同连接。具体地，例如字线WLA1共同连接N个第一控制栅极开关CGS11～CGS1N的栅电极的一方，字线WLB1共同连接N个第一控制栅极开关CGS11～CGS1N的栅电极的另一方。
并且，各个第一控制栅极线CG11～CGxN与第二控制栅极开关CGG11～CGGxN的一端连接。第二控制栅极开关CGG11～CGGxN例如由NMOS开关构成，但并不限定于此。在多个第二控制栅极开关CGG11～CGGxN中，例如沿着行方向X排列的第二控制栅极开关的栅电极通过连接在各个字线电平移位器100的2条字线中的任意一方的字线被共同连接。具体地，例如第一控制栅极线CG11与第二控制栅极开关CGG11的一端连接。各个第二控制栅极开关CGG11～CGGxN的另一端与GND连接。各个第二控制栅极开关CGG11～CGG1N的栅电极例如通过字线WLB1被共同连接，但并不限定于此。各个第二控制栅极开关CGG11～CGG1N的栅电极可以以提供与WLB1同相的信号的方式连接。
另外，在存储单元阵列500中，例如排列有N条第二控制栅极线，各个第二控制栅极线将沿着列方向Y排列的各个第一控制栅极开关的另一端共同连接，与后述的各个控制栅极线电平移位器201连接。具体地，例如第二控制栅极线CGL1将各个第一控制栅极开关CGS11～CGSx1的另一端共同连接，与控制栅极线电平移位器201连接。
各条位线BL11～BLNM与各个位线开关BLS11～BLSNM的一端连接。各个位线开关BLS11～BLSNM例如由CMOS开关构成，但并不限定于此。另外，各个位线开关BLS11～BLSNM的另一端与数据总线DB的数据线DL1～DLM连接，各条位线BL11～BLNM通过各个位线开关BLS11～BLSNM与数据总线DB连接。
具体地，例如数据线DL1～DLM通过位线开关BLS11～BLS1M与位线BL11～BL1M连接。另外，数据线DL1～DLM例如通过位线开关BLS21～BLS2M与位线BL21～BL2M连接。
通过各个位线电平移位器200进行各个位线开关BLS11～BLSNM的ON/OFF的控制。各个位线电平移位器200根据各条选择信号线SL1～SLN的选择信号，例如进行M个位线开关BLS11～BLS1M的ON/OFF的控制。具体地，从选择信号线SL1接收被设定为激活的选择信号的位线电平移位器200，例如将M个位线开关BLS11～BLS1M设定为ON。
另外，在数据写入的时候，例如从Y译码器430向程序信号线PRG提供激活的信号(例如高电平的信号或电压Vpp)。各个控制栅极线电平移位器201与各个“与”电路202的输出连接。“与”电路202只要是能进行“与”运算的电路就可以。各个“与”电路202的输入的一方与程序信号线PRG连接。各个“与”电路202的输入的另一方与各条选择信号线SL1～SLN互斥地连接。即，进行数据写入的时候，向程序信号线PRG和各条选择信号线SL1～SLN的任一方提供激活的信号，因此，各个“与”电路202中的任一个将高电平的信号输出至控制栅极线电平移位器201。这样，在各条第二控制栅极线CGL1～CGLN中，向对应的第二控制栅极线提供输入至控制栅极线电平移位器201的输入CV1的电压。例如，向控制栅极线电平移位器201的输入CV1提供控制栅极写入电压(例如8V)。
并且，例如非易失性存储元件310如果是通过向浮动栅注入和放出电子的方法进行数据写入和擦除等的元件，在各个非易失性存储元件310的浮动栅上可以连接有擦除线ERL。在本实施例中，将具有浮动栅的非易失性存储元件310作为例子说明，但并不限定于此。
图2是示出存储单元300的结构的电路图。存储单元300的字线开关WLS的栅电极的一方与字线WLA1～WLAx的任一条(例如字线WLA1)连接，字线开关WLS的栅电极的另一方与字线WLB1～WLBx的任一条(例如字线WLB1)连接。另外，字线开关WLS的一端与各条位线BL11～BLNM的任一条(例如位线BL11)连接，字线开关WLS的另一端与非易失性存储元件310的例如漏极(或源极)连接。此时，非易失性存储元件310的源极(或漏极)例如接地，被提供接地电平的电压。非易失性存储元件310的控制栅极CGT与各条第一控制栅极线CG11～CGxN(例如第一控制栅极线CG11)连接。在非易失性存储元件310的浮动栅上连接有擦除线ERL，但并不限定于此。各个存储单元300也可以不连接擦除线ERL。
例如，如果向字线WLA1提供高电平的信号，向字线WLB1提供低电平的信号，那么字线开关WLS被设定为ON状态。因此，例如位线BL11和非易失性存储元件310的例如漏极电连接。即，通过2条字线WLA1、WLB1，字线开关WLS被设定为ON状态，对存储单元300进行数据写入和数据读出等。
对图2的存储单元300进行数据写入的时候，通过2条字线WLA1、WLB1，字线开关WLS被设定为ON状态，向位线BL11提供位线写入电压(例如8V)，向第一控制栅极线CG11提供控制栅极写入电压(例如8V)。对图2的存储单元300进行数据读出的时候，向第一控制栅极线CG11提供控制栅极读出电压(例如0V)。并且，对存储单元300进行数据擦除的时候，向各条擦除线ERL施加擦除电压(例如20V)。表1示出了对图2的存储单元300进行数据写入、数据读出、以及数据擦除的各种动作的时候的工作电压。并且，在数据写入的时候，向存储单元300写入数据的时候位线写入电压例如被设定为8V，向存储单元300不写入数据的时候位线写入电压例如被设定为接地电平。另外，在数据读出的时候，用读出放大器等检测出位线BL11的电压。
表1
  数据写入   数据读出  数据擦除
  字线WLA1   字线写入电压(例如8V)   字线读出电压(例如2.75V)  接地电平
  第一控制栅极线CG11   控制栅极写入电压(例如8V)   控制栅极读出电压(例如0V)  接地电平
  位线BL11   位线写入电压(写入数据的时候例如为8V，不写入数据的时候例如为接地电平)   用读出放大器检测出  接地电平
  擦除线ERL   接地电平   接地电平  擦除电压(例如20V)
在本实施例中，非易失性存储元件310使用单层多晶硅型的存储元件，但并不限定于此。本发明可以适用于浮动栅的电子注入和放出的非易失性存储元件。例如，除了单层多晶硅型的存储元件，还可以将迭式的非易失性存储元件(例如在浮动栅的上方层压控制栅的PROM、MONOS型的存储元件等)用于非易失性存储元件310中。
图3是示出了非易失性存储元件310的结构的电路图。在单层多晶硅型的非易失性存储元件310中，杂质扩散区域312的动作与图2的控制栅极CGT的动作相同。示出用虚线围绕的部分的符号314起到浮动栅的功能，进行数据写入的时候，向用该符号314表示的浮动栅注入电子。杂质扩散区域312例如与第一控制栅极线CG11连接。字线开关WLS的一端例如与位线BL11连接，字线开关WLS的另一端与晶体管316连接。如果向字线WLA1提供高电平的信号，字线开关WLS成为ON状态，位线BL11与晶体管316电连接。
2.数据写入
图4是用于表示图1所示的非易失性存储装置1000的局部电路图。非易失性存储装置1000以存储单元块为单位进行数据写入。在本实施例的存储单元阵列500中，在行方向X上配置有N(N为大于等于2的整数)个存储块，而在列方向Y上配置有L个(L为大于等于2的整数)存储块。存储单元块由M个存储单元300构成，例如，如图4中的A1-A4所示。
例如，下面对将数据写入到存储单元块A1中的情况加以说明。在这种情况下，存储单元块A1被称为选择存储单元块，而包括存储单元块A2～A4在内的其它存储单元块被称为非选择存储单元块。
X译码器420作为字线选择信号将被设置为激活的信号(例如，高电平信号)输出到字线电平移位器100A，而将被设置为未激活的信号(例如，低电平信号)输出到其它的字线电平移位器100。
Y译码器430向选择信号线SL1提供被设置为激活的选择信号，而将未激活的选择信号提供给另外的(N-1)条选择信号线SL2-SLN。并且，Y译码器430还将激活的信号(例如，高电平信号或者电压Vpp)提供给程序信号线PRG。
位线写入电压或接地电平的电压(广义地说是位线非选择电压)被提供给构成数据总线DB的M条数据线DL1-DLM中的每一条数据线。
字线电平移位器100A从X译码器420接收被设置为激活的信号(例如，高电平信号)，并将输入到字线电平移位器100A的输入WV1中的写入字线选择电压(广义地说是字线写入电压，例如8V)提供给字线WLA1，同时将接地电平的电压提供给字线WLB1。由此，将选择存储单元块A1以及与选择存储单元块A1排列在同一行的存储单元块内(例如，存储单元块A3内)的字线开关WLS和第一控制栅极开关CGS11-CGS1N设置为ON状态，而将选择存储单元块A1以及存储单元块A3内的第二控制栅极开关CGG11-CGG1N设置为OFF状态。此外，由于X译码器420将未激活的信号(例如，低电平信号)输出到除字线电平移位器100A之外的其它字线电平移位器100中，从而与选择存储单元块A1排列在不同的行的存储单元块(例如，存储单元块A2、A4)内的字线开关WLS以及第一控制栅极开关CGS21-CGSxN被设置为OFF状态，而第二控制栅极开关CGG21-CGGxN被设置为ON状态。
另一方面，位线电平移位器200A通过选择信号线SL1接收激活的选择信号(例如，高电平信号)，并将位线开关BLS11-BLS1M设置为ON。从而，使各条位线BL11-BL1M与各条数据线DL1-DLM电连接。
剩下的各个位线电平移位器200均接收未激活的选择信号，并将位线BL21～BLNM中相应的位线开关设为OFF。
此外，由于向程序信号线PRG以及选择信号线SL1提供激活的信号，所以连接到控制栅极线电平移位器201A的“与”电路202A将高电平信号输出给控制栅极线电平移位器201A。由此，控制栅极线电平移位器201A将提供给输入CV1的电压，即，控制栅写入电压(例如8V)提供给第二控制栅极线CGL1。剩下的各个控制栅极线电平移位器201利用提供给各选择信号线SL2-SLN的未激活的选择信号将接地电平的电压(广义地说是控制栅极非选择电压)提供给第二控制栅极线CGL2～CGLN中相应的第二控制栅极线。
在此，使用图5～图8，对写入动作中的存储单元块A1-A4的工作电压进行描述。此外，在图5～图8的各存储块A1-A4中，例如，沿行方向X排列着M个存储单元300，但是为了简化说明，省略了一部分存储单元300。
图5是用于表示存储单元块A1，即，选择存储单元块A1的电路图。通过字线电平移位器100A向字线WLA1施加写入字线选择电压(广义地说是字线写入电压)，同时向字线WLB1施加接地电平的电压。由此，将包括存储单元300A和300B的选择存储单元块A1内的存储单元300的字线开关WLS以及选择存储单元块A1的第一控制栅极开关CGS11设置为ON。这时，由于向第二控制栅极线CGL1提供控制栅极写入电压，所以通过将第一控制栅极开关CGS11设置为ON，从而将控制栅极写入电压提供给选择存储单元块A1的第一控制栅极线CG11。即，向包括存储单元300A和300B的选择存储单元块A1内的存储单元300的控制栅极CGT施加控制栅极写入电压。此外，由于将接地电平的电压施加于字线WLB1，所以选择存储单元块A1的第二控制栅极开关CGG11被设置为OFF。
例如，当对存储单元300A写入数据时，将位线写入电压提供给图3中的数据总线DB的数据线DL1。由于与选择存储单元块A1对应的位线开关BLS11～BLS1M被设置为ON，所以位线写入电压被提供到位线BL11。也就是说，将控制栅极写入电压(例如，8V)施加于存储单元300A的非易失性存储元件310的控制栅极CGT，并通过位线开关WLS将位线写入电压施加在存储单元300A的非易失性存储元件310的例如漏极上。即，在存储单元300A的非易失性存储元件310中进行数据写入。此外，虽然存储单元300A的非易失性存储元件310的例如源极接地，但并不局限于此。在写入数据时，也可以将接地电平的电压提供给存储单元300A的非易失性存储元件310的例如源极。
而且，例如，当不对存储单元300B进行数据写入时，将接地电平的电压(广义地说是位线非选择电压)提供给图3中的数据总线DB的数据线DLM。由于与选择存储单元块A1对应的位线开关BLS11～BLS1M被设置为ON，所以接地电平的电压被提供到位线BL1M。也就是说，将控制栅极写入电压(例如，8V)施加于存储单元300B的非易失性存储元件310的控制栅极CGT，并通过位线开关WLS将接地电平的电压施加在存储单元300B的非易失性存储元件310的例如漏极上。即，对存储单元300B的非易失性存储元件310未进行数据写入。
图6是用于表示存储单元块A2的电路图。通过字线电平移位器100向字线WLAx施加字线非选择电压(例如，接地电平的电压)，同时向字线WLBx施加高电平电压(例如，8V)。由此，将存储单元块A2内的存储单元300的字线开关WLS以及存储单元块A2的第一控制栅极开关CGSx1设置为OFF。并且，由于将高电平电压施加于位线WLBx，所以存储单元块A2的第二控制栅极开关CGGx1被设置为ON。这时，虽然将控制栅极写入电压提供给第二控制栅极线CGL1，但是通过将第一控制栅极开关CGS11设置为OFF，从而未将控制栅极写入电压提供给存储单元块A2的第一控制栅极线CGx1。此外，由于存储单元块A2的第二控制栅极开关CGGx1被设置为ON，所以接地电平的电压被提供给存储单元块A2的第一控制栅极线CGx1。即，接地电平的电压(广义地说是控制栅极线非选择电压)被施加到存储单元块A2内的存储单元300的控制栅CGT。
当进行上述的电压施加时，即使位线写入电压被提供给与存储单元块A2对应的M条位线BL11～BL1M中的至少任意一条，由于存储单元块A2的字线开关WLS是OFF，所以不会将位线写入电压提供给存储单元300的非易失性存储元件310的例如漏极。此外，将接地电平的电压施加于存储单元块A2的存储单元300的非易失性存储元件310的控制栅极CGT。即，即使对图5所示的选择存储单元块A1的存储单元300写入数据，也不会将数据写入到存储单元块A2内的M个存储单元300中。
图7是用于表示存储单元块A3的电路图。通过字线电平移位器100A向字线WLA1施加写入字线选择电压(广义地说是字线写入电压)，同时向字线WLB1施加接地电平的电压。由此，将存储单元块A3内的存储单元300的字线开关WLS以及存储单元块A3的第一控制栅极开关CGS12设置为ON。这时，由于向第二控制栅极线CGL2提供接地电平的电压(广义地说是控制栅极线非选择电压)，所以即使第一控制栅极开关CGS12被设置为ON，也将接地电平的电压提供给存储单元块A3的第一控制栅极线CG12，而不提供控制栅极写入电压。即，向存储单元块A3内的存储单元300的控制栅极CGT施加接地电平的电压，而不施加控制栅极写入电压。此外，由于将接地电平的电压施加于字线WLB1，所以存储单元块A3的第二控制栅极开关CGG12被设置为OFF。
而且，由于通过图1所示的Y译码器430将被设置为未激活的信号(例如，低电平信号)提供给选择信号线SL2-SLN，所以未将位线写入电压从数据总线DB的各数据线DL1～DLM提供给对应于存储单元块A3的M条位线BL21～BL2M。因此，存储单元块A3的存储单元300的非易失性存储元件310的例如漏极被设置为例如浮动状态。也就是说，由于将接地电平的电压施加于存储单元块A3的存储单元300的非易失性存储元件310的控制栅极CGT，并且还将接地电平的电压提供给该存储元件310的例如源极，并将该存储元件310的例如漏极设置为浮动状态，从而未将数据写入到存储单元块A3的存储单元300中。即，即使对图5中的选择存储单元块A1的存储单元300进行数据写入，也不会将数据写入到存储单元块A3内的M个存储单元300中。
图8是用于表示存储单元块A4的电路图。通过字线电平移位器100向字线WLAx施加字线非选择电压(例如，接地电平的电压)，同时向字线WLBx施加高电平电压(例如，8V)。由此，将存储单元块A4内的存储单元300的字线开关WLS以及存储单元块A4的第一控制栅极开关CGSx2设置为OFF。并且，由于向字线WLBx施加高电平电压，所以存储单元块A4的第二控制栅极开关CGGx2被设置为ON。此外，将接地电平的电压(广义地说是控制栅极非选择电压)提供给第二控制栅极线CGL2。此外，由于存储单元块A4的第二控制栅极开关CGGx2被设置为ON，所以接地电平的电压被提供给存储单元块A4的第一控制栅极线CGx2。即，接地电平的电压被施加到存储单元块A4内的存储单元300的控制栅CGT(广义地说是控制栅极线非选择电压)。
此外，由于通过图1所示的Y译码器430将被设置为未激活的信号(例如，低电平信号)提供给选择信号线SL2～SLN，所以未将位线写入电压从数据总线DB的各数据线DL1～DLM提供给对应于存储单元块A4的M条位线BL21-BL2M。因此，存储单元块A4的存储单元300的非易失性存储元件310的例如漏极被设置为例如浮动状态。也就是说，由于将接地电平的电压施加于存储单元块A4的存储单元300的非易失性存储元件310的控制栅极CGT，并且还将接地电平的电压提供给该存储元件310的例如源极，并将该存储元件310的例如漏极设置为浮动状态，从而未将数据写入到存储单元块A4的存储单元300中。即，即使对图5中的选择存储单元块A1的存储单元300进行数据写入，也不会将数据写入到存储单元块A4内的M个存储单元300中。
3.比较例和本实施例的效果
图9是用于表示本实施例所涉及的比较例的存储单元阵列700的电路图。存储单元阵列700包括多条位线710、多条控制栅极线720、多条字线730和多个存储单元760，但并不局限于此。存储单元阵列700也可以省略例如字线730而构成。存储单元760包括选择晶体管740和非易失性存储元件750，但并不局限于此。其也可以省略选择晶体管740而构成。在存储单元阵列700中，例如沿着行方向X排列着M×N个存储单元760。
例如，当对存储单元760A写入数据时，将字线选择电压施加于字线730A，将控制栅极线写入电压施加于控制栅极线720A，并将位线写入电压施加于位线710A。由此，存储单元760A的选择晶体管740变为ON，数据被写入到存储单元760A中。
这时，控制栅极线720A将控制栅极线写入电压提供给M×N个存储单元760。如果增加所连接的存储单元760的数目，栅电极的电容和布线的电容会增大，并且还会增加数据写入时的功耗。并且，由于对不进行数据写入的存储单元760施加了不必要的电压，所以可能会导致非易失性存储元件750的毁损和数据的误写入及误擦除。
对此，本实施例的非易失性存储装置1000能够解决上述问题。在本实施例的非易失性存储装置1000中，当对例如图3所示的选择存储单元块A1进行数据写入时，将控制栅极线写入电压提供给选择存储单元块A1内的第一控制栅极线CG11和第二控制栅极线CGL1，并且向其它的第一控制栅极线CG12～CGxN及其它的第二控制栅极线CGL2～CGLN提供控制栅极线非选择电压，但不提供控制栅极线写入电压。
由此，未对除选择存储单元块A1之外的其它存储单元块的非易失性存储元件310的控制栅极CGT施加控制栅极线写入电压，从而有助于降低功耗和防止非易失性存储元件310的毁损。
此外，在本实施例的非易失性存储装置1000中，当对例如图4所示的选择存储单元块A1进行数据写入时，由于第二控制栅极开关CGG21～CGGxN被设置为ON状态，所以连接到非选择存储单元块中的、排列在与选择存储单元块A1不同的行的存储单元块(例如，存储单元块A2和A4)内的存储单元300的第一控制栅极线CG21～CGxN被设置为接地电平。即，由于能在写入数据时，将施加于与选择存储单元块A1排列在不同的行的存储单元块(例如，存储单元块A2和A4)内的非易失性存储元件310的控制栅CGT的电压设置为接地电平，所以可以防止误写入等。
如上所述，在本实施例的非易失性存储装置1000中，由于未将位线写入电压及控制栅极线写入电压提供给除所选择的存储单元块(例如，选择存储单元块A1)之外的其它存储单元块内的存储单元300，所以能够防止数据写入时，对非选择存储单元300的误写入及误擦除等。
此外，读取数据时，由于将未激活的信号(例如低电平信号或者电压0V)提供给程序信号线PRG，所以通过各控制栅极线电平移位器201向各第二控制栅极线CGL1～CGLN提供接地电平的电压(广义地说是控制栅极线非选择电压)。即，读取数据时，由于未向各存储单元300的控制栅极CGT施加控制栅极线选择电压，所以有助于防止存储单元300的毁损，降低功耗。
4.电光学装置
图10是用于表示包括非易失性存储装置1000的电光学装置2000的框图。电光学装置2000包括显示面板2100和用于驱动显示面板2100的显示驱动器2200。显示驱动器2200包括非易失性存储装置1000。
通过将非易失性存储装置1000设于显示驱动器2200上，从而能够将例如用于驱动显示面板2100的初期设定信息保存在非易失性存储装置1000中，所以可以预先为显示面板2100和显示驱动器2200设置最合适的初期设定信息。由此，用户不用进行复杂的设定操作，就可以使用显示面板2100和显示驱动器2200的初期设定信息被设置在最合适的状态的电光学装置2000。
并且，当初期设定信息被保存在使用于显示驱动器2200中的非易失性存储装置1000中时，使用的非易失性存储元件可能是只可以在初期进行多次写入。这时，如果向未选择的存储单元施加了不必要的电压，则很容易损坏非易失性存储元件。尤其，对于那种写入次数受到限制的非易失性存储元件(例如，One-Time-PROM等)，本实施例的非易失性存储装置1000也能如上所述地发挥出防止非易失性存储元件的毁损的效果。
此外，在非易失性存储装置1000的存储单元300中，作为一示例，选用了单层多晶硅型非易失性存储元件310。单层多晶硅型存储元件与积层型存储元件相比，其制膜步骤适合于显示驱动器2200的制造。积层型存储元件由于层积了多个半导体层，所以一旦将积层型存储元件内置于显示驱动器2200中，生产成本将会提升。即，使用了包括单层多晶硅型非易失性存储元件310的非易失性存储装置1000的显示驱动器2200有助于降低生产成本。
此外，单层多晶硅型存储元件与积层型存储元件相比，结构上难以实现微型化，且不利于每单位面积的电容的增加，并且功耗方面也差于积层型存储元件。但是，本实施例的非易失性存储装置1000能够防止对未选择的存储单元施加不必要的电压，所以有助于降低功耗。因此，即使在本实施例的非易失性存储装置1000中使用了单层多晶硅型存储元件也可以防止功耗的增大。
此外，本发明并不局限于以上描述的实施例，其还可以进行各种变形。例如，作为广义或同义的用语(字线写入电压，位线写入电压，控制栅极线写入电压，字线用选择电压，位线非选择电压，控制栅极线非选择电压等)引用在说明书或附图描述中的用语也可以替换为说明书或附图的其他描述中的广义或同义的用语(8V，8V，8V，接地电平的电压，接地电平的电压，接地电平的电压等)。
符号说明
300  单元  310  非易失性存储元件  430  Y译码器
500  存储单元阵列  BL11-BLNM  位线
BLS11-BLSNM  位线开关  CG11-CGxN  第一控制栅极线
CGL1～CGLN  第二控制栅极线
CGS11～CGSxN  第一控制栅极开关
CGG11～CGGxN  第二控制栅极开关
DB  数据总线  DL1～DLM  数据线
WLA1～WLAx  字线  WLB1～WLBx  字线
WLS  字线开关

Claims (10)

1.一种非易失性存储装置，其特征在于，包括：
多个存储单元块，其中，N个存储单元块设置在行方向上，L个存储单元块设置在列方向上，每个存储单元块均具有M个存储单元，其中，N为大于等于2的整数，L为大于等于2的整数，M为大于等于2的整数；
多条字线；
多条第一控制栅极线；以及
多条位线；
其中，所述多个存储单元的每个均包括非易失性存储元件、字线开关，所述非易失性存储元件的一端与所述字线开关的一端连接；
其中，所述多条字线的每条，共同连接所述多个存储单元中的排列在行方向上的N个存储单元块中的存储单元的所述字线开关的栅电极；
其中，所述多条位线的每条，共同连接所述多个存储单元中的排列在列方向上的L个存储单元的所述字线开关的另一端；
其中，所述多条第一控制栅极线的每条均配置在各个存储单元块中，以便共同连接各个存储单元块内的所述M个存储单元的所述非易失性存储元件的控制栅电极；
其中，当被选择的存储单元块的存储单元中进行数据写入时，
向连接在所述被选择的存储单元块的存储单元的字线施加字线写入电压，使所述被选择的存储单元块的存储单元的所述字线开关成为ON；
向连接至所述被选择的存储单元块的存储单元的位线施加位线写入电压；以及
向配置在所述被选择的存储单元块中的第一控制栅极线施加控制栅极线写入电压。
2.根据权利要求1所述的非易失性存储装置，其特征在于，包括：
Y译码器，其输出多个位线选择信号；以及
M×N个位线开关，通过所述多个位线选择信号的每个被ON/OFF控制，
其中，在行方向上排列的N个存储单元块的每个连接有M条位线，
其中，与所述M条位线对应的M个位线开关的每个的一端连接在所述M条位线的每个，另一端连接在M条数据总线的各条信号线，
其中，当所述被选择的存储单元块的存储单元中进行数据写入时，
向所述数据总线的各条信号线提供所述位线写入电压或位线非选择电压，
所述Y译码器将所述位线选择信号设置为激活，使连接在对应于所述被选择的存储单元块的所述M条位线的位线开关成为ON，所述位线选择信号用于控制与连接至所述被选择的存储单元块的存储单元的位线连接的位线开关，
通过将施加在所述数据总线的各条信号线的电压提供给对应于所述被选择的存储单元块的所述M条位线的每条，向连接在所述被选择的存储单元块的存储单元的位线施加所述位线写入电压或所述位线非选择电压。
3.根据权利要求2所述的非易失性存储装置，其特征在于，包括：
多条第二控制栅极线，
其中，配置在所述多个存储单元块的每个的第一控制栅极线的一端连接至第一控制栅极开关的一端，
其中，所述多条第二控制栅极线的每条，将连接在排列在列方向上的L个存储单元块的每个的所述第一控制栅极开关的另一端共同连接，所述第一控制栅极开关的ON/OFF由字线控制，以及
其中，当所述被选择的存储单元块的存储单元中进行数据写入时，
向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
在所述多条第二控制栅极线中，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
向连接在所述被选择的存储单元块的字线施加所述字线写入电压，使所述第一控制栅极开关成为ON，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
向配置在所述被选择的存储单元块中的第一控制栅极线提供所述控制栅极线写入电压。
4.根据权利要求3所述的非易失性存储装置，其特征在于，
基于所述位线选择信号，向所述多条第二控制栅极线的每条提供所述控制栅极写入电压，
其中，当所述被选择的存储单元块的存储单元中进行数据写入时，
基于被设置为激活的所述位线选择信号，向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，以及
在所述多个第二控制栅极线中，基于被设置为未激活的所述位线选择信号，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关对应于所述被选择的存储单元块。
5.根据权利要求1至4所述的非易失性存储装置，其特征在于，
在所述多条第一控制栅极线的每条上连接由字线ON/OFF控制的第二控制栅极开关的一端，
所述第二控制栅极开关的另一端被接地，
其中，当所述被选择的存储单元块的存储单元中进行数据写入时，
所述第二控制栅极开关被设置为OFF，所述第二控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
在所述多条字线中，向未连接配置在所述被选择的存储单元块的字线施加字线非选择电压，所述第二控制栅极开关被设置为ON，所述第二控制栅极开关与配置在存储单元块中的第一控制栅极线连接，所述存储单元块与施加了所述字线非选择电压的字线连接，在所述多个存储单元块中，配置在与所述被选择的存储单元块的行不同的行的存储单元块内的第一控制栅极线被接地。
6.一种非易失性存储装置的数据写入方法，所述非易失性存储装置包括：多个存储单元块，其中，N个存储单元块设置在行方向上，L个存储单元块设置在列方向上，每个存储单元块均具有M个存储单元，其中，N为大于等于2的整数，L为大于等于2的整数，M为大于等于2的整数；多条字线，其共同连接非易失性存储元件的一端与字线开关的一端连接而形成的多个存储单元中的排列在行方向上的M×N个存储单元的字线开关的栅电极；多条第一控制栅极线，其共同连接各个存储单元块内的所述M个存储单元的所述非易失性存储元件的控制栅电极；以及多条位线，其共同连接排列在列方向上的L个存储单元的所述字线开关的另一端，其特征在于，
当被选择的存储单元块的存储单元中进行数据写入时，
向连接在所述被选择的存储单元块的存储单元的字线施加字线写入电压，使所述被选择的存储单元块的存储单元的字线开关成为ON；
向连接在所述被选择的存储单元块的存储单元的位线施加位线写入电压；
向配置在所述被选择的存储单元块中的第一控制栅极线施加控制栅极线写入电压。
7.根据权利要求6所述的非易失性存储装置的数据写入方法，其特征在于，
当被选择的存储单元块的存储单元中进行数据写入时，
向数据总线的各条信号线提供所述位线写入电压或位线非选择电压，所述数据总线与一端与M条位线的每条连接的M个位线开关的另一端连接，
将所述位线选择信号设置为激活，将连接在对应于所述被选择的存储单元块的所述M条位线的位线开关成为ON，所述位线选择信号用于控制与连接在所述被选择的存储单元块的存储单元的位线连接的位线开关，
通过将施加在所述数据总线的各条信号线的电压提供给对应于所述被选择的存储单元块的所述M条位线的每条，向连接在所述被选择的存储单元块的存储单元的位线施加所述位线写入电压或所述位线非选择电压。
8.根据权利要求7所述的非易失性存储装置的数据写入方法，其特征在于，
当被选择的存储单元块的存储单元中进行数据写入时，
向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
在所述多个第二控制栅极线中，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
向连接在所述被选择的存储单元块的字线施加所述字线写入电压，使所述第一控制栅极开关成为ON，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
向配置在所述被选择的存储单元块中的第一控制栅极线提供所述控制栅极线写入电压。
9.根据权利要求8所述的非易失性存储装置的数据写入方法，其特征在于，
当被选择的存储单元块的存储单元中进行数据写入时，
基于被设置为激活的所述位线选择信号，向第二控制栅极线施加所述控制栅极线写入电压，所述第二控制栅极线与所述第一控制栅极开关连接，所述第一控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
在所述多个第二控制栅极线中，基于被设置为未激活的所述位线选择信号，向未与所述第一控制栅极开关连接的第二控制栅极线施加控制栅极线非选择电压，所述第一控制栅极开关对应于所述被选择的存储单元块。
10.根据权利要求6至9所述的非易失性存储装置的数据写入方法，其特征在于，
当被选择的存储单元块的存储单元中进行数据写入时，
所述第二控制栅极开关被设置为OFF，所述第二控制栅极开关与配置在所述被选择的存储单元块中的第一控制栅极线连接，
在所述多条字线中，向未连接配置在所述被选择的存储单元块的字线施加字线非选择电压，所述第二控制栅极开关被设置为ON，所述第二控制栅极开关与配置在存储单元块中的第一控制栅极线连接，所述存储单元块与施加了所述字线非选择电压的字线连接，在所述多个存储单元块中，配置在与所述被选择的存储单元块的行不同的行的存储单元块内的第一控制栅极线被接地。
CNB2005100888803A 2004-07-30 2005-07-29 非易失性存储装置以及非易失性存储装置的数据写入方法 Expired - Fee Related CN100520970C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004224130A JP2006048749A (ja) 2004-07-30 2004-07-30 不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法
JP2004224130 2004-07-30

Publications (2)

Publication Number Publication Date
CN1747068A true CN1747068A (zh) 2006-03-15
CN100520970C CN100520970C (zh) 2009-07-29

Family

ID=35731975

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100888803A Expired - Fee Related CN100520970C (zh) 2004-07-30 2005-07-29 非易失性存储装置以及非易失性存储装置的数据写入方法

Country Status (4)

Country Link
US (1) US7292475B2 (zh)
JP (1) JP2006048749A (zh)
KR (1) KR100727203B1 (zh)
CN (1) CN100520970C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102820058A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体存储器件及其操作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4591691B2 (ja) * 2005-06-07 2010-12-01 セイコーエプソン株式会社 半導体装置
JP4548603B2 (ja) 2005-06-08 2010-09-22 セイコーエプソン株式会社 半導体装置
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8085588B2 (en) * 2009-04-30 2011-12-27 Spansion Llc Semiconductor device and control method thereof
KR20130120858A (ko) 2012-04-26 2013-11-05 한국전자통신연구원 전달게이트가 삽입된 이이피롬 셀
KR101982141B1 (ko) 2013-01-04 2019-05-27 한국전자통신연구원 이이피롬 셀 및 이이피롬 장치
CN111508546B (zh) * 2019-01-31 2023-06-27 群联电子股份有限公司 解码方法、存储器控制电路单元与存储器存储装置
US10706936B1 (en) 2019-04-26 2020-07-07 Western Digital Technologies, Inc. System and method for avoiding back to back program failure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0088815B1 (de) * 1982-03-17 1985-12-18 Deutsche ITT Industries GmbH Elektrisch löschbare Speichermatrix (EEPROM)
DE3277715D1 (en) * 1982-08-06 1987-12-23 Itt Ind Gmbh Deutsche Electrically programmable memory array
FR2622038B1 (fr) * 1987-10-19 1990-01-19 Thomson Semiconducteurs Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede
FR2623651B1 (fr) * 1987-11-20 1992-11-27 Sgs Thomson Microelectronics Plan memoire et procede et prototype de definition d'un circuit integre electronique comportant un tel plan memoire
JP2685966B2 (ja) * 1990-06-22 1997-12-08 株式会社東芝 不揮発性半導体記憶装置
US5471422A (en) 1994-04-11 1995-11-28 Motorola, Inc. EEPROM cell with isolation transistor and methods for making and operating the same
JPH08222649A (ja) 1995-02-17 1996-08-30 Sony Corp 半導体不揮発性記憶装置
US5914514A (en) 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
KR100252476B1 (ko) 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
US6643174B2 (en) * 2001-12-20 2003-11-04 Winbond Electronics Corporation EEPROM cells and array with reduced write disturbance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102820058A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体存储器件及其操作方法
CN102820058B (zh) * 2011-06-09 2017-06-16 爱思开海力士有限公司 半导体存储器件及其操作方法

Also Published As

Publication number Publication date
KR100727203B1 (ko) 2007-06-13
US7292475B2 (en) 2007-11-06
KR20060048864A (ko) 2006-05-18
US20060023509A1 (en) 2006-02-02
CN100520970C (zh) 2009-07-29
JP2006048749A (ja) 2006-02-16

Similar Documents

Publication Publication Date Title
CN1747068A (zh) 非易失性存储装置以及非易失性存储装置的数据写入方法
JP4452463B2 (ja) レイアウト面積を減らし、バンクごとに独立的な動作を実行することができるデコーダを有するフラッシュメモリ装置
KR101361131B1 (ko) 공유되는 로우 디코더를 갖는 플래쉬 메모리 장치
US7916542B2 (en) Nonvolatile memory device with multiple page regions, and methods of reading and precharging the same
CN101079323A (zh) 稳定地进行擦除操作的非易失性半导体存储装置及其操作方法
TWI443661B (zh) 具有多層列解碼之反及閘快閃架構
US7839714B2 (en) Non-volatile semiconductor storage device and word line drive method
CN1849670A (zh) 用于闪存的升压衬底/槽编程
CN1929028A (zh) 具有统一的存储单元操作特性的非易失性半导体存储器件
CN1941204A (zh) 同时编程与编程验证的非易失性存储器
CN1892912A (zh) 页面缓冲器和非易失性存储器设备
CN101345085A (zh) 闪存设备以及擦除闪存设备的方法
CN1707799A (zh) 半导体集成电路、升压电路和电容器
US20080101120A1 (en) Method of programming multi-pages and flash memory device of performing the same
JP5249394B2 (ja) 半導体記憶装置
TW200409126A (en) A flash memory architecture with page mode erase using nmos and pmos row decoding scheme
CN1992082A (zh) 用于存储多值数据的非易失性半导体存储器
CN1832024A (zh) Nand闪存装置及其编程方法
US8976593B2 (en) Nonvolatile semiconductor device
CN1595534A (zh) 非易失性半导体存储器件
CN1734665A (zh) 铁电存储器及其驱动方法
CN1892913A (zh) 驱动存储器设备的字线的电路和方法
JP2006107713A (ja) 不揮発性メモリ装置の行デコーダ回路
US8681559B2 (en) Word line voltage boost system and method for non-volatile memory devices and memory devices and processor-based system using same
CN1405778A (zh) 半导体存储器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090729

Termination date: 20160729

CF01 Termination of patent right due to non-payment of annual fee