CN1764986B - 鉴频器或鉴相器中使用的电路 - Google Patents

鉴频器或鉴相器中使用的电路 Download PDF

Info

Publication number
CN1764986B
CN1764986B CN200480008358.3A CN200480008358A CN1764986B CN 1764986 B CN1764986 B CN 1764986B CN 200480008358 A CN200480008358 A CN 200480008358A CN 1764986 B CN1764986 B CN 1764986B
Authority
CN
China
Prior art keywords
signal
transistor
tracking
input
binary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200480008358.3A
Other languages
English (en)
Other versions
CN1764986A (zh
Inventor
米哈伊·A·T·桑杜尔伊努
埃达德·F·斯蒂卡福特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1764986A publication Critical patent/CN1764986A/zh
Application granted granted Critical
Publication of CN1764986B publication Critical patent/CN1764986B/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
    • G01R25/005—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller, or for passing one of the input signals as output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Abstract

一种跟踪数据单元(10)，包括：一对跟踪和保持电路(1、1′)，耦合到第一多路复用器(5)；时钟信号(H+、H-)，被基本上反相地输入到各个跟踪和保持电路(1、1′)中，用于确定具有速率的数据信号(D+、D-)的接收；所述跟踪和保持电路(1、1′)提供具有基本上半速率的输出信号(O)。

Description

鉴频器或鉴相器中使用的电路
技术领域
本发明涉及跟踪数据单元以及包含这种单元的锁相环电路。本发明还涉及包括在这种锁相环中的跟踪和保持电路。
背景技术
锁相环(PLL)在现代科技中被广泛使用。它通常包括至少一个压控振荡器(VCO)、鉴相器以及低通滤波器的环形连接。此外，PLL可以包括具有VCO的所谓频率环，其中VCO连接到鉴频器和另一个低通滤波器。VCO可以产生具有不同形状(例如正弦、矩形、三角形)的信号。
US-A-5,006,819公开了一种PLL，它包括作为VCO的斜坡产生电路，该斜坡产生电路用于产生具有交替正斜率和负斜率的双重斜率斜坡信号，例如三角形信号。控制信号的电平控制所述斜率。该PLL还包括响应于采样命令脉冲的采样电路，用于在采样时提供表示所述双重斜坡信号的电平的采样输出。US-A-5,006,819公开的PLL的主要缺点在于：在相对较高的频率(例如GHz范围)处很难获得三角形信号。因此，需要获得一种PLL电路，该电路在相对较高的频率范围内工作，维持电路复杂性在相对较低的水平，例如，相对容易地以合理的价格来实现。
发明内容
使用跟踪数据单元(10)实现该目的，该跟踪数据单元(10)包括：
一对跟踪和保持电路，耦合到第一多路复用器；
时钟信号，被基本上反相地输入到各个跟踪和保持电路中，用于确定具有速率的数据信号的接收；
所述跟踪和保持电路提供具有基本上半速率的输出信号(O)。
时钟信号的形状并不局限于三角形，因此所述电路基本上可以与任何类型的信号形状一起使用。数据和时钟恢复(DCR)电路可以被作为用于不归零(NZR)信号的PLL，其中不归零信号用于频率在GHz范围内的现代光学通信网络中。在这个频率范围内，使用与较低频率范围内相同的硬件实现DCR(例如，触发器)相对较难。任何触发器具有如由时钟信号确定的延迟的基本延迟以及判定延迟(例如，使输出变得稳定所需要的时间)。这些延迟都是与技术相关的，因此它们不可能非常小。因此，需要找到用于代替正如DCR的相对较高频率的设备中的触发器的设备。在输入信号全速率下进行工作的高速判定电路(例如触发器、锁存器)中，最困难的功能是存储。所述判定电路必须在全速率下进行判定，以及足够快地跟踪输入数据信号，使得不干扰判定电路(例如锁存器、触发器)的设置和保持条件。因此，在这些条件下，跟踪和保持电路是很有帮助的，因为其不用判定所述输入数据是低电平还是高电平。
在一个实施例中，所述跟踪数据单元被用于PLL中，该PLL包括第一跟踪数据单元和第二跟踪数据单元，用于接收输入信号以及被由压控振荡器产生的相应正交时钟信号控制。第一跟踪单元被耦合到用于提供二进制数据输出信号的硬限幅器。所述第二跟踪数据单元耦合到延迟单元，该延迟单元用于向一对跟踪和保持电路提供输入信号。所述跟踪和保持电路都由所述二进制输出信号控制并且经由低通滤波器向压控振荡器提供频率校正信号。上述实施例在光学通信网络中的所述数据和时钟恢复电路(用于不归零信号的锁相环)中是很有用的。因为这里涉及的频率例如根据IEEE802.16可以为10到66GHz，所以半速概念对发射器和接收器都是非常有用的。
在本发明的另一个实施例中，所述PLL还包括频率误差检测器，其包含用于接收所述频率校正信号并且由所述二进制输出信号控制的第一跟踪和保持电路和第二跟踪和保持电路，所述第一和第二跟踪和保持电路耦合到由所述二进制输出信号控制的多路复用装置，所述多路复用装置连接到限幅器，所述限幅器提供一信号，其中在减法器中从频率校正信号中减去该信号，所述减法器提供表示所述频率校正信号和所述二进制信号之间的频率误差的信号。在第一跟踪和保持电路以及多路复用器结合之后，存储和减去所述鉴相器输出，其中所述结合的任务是测量所述鉴相器输出的梯度，以及当在所述鉴相器输出发生周期漂移时产生正的和负的误差。在锁定中，鉴相器的输出在正值和负值之间转换，在低通滤波之后产生零平均信号。这就是考虑可能的选通机构以检测频率锁定条件以及如果频率误差小于阈值则截止所述频率环的原因。
在本发明的一个实施例中，利用跟踪和保持电路实现所述鉴相器。所述鉴相器包括第一输入电路和第二输入电路。所述第一和第二输入电路接收各自的正交时钟信号，并且由输入数据信号控制。所述第一和第二输入电路提供相应的第一输出信号和第二输出信号。所述第一输出信号和它的反相复制信号都输入到输出多路复用器，所述输出多路复用器通过经由硬限幅器的第二输出信号控制。所述输出多路复用器提供表示所述输入数据信号和时钟信号之间的相位误差的信号。
根据第二信号的值，鉴相器输出将是第一信号或第一信号的反相复制信号。当所述第二信号为正值(例如，在x坐标的投影例如为+Δ)时，则鉴相器输出值等于所述第一信号的值。当所述第二信号为负值(例如，-Δ)时，则需要在鉴相器的输出处将所述第一信号的值反相。因此，得到与相位误差成线性比例的输出电压。
优选地，所述跟踪和保持电路包括线性放大器，用于接收差分模拟信号，并且由具有一个相位的第一二进制时钟信号控制，在第一二进制时钟信号的第一相位中。所述线性放大器向伪锁存电路提供与所述差分模拟信号基本相等的输入信号，所述伪锁存电路由第二二进制时钟信号控制，用于存储所述输入信号以及在在第一二进制时钟信号的第二相位期间提供与所述输入信号基本相等的差分输出信号，所述第二二进制时钟信号与所述第一二进制时钟信号基本上反相，例如，相移90度。T/H电路使用时钟信号的两个相位，因此与使用单个结束结构的T/H电路相比，其操作频率基本上加倍。此外，没有反馈控制，因此T/H电路没有被所述反馈控制所减缓。相反，由所述线性放大器提供的信号直接前馈给所述伪锁存电路。
在本发明的实施例中，所述线性放大器包括第一共源极晶体管对，所述第一共源极晶体管对经由第一二进制时钟信号所控制的第一开关通过可开关的电流源在它们的共源极端施加偏压并且在它们的栅极处接收所述差分模拟信号，所述线性放大器还包括一个共漏极晶体管，所述共漏极晶体管的栅极经由基本上相等的电阻耦合到所述晶体管对的各个栅极，用于确定流经所述晶体管对的漏电流。让我们考虑晶体管对包括具有相同区域的晶体管，以及所述共漏极晶体管具有不同的区域。进一步请注意：所述公共电阻为R并且流经该电阻的电流为i，则可以有以下关系式：
V iD = 2 iR V iD = V T + 2 i 1 β 1 - V T - 2 i 1 β 3 + iR V iD = iR + V T + 2 i 3 β 3 - V T - 2 i 2 β 1 i 3 = I B - ( i 1 - i 2 ) - - - ( 1 )
在关系(1)中，β1和β3分别是与所述晶体管对和共漏极晶体管的尺寸相关的系数。VT是晶体管的阈值电压。i1和i2是经过该晶体管对的电流。ViD是差分输入信号，以及IB是由可开关的电流源提供的电流，以及i3是流经共漏极晶体管的电流。i3是相对于输入差分电压ViD的二次方程式，正如关系式(2)所示。
i 3 = I B 1 + 2 ( w 1 w 3 ) ( 1 - β 1 v iD 2 4 I B ) - - - ( 2 )
所述差分输出电流取决于所述差分输入电压，正如关系式(3)所示：
i OD = i 1 - i 2 = β 1 2 I B β 3 ( 1 + 2 w 1 w 3 ) · v ID 1 - β 1 v ID 2 4 I B - - - ( 3 )
这里要提醒的是：项β1viD 2具有电流的维度。还可以看到：如果选择IB使得β1viD 2＜＜IB，则关系式(3)简化为关系式(4)。
i OD = β 1 2 I B β 3 ( 1 + 2 w 1 w 3 ) · v ID - - - ( 4 )
因此，所述电流线性依赖于所述差分输入电压。
在本发明的另一个实施例中，所述伪锁存电路包括第二共源极晶体管对，所述第二共源极晶体管对经由所述第二二进制时钟信号控制的第二开关通过可开关的电流源在它们的共源极端施加偏压，以及在它们的栅极接收由所述差分放大器提供的信号。所述伪锁存电路还包括共漏极晶体管，所述共漏极晶体管的栅极经由基本上相等的电阻耦合到所述第二差分晶体管对的各个栅极，用于减少经过所述第二晶体管对的偏流，所述第二晶体管对交叉耦合。交叉耦合的晶体管对(例如，一个晶体管的漏极与另一个晶体管的栅极端耦合，以及反之)确定所述伪锁存电路中的正反馈。与前面描述的关系1-4所示的类似，经过共漏极晶体管的电流确定了经过所述第二晶体管对的电流。选择所述电流，使得整个放大系数为1。因此，所述伪锁存电路不能代替标准的锁存电路，在该标准的锁存电路中所述晶体管对的一个漏极为高电压，以及另一个漏极为低电压，以及反之，并且此时经过所述晶体管对的电流基本上为较大的值。因此，所述伪锁存电路提供与所述输入信号基本相等的信号。
在本发明的另一个实施例中，所述线性放大器还包括一对电容器，其交叉耦合在第一晶体管对的一个晶体管的漏极和第一晶体管对的另一个晶体管的栅极之间，分别用于减小所述放大器的输出处的串扰电流。在这种情况下，增加两个额外的虚拟电容器，以产生与所述跟踪晶体管的漏栅电容相等的寄生电容。所述电容在第一晶体管对的漏极处注入电荷，使得流经所述输出处的净串扰电流为零。
在本发明的实施例中，所述跟踪和保持电路包括级联耦合的两个基本上相同的线性放大器，用于更好地隔离来自所述伪锁存电路的输入数据。增加的线性级的功能是在保持阶段更好地将所述输出信号与输入信号隔离。选择所述增加的级的增益，使其基本上等于一，因此，在所述跟踪模式中，两个线性级的组合的输出跟踪所述输入信号。由于两个级的级联连接以及增加的电容器的中和作用，减小了输入和输出之间总的寄生电容。在实际应用中，在保持模式期间，可以在所述差分输出处增加500fF的额外电容器，以提高精度。
附图说明
通过以下参考附图对本发明示例性实施例的描述，本发明的上述以及其它特征和优势将更加明显，其中：
图1描述了根据本发明的跟踪数据单元；
图2描述了根据本发明的数据转变跟踪环的波形；
图3描述了根据本发明的鉴相器的输出波形；
图4描述了根据本发明的锁相环；
图5描述了根据本发明的锁相环中使用的鉴相器的输出信号；
图6描述了根据本发明的频率误差检测器；
图7描述了根据本发明的相位误差检测器；
图8描述了根据本发明的鉴相器产生的正交矢量，
图9描述了根据本发明的跟踪和保持电路的方框图；
图10描述了根据本发明的线性放大器的晶体管层次结构；
图11描述了根据本发明的跟踪和保持电路的第一实施例的晶体管层次结构；
图12描述了根据本发明的跟踪和保持电路的第二实施例；以及
图13描述了根据本发明的跟踪和保持电路的第三实施例。
具体实施方式
图1描述了根据本发明的跟踪数据单元10。跟踪数据单元10包括耦合到第一多路复用器5的一对跟踪和保持电路1、1′。时钟信号H+、H-被基本上反相地输入到各个的跟踪和保持电路1、1′中，用于确定具有速率的数据信号D+、D-的接收。跟踪和保持电路1、1′提供具有基本上半速率的输出信号O。在高速判定电路(其以输入信号的全速进行工作，例如触发器、锁存器)中，最困难的功能是存储。所述判定电路必须以全速进行判断，并且足够快地跟踪所述输入数据信号，使得没有干扰所述判定电路(例如，锁存器、触发器)的设置和保持条件。因此，在这些条件中，跟踪和保持电路是有帮助的，其保持所述输出数据，以及不用判定所述输入数据是低电平还是高电平。在此，多路复用器5的输出信号O与所述输入信号D+、D-基本上相等。这个电路的优势在于：通过增加由时钟信号H+、H-反相计时的两个跟踪和保持电路1、1′，跟踪和保持电路1、1′的输出可以用于产生半速率版本的输入信号。
图4描述根据本发明的锁相环(PLL)100。我们假设存在正交输入信号D+、D-。还假设系统在其输入处设置有限幅器/缓冲器，其中限幅器/缓冲器没有频带限制输入信号，以及因此，输入数据的形状基本上为是图2所示的正弦。根据图2，如果所述时钟提前，正交采样为负的，当时钟准时时，所述正交采样为零，以及当时钟推迟时所述正交采样为正的。这个状况与所述输入信号的主动转变相对应。可以按照下面的规则产生相位误差：
-如果输入信号没有转变，则保持先前的相位误差值，
-如果输入信号进行从低到高的转变，则传送正交采样，
-如果输入信号进行从高到低的转变，则将负的正交采样传送到鉴相器输出。
鉴相器的输出在一个位周期上具有单调特性，正如图3中所示。基于上述用于产生相位误差的规则，可以得到PLL 100，正如图4所示。所述PLL包括第一跟踪数据单元10和第二跟踪数据单元10′。所述跟踪数据单元10和10′接收输入信号D+、D-，以及分别被由压控振荡器(VCO)产生的正交时钟信号Hi、Hq控制。第一跟踪数据单元10被耦合到用于提供二进制数据输出信号DO的硬限幅器11。第二跟踪数据单元10′被耦合到向跟踪和保持电路对1、1′提供输入信号的延迟元件12。跟踪和保持电路1、1′都由二进制输出信号DO控制，以及经由低通滤波器LPF向压控振荡器(VCO)提供频率校正信号E。跟踪和保持电路对1、1′被耦合到多路复用器5，以实现象先前描述的一样的鉴相器。在图5中，显示了所述PLL中使用的鉴相器的输出信号FD。上述实施例在光学通信网络中的所述数据和时钟恢复电路(用于不归零信号的锁相环)中是很有用的。因为这里涉及的频率例如根据IEEE802.16可以为10到66GHz，所以半速率概念对发射器和接收器都非常有用的。
图6描述根据本发明的频率误差检测器50。频率误差检测器50包括接收频率校正信号E的第一跟踪和保持电路30以及第二跟踪和保持电路30′。跟踪和保持电路30、30′都由二进制输出信号DO控制。第一和第二跟踪和保持电路30、30′被耦合到多路复用器25，其中多路复用器25由二进制输出信号DO控制。多路复用器25耦合到限幅器35，所述限幅器35提供一个信号，其中在减法器S中从频率校正信号E中减去该信号。所述减法器S提供表示所述频率校正信号E和所述二进制信号DO之间的频率误差的信号。在第一跟踪和保持以及多路复用处理之后，存储以及减去所述鉴相器输出E，其任务是测量所述鉴相器输出E的梯度，以及当在鉴相器输出信号中发生周期漂移时产生正的或负的误差，在锁定中，鉴相器的输出在正值和负值之间转换，在低通滤波LPF之后产生零平均信号。这就是考虑可能的选通机构以检测频率锁定条件以及如果频率误差小于阈值时截止所述频率环的原因。
图7描述了根据本发明的相位误差检测器，鉴相器包括第一输入电500和第二输入电路500′。第一和第二输入电路500、500′接收相应的正交时钟信号Hq、Hi，所述第一和第二输入电路500、500′都由输入数据信号D控制，以及提供相应的第一输出信号A和第二输出信号B。所述第一输出信号A和它的反相复制信号(例如经由反相器60获得的信号)都输入到输出多路复用器OM，所述输出多路复用器OM通过经由硬限幅器250的所述第二输出信号B控制。所述输出多路复用器OM提供表示所述输入数据信号Hq、Hi和时钟信号D之间的相位误差的信号。所述输出多路复用器的选择信号是量化版的B信号。因此，我们可以使用限幅器或数字多路复用器，以产生信号B。图8表示三种可能状况(推迟、同相、提前)的矢量图。根据第二个信号B的值，所述鉴相器输出为A或者A的反相值。当第二个信号B为正值(例如，在x轴的投影，例如B＝Δ)时，则鉴相器的输出与A的值相等。当第二个信号B为负值(例如，例如B＝-Δ)时，则需要将所述第一信号反相。因此，我们得到与所述相位误差成线性比例的输出信号。产生相位误差的逻辑表示在表1中。
表1
  B＝+Δ   B＝-Δ   提前   B＝-Δ
  B＝+Δ   B＝+Δ   推迟   B＝+Δ
  B＝-Δ   B＝-Δ   提前   B＝+Δ
  B＝-Δ   B＝+Δ   推迟   B＝-Δ
在图8中，描述了B＝Δ和B＝-Δ的矢量图。
图9描述了根据本发明的优选的跟踪和保持电路1的方框图。所述跟踪和保持电路1包括线性放大器2，用于接收差分模拟信号D+、D-。线性放大器2由具有第一相位的第一二进制时钟信号H+控制。在第一二进制时钟信号H+的第一相位中，所述线性放大器2向伪锁存电路3提供与所述差分模拟信号D+、D-基本相等的前馈输入信号。伪锁存电路3由第二二进制时钟信号H-控制，用于存储所述输入信号。伪锁存电路3在第一二进制时钟信号H+的第二相位期间提供与所述输入信号D+、D-基本相等的差分输出信号LD+、LD-。第二二进制时钟信号与第一二进制时钟信号H+基本上反相，例如移位90度。T/H电路使用时钟信号的两个相位，因此操作频率为US-A-6489814中的T/H电路的操作频率的两倍。此外，没有反馈控制，因此T/H电路没有被所述反馈控制所减缓。相反，由所述线性放大器提供的信号直接前馈给伪锁存电路2。
图10描述根据本发明的优选的线性放大器2的晶体管层次结构。线性放大器2包括第一共源极晶体管对T1、T2，它们经由所述第一二进制时钟信号H+控制的第一开关S1通过可开关的电流源IDC在它们的共源极端施加偏压。第一共源极晶体管T1、T2对在晶体管的栅极处接收差分输入信号D+、D-，线性放大器2还包括共漏极晶体管T3，其栅极经由基本上相等的电阻R耦合到差分输入信号D+、D-，用于确定流经所述晶体管对的漏电流。正如关系式1到4所示的，输出电流线性依赖于输入处的差分电压。电阻RL将所述输出电流转换为电压，该电压进一步提供给所述伪锁存电路3。正如图11所示，伪锁存电路3包括第二共源极晶体管T4、T5对，它们经由第二二进制时钟信号H-控制的第二开关S2通过可开关的电流源IDC在它们的共源极端施加偏压。第二共源极晶体管T4、T5对在晶体管的栅极接收由所述差分放大器2提供的信号，例如，来自第一共源极晶体管对T1、T2的漏极的信号。伪锁存电路3还包括共漏极晶体管T6，其栅极端经由基本上相等的电阻Rg耦合到第二共源极对的晶体管T4、T5的相应栅极，用于减少流经晶体管对T4、T5的偏流。第二晶体管对T4、T5被交叉耦合，例如，一个晶体管的漏极例如耦合到另一个晶体管(例如T5)的栅极，并且反之。正如先前的关系式1-4中所示的，流经共漏极晶体管T6的电流确定了流经第二晶体管对T4、T5的电流。选择所述电流，使得整个放大系数为1。因此，所述伪锁存电路不能代替标准的锁存电路，在该标准的锁存电路中所述晶体管对的一个漏极为高电压，以及另一个漏极为低电压，以及反之，并且此时经过所述晶体管对的电流基本上为较大的值。因此，伪锁存电路3提供与输入信号D+、D-基本上相等的信号OUTP、OUTN。电容CAP表示在跟踪和保持电路之后的级的输入电容。当涉及相对较低的频率时，可以增加额外的电容CAP，用于改进保持状态中的存储处理。
图12描述根据本发明的跟踪和保持电路1的第二实施例。线性放大器2还包括一对电容器，分别交叉耦合到第一晶体管对T1、T2的一个晶体管的漏极和第一晶体管对T2、T1的另一个晶体管的栅极之间，用于减小所述放大器的输出上的串扰电流。在这种情况下，增加两个额外的伪电容器C，以产生与所述跟踪晶体管T1、T2的漏栅电容相等的寄生电容。所述电容在第一晶体管对T1、T2的漏极注入电荷，使得流经所述输出(T1、T2的漏极)的总串扰电流为零。
图13描述根据本发明的跟踪和保持电路1的第三实施例。跟踪和保持电路1包括级联耦合的两个基本相同的线性放大器2、2′，用于更好地隔离来自伪锁存电路3的输入信号D+、D-。所述增加的级的增益被选择为等于一，因此，在所述跟踪模式中，两个线性级的组合的输出跟踪所述输入信号。由于两个级2、2′的级联连接以及增加的电容器C的中和作用，减小了输入和输出之间总的寄生电容。在实际应用中，在保持模式期间，可以在所述差分输出上增加例如500fF的额外电容器CAP，以提高精度。
请注意，本发明的保护范围并不局限于此处描述的实施例。本发明的保护范围也不受权利要求中的参考数字的限制。词“包括”不排除在权利要求中所提及的那些元件之外的其它元件。元件前面的词“一个”并不排除有多个这些元件。形成本发明一部分的装置可以以专用硬件形式或者可编程处理器形式来实现。本发明归于每个新的特征或者特征的组合。显示但没有声明的方面可以在共同未决申请中声明。

Claims (8)

1.一种跟踪数据单元(10)，包括：
一对跟踪和保持电路(1、1’)，耦合到第一多路复用器(5)，
时钟信号(H+、H-)，被基本上反相地输入到各个跟踪和保持电路(1、1’)中，用于确定具有速率的数据信号(D+、D-)的接收，
所述跟踪和保持电路(1、1’)提供具有基本上半速率的输出信号(O)，
其中，所述跟踪和保持电路(1)包括：
线性放大器(2)，用于接收差分模拟信号(D+、D-)并且由具有第一相位的第一二进制时钟信号(H+)控制，
在所述第一二进制时钟信号(H+)的第一相位中，所述线性放大器(2)将与所述差分模拟信号(D+、D-)相等的前馈输入信号提供给伪锁存电路(3)，
所述伪锁存电路(3)由第二二进制时钟信号(H-)控制，用于存储所述输入信号并且在所述第一二进制时钟信号(H-)的第二相位期间提供与所述前馈输入信号相等的差分输出信号(LD+、LD-)，所述第二二进制时钟信号与所述第一二进制时钟信号(H+)基本上反相。
2.根据权利要求1所述的跟踪数据单元，其中，所述线性放大器(2)包括第一共源极晶体管对(T1、T2)，所述第一共源极晶体管对(T1、T2)经由所述第一二进制时钟信号(H+)控制的第一开关(S1)通过可开关的电流源(IDC)在它们的共源极端施加偏压并且在它们的栅极处接收所述差分模拟信号(D+、D-)，所述线性放大器(2)还包括共漏极晶体管(T3)，所述共漏极晶体管(T3)的栅极经由基本上相等的电阻(R)耦合到所述第一共源极的晶体管对(T1、T2)的栅极，用于确定流经所述晶体管对(T1、T2)的漏电流。
3.根据权利要求1所述的跟踪数据单元，其中，所述伪锁存电路(3)包括第二共源极晶体管对(T4、T5)，所述第二共源极晶体管对(T4、T5)经由所述第二二进制时钟信号(H-)控制的第二开关(S2)通过可开关的电流源(IDC)在它们的共源极施加偏压以及在它们的栅极处接收由所述线性放大器(2)提供的信号，所述伪锁存电路(3)还包括共漏极晶体管(T6)，所述共漏极晶体管(T6)的栅极经由相等的电阻(Rg)耦合到所述第二差分晶体管对(T4、T5)的相应栅极，用于减少流经所述第二晶体管对(T4、T5)的偏压电流，所述第二晶体管对(T4、T5)被交叉耦合。
4.根据权利要求2所述的跟踪数据单元，其中，所述线性放大器(2)还包括交叉耦合在所述第一晶体管对(T1、T2)的一个晶体管的漏极和所述第一晶体管对(T2、T1)的另一个晶体管的栅极之间的一对电容器，分别用于减小所述放大器的输出处的串扰电流。
5.根据权利要求4所述的跟踪数据单元，包括两个相同的线性放大器(2)的级联耦合。
6.一种锁相环，包括如权利要求1所述的第一跟踪数据单元(10)和第二跟踪数据单元(10’)，所述第一跟踪数据单元(10)和第二跟踪数据单元(10’)接收输入信号(D+、D-)并且由压控振荡器(VCO)产生的相应正交时钟信号(Hi、Hq)控制，所述第一跟踪数据单元(10)被耦合到用于提供二进制数据输出信号(DO)的硬限幅器(11)，所述第二跟踪数据单元被耦合到向一对跟踪和保持电路(1、1’)提供输入信号的延迟元件(12)，所述跟踪和保持电路都由所述二进制输出信号(DO)控制并且经由低通滤波器(LPF)向所述压控振荡器(VCO)提供频率校正信号(E)。
7.根据权利要求6所述的锁相环，还包括包含输入电路(50)的频率误差检测器，所述输入电路(50)包括如权利要求1所述的第一跟踪和保持电路(30)以及第二跟踪和保持电路(30’)，接收所述频率校正信号(E)，并且由所述二进制输出信号(DO)控制，所述第一和第二跟踪和保持电路(30、30’)被耦合到由所述二进制输出信号(DO)控制的多路复用装置(25)，所述多路复用装置(25)被耦合到限幅器(35)，所述限幅器(35)提供一信号，其中在减法器(S)中从频率校正信号(E)减去该信号，所述减法器(S)提供表示所述频率校正信号(E)和所述二进制输出信号(DO)之间的频率误差的信号。
8.一种鉴相器，包括如权利要求7所述的第一输入电路(500)和第二输入电路(500’)，第一和第二输入电路(500、500’)接收各自的正交时钟信号(Hq、Hi)，由输入数据信号(D)控制，并且提供相应的第一输出信号(A)和第二输出信号(B)，所述第一输出信号(A)和它的反相复制信号都被输入到输出多路复用器(OM)，所述输出多路复用器(OM)由所述第二输出信号(B)经由硬限幅器(250)控制并且提供表示所述输入数据信号和时钟信号之间的相位误差的信号(PD)。
CN200480008358.3A 2003-03-28 2004-03-22 鉴频器或鉴相器中使用的电路 Expired - Fee Related CN1764986B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP03100827 2003-03-28
EP03100827.9 2003-03-28
PCT/IB2004/050310 WO2004086409A1 (en) 2003-03-28 2004-03-22 Circuit for use in frequency or phase detector

Publications (2)

Publication Number Publication Date
CN1764986A CN1764986A (zh) 2006-04-26
CN1764986B true CN1764986B (zh) 2010-06-16

Family

ID=33041069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200480008358.3A Expired - Fee Related CN1764986B (zh) 2003-03-28 2004-03-22 鉴频器或鉴相器中使用的电路

Country Status (7)

Country Link
US (1) US7285999B2 (zh)
EP (1) EP1611583B1 (zh)
JP (1) JP2006521745A (zh)
CN (1) CN1764986B (zh)
AT (1) ATE347732T1 (zh)
DE (1) DE602004003574T2 (zh)
WO (1) WO2004086409A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7660563B2 (en) * 2005-09-26 2010-02-09 Cypress Semiconductor Corporation Apparatus and method for calibrating mixer offset
US7885361B2 (en) 2005-12-19 2011-02-08 Teradyne, Inc. Method and apparatus for 0/180 degree phase detector
WO2009034518A2 (en) * 2007-09-12 2009-03-19 Nxp B.V. Time-interleaved track and hold
KR102222449B1 (ko) * 2015-02-16 2021-03-03 삼성전자주식회사 탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템
CN105842537B (zh) * 2016-03-18 2018-09-04 山东交通学院 基于集成鉴相鉴频器的相位差测量方法及电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373141A (en) * 1981-01-22 1983-02-08 E-Systems, Inc. Fast updating peak detector circuit
US5510736A (en) * 1993-07-22 1996-04-23 U.S. Philips Corporation Differential sampler circuit
US5517141A (en) * 1993-11-05 1996-05-14 Motorola, Inc. Differential high speed track and hold amplifier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006819A (en) * 1990-05-21 1991-04-09 Archive Corporation Track and hold phase locked loop circuit
JP3201043B2 (ja) * 1993-01-13 2001-08-20 住友電気工業株式会社 位相周波数比較回路
US5757857A (en) * 1994-07-21 1998-05-26 The Regents Of The University Of California High speed self-adjusting clock recovery circuit with frequency detection
JPH08335860A (ja) * 1995-06-08 1996-12-17 Mitsubishi Electric Corp 差動ラッチ回路
JP3350349B2 (ja) * 1995-09-26 2002-11-25 株式会社日立製作所 ディジタル情報信号再生回路及びディジタル情報装置
ITTO980416A1 (it) * 1998-05-15 1999-11-15 Sgs Thomson Microelectronics Circuito di inseguimento e mantenimento del valore di una forma d'onda
JP3209188B2 (ja) * 1998-10-14 2001-09-17 日本電気株式会社 Ｐｌｌ回路
US7304518B2 (en) * 2003-03-28 2007-12-04 Nxp B.V. Track and hold circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373141A (en) * 1981-01-22 1983-02-08 E-Systems, Inc. Fast updating peak detector circuit
US5510736A (en) * 1993-07-22 1996-04-23 U.S. Philips Corporation Differential sampler circuit
US5517141A (en) * 1993-11-05 1996-05-14 Motorola, Inc. Differential high speed track and hold amplifier

Also Published As

Publication number Publication date
EP1611583A1 (en) 2006-01-04
WO2004086409A1 (en) 2004-10-07
DE602004003574T2 (de) 2007-10-11
DE602004003574D1 (de) 2007-01-18
JP2006521745A (ja) 2006-09-21
US20060208769A1 (en) 2006-09-21
US7285999B2 (en) 2007-10-23
ATE347732T1 (de) 2006-12-15
CN1764986A (zh) 2006-04-26
EP1611583B1 (en) 2006-12-06

Similar Documents

Publication Publication Date Title
CN1938951B (zh) 快速相位频率检测器设备
Savoj et al. High-speed CMOS circuits for optical receivers
US7724862B2 (en) Phase locked loop apparatus with adjustable phase shift
CN102870328B (zh) 具有减少的至偏置节点的耦合的pll电荷泵
CN100581095C (zh) 时钟恢复电路以及通讯装置
CN103236820B (zh) 一个包络检波器和多通路包络检波器电路
CN104539285A (zh) 数据时钟恢复电路
CN101515709B (zh) 超低失配锁相环电路的电荷泵
US20120170699A1 (en) Method to decrease locktime in a phase locked loop
CN100583298C (zh) 跟踪和保持电路
CN1764986B (zh) 鉴频器或鉴相器中使用的电路
CN102075182A (zh) 一种快速锁定的电荷泵锁相环
CN103001629B (zh) 自适应可变带宽锁相环
Desai et al. High speed clock and data recovery circuit with novel jitter reduction technique
CN203289408U (zh) 一种锁相环电路
Kossel et al. A multiphase PLL for 10 Gb/s links in SOI CMOS technology
Fouzar et al. Very short locking time PLL based on controlled gain technique
KR20020011219A (ko) 데이타 통신시스템에 있어서 클럭 및 데이타 복원회로
CN103138735B (zh) 积分速率可变的单位增益正反馈积分器及时钟恢复电路
Manian Low-Power Techniques for CMOS Wireline Receivers
Renaud et al. A CMOS three-state frequency detector complementary to an enhanced linear phase detector for PLL, DLL or high frequency clock skew measurement
CN105281720A (zh) 轨对轨比较电路与其方法
Vamvakos et al. A 576 Mb DRAM with 16-channel 10.3125 Gbps serial I/O and 14.5 ns latency
Savoj A 10-Gb/s CMOS clock and data recovery circuit
Desai et al. Quadrature Error Compensation for Jitter Reduction in High Speed Clock and Data Recovery Circuits

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20071019

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20071019

Address after: Holland Ian Deho Finn

Applicant after: NXP B.V.

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100616