CN1766862A - 包括存储器存取控制器和总线的存储器件的微处理器系统 - Google Patents

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Abstract

提供一种具有存储器件和可切换连接在存储器和直接存储器存取控制器(DMAC)之间的内部总线的处理器系统，该存储器件包括(RAM)存储器和DMAC。存储器件内的总线开关(多路转换器)交替地建立在存储器和外部处理器之间的系统总线上的第一数据传输通路和在存储器和DMAC之间的内部总线上的第二数据传输通路。当第一数据传输通路通过总线开关建立时，其支持外部处理器对存储器的随机存取。当第二数据传输通路通过总线开关建立时，其支持在处理器完全独占使用系统总线时、RAM和连接到DMAC的外部存储器件(如非易失性存储器(NVM))之间的直接存储器存取(DMA)。

Description

包括存储器存取控制器和总线的存储器件的微处理器系统
技术领域
本发明涉及用于在微处理器系统中的系统存储器(RAM)和非易失性存储器(NVM)之间直接存储器存取(DMA)数据的方法和电路。
背景技术
科技的进步，特别是数字蜂窝电话、数码相机和MP3播放器等的进步产生了对这种能力的需求：以极高的速度，在其嵌入的微处理器和随机存取存储器(RAM)之间向/从诸如非易失性存储器(NVM)的存储器件(例如闪速存储卡)传输大量数据，例如图像和声音数据。非易失性存储器(NVM)即使断电的时候也能保存其内容。
闪速存储器技术已经被优化来满足便携和嵌入式器件的需要，并且支持嵌入码存储和成批数据存储应用。NAND闪存是一种适于大量存储应用的顺序存取器件，而NOR闪存是一种更适于码存储应用的随机存取器件。NAND闪存技术连续地组织其存储单元以实现更高的密度。这减少了存取存储器阵列所需的外部触点(contact)的数量。NAND闪存数据必须顺序地存取(相比于提供快速随机并行存取的NOR闪存)。NAND闪存对于从MP3播放器和数码相机到需要大量数据存储应用的范围是理想的，尤其是当(图像)数据被分组或顺序排列时。
在早期的计算机系统设计中，系统存储器(RAM)和输入/输出(I/O)可寻址外围器件(例如盘控制器、显示器、键盘和并行或串行接口单元)之间信息的传输是直接由系统微处理器执行的。随着与外围器件交易的次数的增加和这些器件能力的扩展，在微处理器上与该传输任务相关的负担严重限制了整体系统性能。这样，最初数据传输是在数据处理电路中提供的微处理器(即中央处理单元，后面简称为CPU)的控制下进行的。因此，传统数据传输的处理速度将取决于CPU的处理速度，并且以超过CPU的处理速度的速度传输数据是不可能的。此外，处理器在大量数据的这种传输期间变得不可用。
因此，开发出了用于将微处理器从传输来自系统存储器的数据的任务中解放的技术。直接存储器存取(DMA)就是这样一种开发出来的技术。直接存储器存取(DMA)使得能进行数据处理系统和外部存储器件之间的数据传输而不使用CPU。
23图1是具有直接存储器存取控制器(DMAC)140的传统微处理器(即芯片上系统，SoC)系统100的电路方框图。控制DMA传输的DMA控制器(DMAC)140意在在系统存储器(RAM)120和非易失性存储器(NVM)130之间以高速激活处理大量数据，而不必连续使用SoC处理器110。DMAC140可操作连接并使用两个数据通路(即总线)150和160以在系统存储器(RAM)120和非易失性存储器(NVM)130之间传输数据。可操作连接到DMAC的第一数据通路150是处理器的系统总线，其连接在处理器电路(未明确示出)和(外部)存储器(RAM)120之间。可操作连接到DMAC的第二数据通路160延伸以与外部非易失性存储器(NVM)130可操作连接。在NAND NVM的情况中，第二通路160可以是具有比第一数据通路(处理器的系统总线)150少的并行导线的串行总线线路。
直接存储器存取典型方式由DMA控制器(DMAC)140处理，其被分配给协调和执行系统存储器(120)和外围器件(如NVM 130或其他系统资源)之间的数据传输的任务，而不需要微处理器(如CPU 110)的使用和干涉。通常，在DMA控制器(DMAC)140中，根据DMA传输所需的描述符(发送控制信息，又称为“初始化数据”)传输数据。描述符包括源地址、目的地址和字节计数(要传输的数据的字节数)，用来指示：要执行的传输的方向(即从存储器到外围器件或从外围器件到存储器)；系统存储器的第一地址(从/向该地址取回/写入数据)；和在期望的DMA传输操作中涉及的数据字或字节的数量。
初始化之后，外围器件(或外围控制器)，例如NVM 130可以在任何时间通过认定(assert)用于指示其准备好通过直接存储器存取操作以接收或发送数据的请求信号以启动DMA传输。DMA控制器DMAC 140相应地通过认定总线请求信号(对一些微处理器称为“HOLD”信号)获取处理器的系统总线的控制权。当微处理器检测到总线请求信号的认定时，它完成当前执行的操作，禁止其地址、数据和控制总线输出，并且认定总线确认信号。DMA控制器(DMAC 140)然后控制局部总线(即处理器的系统总线)以执行传输。
在传统的DMA传输中，(在寄存器直接模式中)，当发生请求DMA传输时，CPU(即SoC处理器110)从其独占使用中释开系统总线，然后DMA控制器在独占使用系统总线的同时执行DMA传输。此时，在DMAC中处理各种内部处理模式(这称为内部处理)。例如，DMA控制器在内部寄存器中设置传输控制信息，包括源地址、目的地址和字节计数。然后，在执行预定的差错检测后，DMA控制器开始基于DMA传输的数据传输。
通常，DMA控制器供有多条通道(如Ch1、Ch2、Ch3...)以便适应多个DMA传输的请求。通道被限定为器件和存储器之间的传输通路或存储器之间的传输通路。在传统的DMA传输中，所有的传输通路以物理方式通过处理器的系统总线。例如，4通道DMA控制器是同时控制通过四条传输通路的数据传输的DMA控制器。例如，用于视频显示的图像数据可以通过第一通道传输，而接收到的图像数据可以通过其他通道之一传输。当然，由于所有的传输通路物理上都经过处理器的系统总线，因此就系统总线而言不能在完全相同的时刻进行多个数据传输。因此，当在同一时刻请求两个或更多数据传输时，关于每条所请求的通道的数据被分成多个单位长度的数据，通过切换通道以交替传输(时间多路转换)。因而，通过多条通道的数据传输大致在同一时刻进行，以时间多路转换的方式通过处理器的系统总线。同时，在任何这样的DMA数据传输期间，处理器的系统总线对处理器是不可用的。
在传统的DMA数据传输期间，处理器的系统总线充满正在传输的数据，从而延迟了处理器的操作，或者由于等待控制处理器的系统总线的处理器的连续操作空闲而耗电。
发明内容
本发明的实施例实现了：处理器的系统存储器(如RAM)中一些数据(如图像数据)可以并且应当在DMA控制器(DMAC)的控制下直接传送到非易失性存储器(NVM)，反之亦然，而不使用和占用处理器的系统总线。通过提供存储器件内部的可切换存取的第二物理总线(这里称为“存储器内部总线”或“内部总线”)(例如，在总线开关和DMAC之间)，以及通过提供交替地将存储器(RAM)连接到每条物理总线的双向总线开关(或者这里称为MUX的总线多路转换器)，数据可以在(RAM)存储器和非易失性存储器(NVM)之间直接传输，而不使用处理器的系统总线，从而增加了性能，并且由于处理器可以同时完全独立地控制和使用其系统总线而操作或闲置，因此减少了功耗。并且，存储器(RAM)和DMAC之间的数据传输速率比图1的传统系统快，这是因为它们都在同一存储器件中。
本发明的一个实施例提供一种存储器件，包括：存储器(RAM)；直接存储器存取控制器(DMAC)；内部总线；和总线开关(如总线多路转换器)；其中，总线开关交替地建立(RAM和外部处理器之间的系统总线上的)第一数据传输通路和(RAM和DMAC之间的内部总线上的)第二数据传输通路。通过总线开关建立的第一数据传输通路支持外部处理器对存储或将要存储在RAM中的数据的随机存取。通过总线开关建立的第二数据传输通路支持RAM和连接到DMAC的外部存储器件(如非易失性存储器，NVM)之间的直接存储器存取(例如当处理器完全独占使用系统总线的时候)。
本发明的另一实施例提供一种处理器系统，包括：CPU内核；CPU内核的系统总线；直接存储器存取控制器(DMAC)；和连接到系统总线的至少一个(例如第一)总线开关。第一总线开关用于交替地建立在外部存储器和CPU内核之间的第一数据传输通路以及在存储器和DMAC之间的第二数据传输通路。第一数据传输通路支持CPU内核对存储器的随机存取。第二数据传输通路支持由DMAC执行的对存储器的直接存储器存取。第一总线开关还适用于建立第三数据传输通路以支持CPU内核和DMAC之间数据的传输，其中第三数据传输通道包括CPU内核的系统总线。
本发明的另一实施例提供一种存储器件，包括：RAM；可操作连接到第一数据通路和第二数据通路的DMAC；其中，进一步连接第一数据通路以存取RAM，而进一步连接第二数据通路以存取外部非易失性存储器。存储器件还包括用于连接外部处理器以存取RAM的第三数据通路。用于连接外部处理器以存取RAM的第三数据通路可以可操作连接到DMAC。
本发明的再一个实施例提供一种装置，包括：处理器、RAM、直接存储器存取控制器(DMAC)和非易失性存储器，其中，DMAC控制通过第一数据通路从RAM到处理器的数据存取，并且控制通过第二数据(的一部分)通路从非易失性存储器到处理器的数据存取。DMAC最好可以被布置在和包含RAM的RAM器件中。该装置还可以包括第一控制通路，便于在DMAC和处理器之间传输控制数据。该装置还可以包括仲裁器(arbiter)，用于仲裁处理器对RAM的存取或对非易失性存储器的存取。DMAC可以包括缓冲器，用于缓冲从RAM或非易失性存储器存取的数据。该装置还可以包括(总线)多路转换器，用于在处理器(通过第一数据通路)和非易失性存储器(通过第三数据通路)之间多路转换对RAM的存取。该装置还可以包括在DMAC和非易失性存储器之间相接的第一接口以及在DMAC和RAM之间相接的第二接口。非易失性存储器(NVM，如闪速存储器)和RAM之间的数据通路可以包括第一接口、缓冲器和第二接口。处理器可以从RAM取出从非易失性存储器(NVM)存取并存储在RAM中的数据。该装置还可以包括输入/输出缓冲器，用于缓冲从/向处理器的输入和输出。
此外，提供一种在具有处理器、RAM、直接存储器存取控制器(DMAC)和非易失性存储器(NVM)的装置中存取存储器的方法，该方法包括：使用DMAC，控制交替地通过第一数据通路从RAM到处理器的数据存取以及通过第二数据通路(的一部分)从非易失性存储器到处理器的数据存取。DMAC和RAM可以被布置在存储器件中。该方法还可以包括使用仲裁器仲裁对RAM的存取或对非易失性存储器(NVM)的存取。该方法还可以包括使用缓冲器缓冲从RAM或非易失性存储器存取的数据。该方法还可以包括使用(总线)多路转换器在第一数据通路和第三数据通路之间多路转换对RAM的存取。该方法还可以包括(使用第一接口)在DMAC和非易失性存储器(NVM)之间相接以及(使用第二接口)在DMAC和RAM之间相接。该方法还可以包括通过第一接口、缓冲器和第二接口选择非易失性存储器(NVM)和RAM之间的数据通路。从非易失性存储器(NVM)存取的数据可以被存储在RAM中，然后处理器可以从RAM中取出该数据。该方法还可以包括使用缓冲器缓冲从/向处理器的输入和输出数据。RAM可以是动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之一。非易失性存储器(NVM)可以是闪速存储器。
附图说明
通过参照附图对其示范性实施例的详细说明，本领域普通技术人员将理解本发明。在图4、5和6中，重复的符号A和B指的是从两个缓冲器(在DMAC 320中)顺序写入的缓冲数据；而符号“clk”(例如1clk)和大写字母T(例如TA、TB、T3)指的是时间的单位(例如，clk表示一个数据时钟周期，而TA、TB等每个表示等于数据时钟周期的倍数的时间段)，而不是元件标记。在附图中，相同的元件用相同的附图标记表示。提供附图仅仅用于说明目的，而非限制本发明的范围。
图1是表示包括非易失性存储器和直接存储器存取控制器的传统处理器系统的电路方框图；
图2A是表示根据本发明一个实施例的、包括存储器件的处理器系统的电路方框图，存储器件具有可切换连接(通过总线多路转换器)在系统存储器(RAM)和直接存储器存取控制器之间的内部总线；
图2B是表示根据本发明另一实施例的、包括存储器件的处理器系统的电路方框图，存储器件具有可切换连接(通过总线多路转换器)在系统存储器(RAM)和直接存储器存取控制器之间的内部总线；
图3A是表示根据本发明另一实施例的存储器件的功能方框图，该存储器件包括可切换连接(通过一对总线多路转换器)到外部处理器和直接存储器存取控制器的存储器(RAM)；
图3B是表示根据本发明另一实施例的存储器件的功能方框图，该存储器件包括可切换连接到外部处理器和直接存储器存取控制器(DMAC)的存储器(RAM)；
图4是图2中的直接存储器存取控制器的信号的时序图，其表示通过内部总线和DMAC从外部(NVM)存储器到系统存储器的数据传输；
图5是示出图2A中的直接存储器存取控制器的多个信号的时序图，其表示对于从外部(NVM)存储器经由DMAC到系统存储器的数据传输的仲裁方法；
图6是示出图2A中的直接存储器存取控制器的多个信号的时序图，其表示用于从处理器和从DMAC交替存取系统存储器的仲裁方法；和
图7是表示根据本发明的另一实施例的、包括处理器和直接存储器存取控制器(DMAC)的处理器系统的电路方框图，DMAC可(通过总线路由器(bus router))切换连接到系统存储器(RAM)和非易失性存储器(NVM)。
具体实施方式
图2A是表示根据本发明一个实施例的、包括存储器件220的处理器系统200的电路方框图，存储器件220具有可(通过总线多路转换器330)切换连接在系统存储器(RAM)222和直接存储器存取控制器(DMAC 320)之间的内部(存储器)总线25。处理器系统200通常包括“芯片上系统”(SoC)处理器210、存储器件220(包括具有仲裁器322的DMAC 320和总线多路转换器MUX 330)和(外部)非易失性存储器(NVM)230。存储器222可以包括同步的DRAM单元或SRAM单元。
图2A另外用虚线示出了数据可以向/从处理器210、DMAC 320、存储器RAM 222和外部非易失性存储器NVM 230之间传输的数据路径(route)(数据传输通路1、2、3和4)。
如图2A所示，数据可以在处理器210和系统存储器222之间通过数据路径1传输(如从处理器210写入系统存储器222，或者由处理器210从系统存储器222读取)，而总线开关(总线多路转换器330)可操作将系统的总线(例如10和20)连接到存储器局部总线15。另一方面，当总线开关(总线多路转换器330)改为可操作将存储器局部总线15连接到存储器内部总线(25)时，可以采用数据路径4，并且存储器222和存储器局部总线15可操作与处理器210和系统的总线(如10和20)隔离。
由总线开关(总线多路转换器MUX 330)布置并可切换连接在系统存储器(RAM)222和DMAC 320之间的内部(存储器)总线25，允许在系统存储器(RAM)222和(外部)非易失性存储器NVM 230之间的数据传输(如通过DMAC 320经由数据路径3和4)，而不使用或占用处理器的系统总线(如10、20)。由于处理器210(及其系统总线10、20)可以同时独立地操作，因此可以减少功耗。
仲裁器322控制处理器210和存储器222之间(通过数据路径1)、处理器210和DMAC 320之间(通过数据路径2)和DMAC 320和存储器222之间(通过数据路径4)的数据传输。仲裁器322不直接控制DMAC 320和非易失性存储器NVM 230之间的数据传输，但其操作可以影响DMAC 320和非易失性存储器NVM 230之间(通过数据路径3)的数据传输。具体地说，仲裁器322的功用是选择应当在何时通过数据路径1(处理器210和存储器222之间)、或通过数据路径2和3(处理器210和NVM 230之间经由DMAC320)、或通过数据路径4和3(NVM 230和存储器222之间经由DMAC 320的DMA)执行数据传输。仲裁器322通常接收来自处理器210的请求信号(nREQ)，并且发送授权信号(nGRANT)给处理器210。当处理器210需要存取存储器222时，处理器210发送激活(“Low”)请求信号(nREQ)给仲裁器322。当仲裁器322授权处理器210存取存储器222时，仲裁器322发送激活(“Low”)授权信号(nGRANT)给处理器210。
                        数据传输概要
当处理器210接收到来自仲裁器322的激活(active)(“Low”)授权信号(nGRANT)时，可以执行数据路径“1”传输(处理器210至存储器222)，并且处理器(210)产生第一芯片选择信号(nCS0)；
当处理器210接收到来自仲裁器322的激活(“Low”)授权信号(nGRANT)时，可以执行数据路径“2”传输(处理器210至DMAC 320)，并且处理器(210)产生第二芯片选择信号(nCS1)；
当NVM为“Ready”(准备好)时(参见图4)，可以执行数据路径“3”传输(DMAC 320至NVM 230)(仲裁器322不直接控制DMAC和NVM之间的数据传输)。当处理器210(经由数据路径1)存取存储器222时，NVM230可以将其数据(经由数据路径3)发送给DMAC 320的寄存器324。
当在来自处理器的请求信号nREQ变为无效(“High”)状态后，处理器210接收到来自仲裁器322的无效(inactive)(“High”)授权信号(nGRANT)时，可以开始数据路径“4”传输(DMAC 320至存储器222)，并且DMAC产生第三芯片选择信号(nCS2)。
处理器系统200还可以包括一个或多个接口(I/F)电路，其置于处理器210、DMAC 320、存储器RAM 222和外部非易失性存储器NVM 230之间的数据路径中。第一存储器接口电路(MEM I/F)212置于系统总线10和系统总线扩展部分20之间的数据路径1和2中。第二存储器接口电路(MEM I/F)340置于存储器内部总线25和存储器内部总线扩展部分27之间的数据路径4中。如果采用NAND(串行)型非易失性存储器NVM 230，则非易失性存储器接口电路(NVM I/F)224可以包括串并转换器和并串转换器。
接口电路(212、340、224)中的一个或多个可以包括FIFO(先入先出)电路，其是一种缓冲器类型，其中第一个到达的字节第一个离开。FIFO典型方式用于各种计算机和通信接口应用中的数据缓冲。FIFO可以被分为两类：同步的和异步的。同步FIFO具有单一的时钟以控制读和写，而异步FIFO具有分别的时钟用于读和写端口。FIFO典型方式在数据通信中通过“缓冲”数据减少数据丢失的机会。这样，器件驱动器就可以一次从FIFO读出所有数据，同时通信仍然持续填充更多数据到FIFO。
在本发明的至少一个实施例中，总线开关(总线多路转换器330)可以由一组并行的双掷开关或者功能等效物(如低阻抗半导体双向传送门)、微机械开关等来实现。
在本发明的其他实施例中(例如见图2B)，对于数据传输可以消除或不使用与DMAC 320连接的总线20的支线(spur)，并且当总线开关用于可操作将这些总线连接成一条连续的数据传输通路时，可以通过总线开关(330)重新映射图2A中所示的数据路径2，以便将数据从总线10到总线20到总线25到总线27传送到DMAC 320。
图2B是表示根据本发明另一实施例的、包括存储器件220-B的处理器系统200-B的电路方框图，存储器件220-B具有可切换连接(通过总线多路转换器SW1)在系统存储器(RAM)和直接存储器存取控制器之间的内部总线25。除了硬线连接处理器210的CPU内核与DMAC 320的系统总线10没有支线，图2B的存储器件220-B与图2A的存储器件相同。
在由DMAC 320执行的在非易失性存储器(NVM 230)和系统存储器(RAM 222)之间的DMA数据传输期间，总线开关SW1可以被配置成将处理器CPU内核的系统总线10与存储器(RAM 222)的总线15断开(隔离)。在由DMAC 320执行的在非易失性存储器(NVM 230)和系统存储器(RAM222)之间的DMA数据传输期间，总线开关SW1将被配置成可操作将DMAC的第一总线与存储器(RAM 222)的总线15连接；而非易失性存储器(NVM230)可操作连接到DMAC，而不需要介于其间的总线开关。这样，可以执行NVM和存储器(RAM 222)之间或反向的DMA数据传输，而不使用或占用处理器CPU内核的系统总线10。
在处理器CPU内核对系统存储器(RAM 222)随机存取期间，第一总线开关SW1将被配置成可操作将处理器CPU内核的系统总线10与存储器(RAM 222)的总线15连接；并且，第一总线开关SW1可以被配置成将DMAC320的总线25与存储器(RAM 222)的总线15断开。
在本发明的这个实施例中，第一总线开关SW1被配置成可操作将处理器CPU内核的系统总线10与存储器(RAM 222)的总线15连接；并且可操作将DMAC 320的总线25与存储器(RAM 222)的总线15连接。在本实施例中，第一总线开关SW1还可以被配置成可操作将处理器CPU内核的系统总线10与DMAC 320的总线25连接。
例如，在第一总线开关SW1可操作将CPU内核与存储器(RAM 222)的总线15(以支持随机存取)连接的同时(以支持随机存取)，DMAC 320可以向/从非易失性存储器(NVM 230)传输数据。
又例如，在第一总线开关SW1可操作将CPU内核与DMAC 320连接的同时，DMAC 320可以向/从非易失性存储器(NVM 230)传输数据。开关SW1的这种配置将支持CPU内核和非易失性存储器NVM 230之间(通过DMAC320)的数据传输。
图3A是表示根据本发明一实施例的存储器件220-a的功能方框图，存储器件220-a包括可切换交替连接(通过一对总线多路转换器)到外部处理器(未示出，见图2A)和直接存储器存取控制器DMAC 320的存储器(RAM)222。
存储器件220-a包括：由两个(单向)多路转换器(332、334)组成的总线多路转换器330和输入/输出缓冲器350。输入/输出(I/O)缓冲器350可以包括FIFO(先入先出)电路，并且可以可操作连接到处理器系统总线10。
DMAC 320包括用来控制向/从存储器222的数据传输的仲裁器(322)，以及用来操作从NVM 230接收的数据的寄存器324。为了使能数据路径“1”传输(处理器210至存储器222)，使用信号线nCS0、CTRL、WDATA和RDATA0(例如，当处理器210接收到来自仲裁器322的激活授权信号nGRANT时，处理器210产生第一芯片选择信号(nCS0)用于在处理器210和存储器222之间收发数据)；为了使能数据路径“2”传输(处理器210至DMAC 230)，使用信号线nCS1、CTRL、WDATA和RDATA1(例如，当处理器210接收到来自仲裁器322的激活授权信号nGRANT时，处理器210产生第二芯片选择信号(nCS1)用于在处理器210和DMAC 320之间收发数据)；为了使能数据路径“3”传输(DMAC 320至NVM 230)，经由NVM I/F电路224发送和接收数据(仲裁器322不控制DMAC和NVM之间的收发)；为了使能数据路径“4”传输(DMAC 320至存储器222)，使用信号线nCS2、CTRL2、WDATA2和RDATA0(例如，当处理器210接收到来自仲裁器322的激活授权信号nGRANT时，DMAC 320产生第三芯片选择信号(nCS2)。
DMAC 320中的寄存器324包括两个缓冲器(缓冲器“A”和缓冲器“B”，未示出)，每个寄存器缓冲器的大小是16字节。经由NVM I/F电路224从NVM 230接收的数据交替地填充缓冲器。在一个缓冲器(例如缓冲器B)被来自NVM 230的数据填充的同时，可以在处理器210不存取存储器222时将存储在另一个缓冲器(例如缓冲器A，其之前被充满数据)中的数据(经由数据路径4)写入存储器222中。接着，在(当处理器210不存取存储器222时)另一缓冲器(即缓冲器A)被来自NVM 230的数据填充的同时，可以将存储在一个缓冲器(即缓冲器B，其之前被充满数据)中的数据(经由数据路径4)写入存储器222中。
图3B是表示根据本发明另一实施例的存储器件的功能方框图，该存储器件包括可切换连接(通过一对总线多路转换器)到外部处理器(未示出)和直接存储器存取控制器(DMAC)的存储器(RAM)。
存储器件220-B包括：由开关和(单向)总线多路转换器(332)组成的总线隔离器334-n以及输入/输出缓冲器250等。
DMAC 320包括用来控制向/从存储器222的数据传输的仲裁器(322)，以及用来处理来自NVM 230的数据的寄存器324(包括缓冲器)。为了使能数据路径“1”传输(处理器210对存储器222的随机存取)，关闭总线开关334-n并且如图3A所示使用信号线nCS0、CTRL、WDATA和RDATA0(例如，当处理器210接收到来自仲裁器322的激活授权信号nGRANT时，处理器210产生第一芯片选择信号(nCS0)用于在处理器210和存储器222之间收发数据)。
DMAC 320中的寄存器324包括一个或多个缓冲器(例如图2A中的缓冲器“A”和缓冲器“B”)。
图4是是图2A中的直接存储器存取控制器DMAC 320的信号的时序图，其表示通过内部总线25和DMAC 320从外部NAND(NVM)存储器230到系统存储器222(即DRAM单元)的数据传输(路径3和4)。“NAND R/B”信号指示NAND型NVM 230是处在“Ready(准备好)”状态(即准备好数据传输)还是“Busy(忙)”状态(即未准备好数据传输)。图4中的“NANDIO”时间线指示要(经由数据路径3)发送到DMAC 320的数据的特定类型，例如命令与地址(CMD&ADDR)、“A”数据(写入缓冲器A的数据)或“B”数据(写入缓冲器B的数据)。图4中的“SDRAM DQ”时间线指示从DMAC(经由路径4)到存储器222的A或B数据的传输。
如图4所示，当“NAND R/B”信号指示NAND型NVM 230处于“Ready”状态(准备好数据传输)时，数据除了发送到交替的缓冲器(A和B)中，连续地从NVM 230发送到DMAC 320中的寄存器(缓冲器A和B)324。并且，即使在NVM离开“READY”并且进入“Busy”状态之后，从NVM 230发送到寄存器(缓冲器A和B)324的缓冲数据随后也可以被依次写入存储器222(SDRAM DQ)中。并且，当NVM返回“Ready”状态时，从NVM 230到DMAC 320中的寄存器(缓冲器A和B)324的数据传输在中断后恢复。这样，从NVM到DMAC 320中的寄存器(缓冲器A和B)324的数据传输是可中断的。并且，从DMAC 320到存储器222的数据传输是间歇和可中断的，允许由处理器210对存储器222间歇的或不间断的存取。从NVM 230填充DMAC 320中的每个缓冲器A和B的数据传输分别发生在TA或TB时间段内(例如TA等于TB)。
图5是示出图2A中的直接存储器存取控制器DMAC 320的多个信号的时序图，其表示对于从外部(NVM)存储器通过DMAC到(没有由处理器进行数据存取的)系统存储器的数据传输(经由数据路径3和4)的仲裁方法。
如前面所述，从NVM 230到DMAC 320(经由数据路径3)传输的数据交替存储在寄存器324的缓冲器A和B中(见图2A)，并且当处理器不存取存储器时作为数据A和数据B交替地从DMAC发送到存储器222。
当DMAC的nGRANT信号变为无效(“High”)(例如在时间t20处以及之后)，并且当处理器的请求信号(nREQ)变为无效(“High”)状态时，在nREQ信号变为无效(“High”)状态之后的一个时钟周期开始，寄存器324中(从“NAND”NVM 230接收的)缓冲数据(例如A)可以被发送到存储器222。如果nREQ变为激活状态(“Low”)，则停止从寄存器324到存储器222的(例如缓冲器A数据)数据传输(例如在T3时间段内)。
接着，在时间段T3之后(即在时间t30处以及之后)，当请求信号(nREQ)再次变为无效(“High”)状态时，在nREQ信号变为无效(“High”)状态之后的一个时钟周期开始，寄存器324中的下一缓冲数据(例如B)被发送到存储器222。如果nREQ变为激活状态(“Low”)，则停止从寄存器324到存储器222的(例如缓冲器B数据)数据传输(例如在T3时间段内)。如果nREQ没有立即变为激活状态(“Low”)，则如图4所示继续从寄存器324到存储器222的缓冲数据传输(例如从缓冲器A，然后从缓冲器B，再从缓冲器A等)(例如直到nREQ变为激活状态(“Low”)为止)。
如图5所示，处理器具有存取存储器222的优先权，因此即使当DMAC320中的缓冲器B被(“NAND NVM数据)填充(即在时间t30之后的一个时钟)另外准备好发送到存储器222时，到存储器222的(缓冲器B数据)的传输也要一直等到处理器将其nREQ信号变为无效状态(“High”)之后。
图6是示出图2A中的直接存储器存取控制器DMAC 320的多个信号的时序图，其表示用于从处理器和从DMAC 320交替存取系统存储器222的仲裁方法。图6的时序图表示处理器和DMAC 320交替存取存储器的示范性顺序。特别地，图6表示在时间t1开始的第一处理器存取(PROCESSOR ACCESS1)，紧跟着是在时间t5开始的从DMAC 320中的缓冲器A的数据传输，然后紧跟着是在时间t7开始的从DMAC 320中的缓冲器B的数据传输，紧跟着是在时间t10开始的第二处理器存取(PROCESSOR ACCESS 2)。
如图6所示，处理器具有存取存储器222的优先权，因此即使当DMAC320中的缓冲器A被(“NAND NVM数据)填充并且准备好发送到存储器222时(如在时间t3到时间t4)，(缓冲器A数据)的传输也要一直等到PROCESSOR ACCESS 1完成并且在处理器将其nREQ信号变为无效状态(“High”)(在时间t4)之后为止。在来自DMAC的nGRANT信号和来自处理器的nREQ信号都为激活(“Low”)时，PROCESSOR ACCESS 1(在时间t1)开始。这样，只有在nREQ为无效(“High”)之后(如在时间t4)，才能(如在时间t5)开始到存储器222的(NVM数据A和B的)内部传输。
如图6进一步所示，缓冲器A直到之前存储在缓冲器A中的数据完全传输到存储器222(即直到时间t7)，才重新被(来自NAND NVM 230的)数据填充。然而，在缓冲器A被来自NVM 230的更多“NAND”数据填充时(在时间t7开始)，存储在缓冲器B中的数据(从时间t6开始)被传输到存储器222。
在存储在缓冲器B中的数据(从时间t6开始)被传送到存储器222时，来自处理器的nREQ信号在时间t8变为激活(“Low”)，直到存储在缓冲器B中的数据传输完成之后，第二处理器存取PROCESSOR ACCESS 2才开始，这样将B数据存储到存储器222中(即直到时间t10)。在时间t8，处理器再次期望存取存储器222，但必须等待直到nGRANT在t9变为激活(“Low”)。这是由于仲裁器322直到存储在缓冲器B中数据传输拥有完成传输所需的完整时间周期(即TB)为止，才认定nGRANT信号为激活(“Low”)(即直到在t7周期TB之后的时间t9)。
通常，在处理器210存取存储器222时(即时间t1到t5)，NVM 230将数据发送到DMAC 320的寄存器324中的缓冲器A和B。如果来自NVM的数据(A、B)需要发送到存储器222，则当请求信号(nREQ)变为无效(“High”)状态时，在nREQ信号变为无效(“High”)状态之后一个时钟周期(即在时间t5开始)，在寄存器324中缓冲的数据(A、B)被发送到存储器222。如果处理器210需要存取存储器222，则处理器210(例如在时间t8)发送激活(“Low”)请求信号nREQ给仲裁器322，仲裁器322决定何时发送激活(“Low”)授权信号nGRANT给处理器210(例如在时间t9，为完成NAND数据B的传输给出足够时间TB)，于是，停止从DMAC 320的寄存器324到存储器222的数据传输，并且处理器210存取存储器222(在时间t10)。
图7是表示根据本发明的另一实施例的、包括具有CPU内核的处理器210-C和直接存储器存取控制器(DMAC 320)的处理器系统700的电路方框图，DMAC 320可切换连接(通过总线路由器330-C)到系统存储器(RAM 222)和非易失性存储器(NVM 230)。总线路由器330-C包括至少一个总线开关(如SW1)，配置以交替将存储器222的总线15与处理器CPU内核的系统总线10连接和隔离。处理器CPU内核的系统总线10可以可操作与存储器222的总线15断开，例如在DMAC 320执行的DMA数据传输期间。或者，处理器CPU内核的系统总线10可以可操作与存储器222的总线15连接，例如在处理器的CPU内核对系统存储器222的随机存取期间(或者在DMAC 320执行的对存储器222的DMA存取期间)。
图7所示的总线路由器330-C包括两个总线开关SW1和SW2，每个包括至少双向总线多路转换器(例如一组双极开关或半导体等效物)的功能。每个总线开关SW1和SW2可操作连接到处理器CPU内核和DMAC 320。每个总线开关SW1和SW2的第一极(并行的一组极)可操作连接到处理器CPU内核的系统总线10。每个总线开关SW1和SW2的第二极(并行的一组极)可操作连接到DMAC 320的总线10。第一总线开关SW1的第三极(并行的一组极)可操作连接到系统存储器(RAM 222)的总线15。第二总线开关SW2的第三极(并行的一组极)可操作连接到非易失性存储器(NVM 230)的总线。
在DMAC 320执行的非易失性存储器(NVM 230)和系统存储器(RAM222)之间的DMA数据传输期间，总线开关SW1和SW2可以被配置以将处理器CPU内核的系统总线10与存储器(RAM 222)的总线15和非易失性存储器(NVM 230)的总线断开(隔离)。在DMAC 320执行的非易失性存储器(NVM 230)和系统存储器(RAM 222)之间的DMA数据传输期间，总线开关SW1将被配置成可操作连接DMAC的第一总线与存储器(RAM 222)的总线15；而总线开关SW2将被配置成可操作连接DMAC的第二总线与非易失性存储器(NVM 230)的总线。这样，可以在不使用或占用处理器CPU内核的系统总线10的情况下，执行NVM和存储器(RAM 222)之间或反向的DMA数据传输。
在处理器CPU内核随机存取系统存储器222期间，第一总线开关SW1将被配置成可操作连接处理器CPU内核的系统总线10与存储器(RAM 222)的总线15；而第二总线开关SW2可以被配置成将处理器CPU内核的系统总线10与非易失性存储器(NVM 230)的总线断开。
在本发明的某些实施例中，第一总线开关SW1和第二总线开关SW2中的至少一个被配置成可操作连接处理器CPU内核的系统总线10与DMAC320的总线(例如第一总线或第二总线)。例如，第一总线开关SW1可以可操作连接CPU内核与DMAC 320，同时，第二总线开关SW2可以可操作连接DMAC 320与非易失性存储器(NVM 230)。总线路由器330-C中的开关SW1和SW2的这种配置将支持CPU内核和非易失性存储器(NVM 230)之间(通过DMAC 320)的数据传输。
已经描述了本发明的示范性实施例，应当理解的是，由所附权利要求书限定的本发明不受前面描述中阐明的特定细节所限，并且可以在不背离所要求的构思和范围的情况下对其进行多种明显变型。

Claims (42)

1.一种存储器件，包括：
RAM；
具有第一数据通路和第二数据通路的直接存储器存取控制器(DMAC)，连接第一数据通路以存取RAM，连接第二存储器以存取外部非易失性存储器；和
由外部处理器连接以存取RAM的第三数据通路。
2.如权利要求1所述的存储器件，还包括第一控制通路，用于在DMAC和处理器之间传输控制数据。
3.如权利要求1所述的存储器件，还包括仲裁器，用于仲裁对RAM的存取或对非易失性存储器的存取。
4.如权利要求1所述的存储器件，其中，所述DMAC包括缓冲器，用于缓冲从RAM或非易失性存储器存取的数据。
5.如权利要求1所述的存储器件，还包括多路转换器，用于在第一数据通路和第三数据通路之间多路转换对RAM的存取。
6.如权利要求1所述的存储器件，还包括用于锁存来自处理器的数据的寄存器。
7.如权利要求1所述的存储器件，还包括在DMAC和非易失性存储器之间相接的第一接口以及在DMAC和RAM之间相接的第二接口。
8.如权利要求7所述的存储器件，其中，非易失性存储器和RAM之间的数据通路由第一接口、缓冲器和第二接口来限定。
9.如权利要求1所述的存储器件，其中，处理器通过第三数据通路取出从非易失性存储器存取的数据。
10.如权利要求1所述的存储器件，还包括输入/输出缓冲器，用于缓冲从/向处理器的输入和输出数据。
11.如权利要求1所述的存储器件，其中，RAM是DRAM和SRAM之一。
12.如权利要求11所述的存储器件，其中，非易失性存储器是闪速存储器。
13.一种包括处理器、RAM、直接存储器存取控制器(DMAC)和非易失性存储器的装置，其中，DMAC控制通过第一数据通路从RAM到处理器的数据存取，并且控制通过第二数据通路从非易失性存储器到处理器的数据存取。
14.如权利要求13所述的装置，其中，DMAC和RAM被布置在RAM器件中。
15.如权利要求14所述的装置，还包括第一控制通路，用于在DMAC和处理器之间传输控制数据。
16.如权利要求14所述的装置，还包括仲裁器，用于仲裁对RAM的存取或对非易失性存储器的存取。
17.如权利要求14所述的装置，其中，所述DMAC包括缓冲器，用于缓冲从RAM或非易失性存储器存取的数据。
18.如权利要求14所述的装置，还包括多路转换器，用于在第一数据通路和第三数据通路之间多路转换对RAM的存取。
19.如权利要求14所述的装置，还包括在DMAC和非易失性存储器之间相接的第一接口以及在DMAC和RAM之间相接的第二接口。
20.如权利要求19所述的装置，其中，非易失性存储器和RAM之间的数据通路由第一接口、缓冲器和第二接口来限定。
21.如权利要求14所述的装置，其中，处理器通过RAM取出从非易失性存储器存取的数据。
22.如权利要求14所述的装置，还包括输入/输出缓冲器，用于缓冲从/向处理器的输入和输出数据。
23.如权利要求14所述的装置，其中，RAM是DRAM和SRAM之一。
24.如权利要求14所述的装置，其中，非易失性存储器是闪速存储器。
25.一种在包括处理器、RAM、直接存储器存取控制器(DMAC)和非易失性存储器的装置中存取存储器的方法，该方法包括：使用DMAC，控制通过第一数据通路从RAM到处理器的数据存取以及通过第二数据通路从非易失性存储器到处理器的数据存取。
26.如权利要求25所述的方法，其中，DMAC和RAM被布置在RAM器件中。
27.如权利要求26所述的方法，还包括使用仲裁器仲裁对RAM的存取或对非易失性存储器的存取。
28.如权利要求25所述的方法，还包括使用缓冲器缓冲从RAM或非易失性存储器存取的数据。
29.如权利要求25所述的方法，还包括使用多路转换器在第一数据通路和第三数据通路之间多路转换对RAM的存取。
30.如权利要求25所述的方法，还包括使用第一接口在DMAC和非易失性存储器之间相接以及使用第二接口在DMAC和RAM之间相接。
31.如权利要求30所述的方法，还包括由第一接口、缓冲器和第二接口限定非易失性存储器和RAM之间的数据通路。
32.如权利要求25所述的方法，其中，从非易失性存储器存取的数据被存储在RAM中，并且处理器从RAM取出该数据。
33.如权利要求25所述的方法，还包括使用缓冲器缓冲从/向处理器的输入和输出数据。
34.如权利要求25所述的方法，其中，RAM是DRAM和SRAM之一。
35.如权利要求25所述的方法，其中，非易失性存储器是闪速存储器。
36.一种存储器件，包括：
存储器；
直接存储器存取控制器(DMAC)；
存储器和DMAC之间的内部总线；和
总线多路转换器；
其中，总线多路转换器交替地建立在存储器和外部处理器之间的系统总线上的第一数据传输通路和在存储器和DMAC之间的内部总线上的第二数据传输通路。
37.一种处理器系统，包括：
CPU内核；
CPU内核的系统总线；
直接存储器存取控制器(DMAC)；和
连接到系统总线的第一总线开关，用于交替地建立在外部存储器和CPU内核之间的第一数据传输通路以及在存储器和DMAC之间的第二数据传输通路。
38.如权利要求37所述的处理器系统，其中，第一数据传输通路支持CPU内核对存储器的随机存取。
39.如权利要求37所述的处理器系统，其中，第二数据传输通路支持由DMAC执行的对存储器的直接存储器存取。
40.如权利要求37所述的处理器系统，其中，第一总线开关还适用于建立第三数据传输通道以支持CPU内核和DMAC之间数据的传输。
41.如权利要求40所述的处理器系统，其中，第三数据传输通道包括CPU内核的系统总线。
42.如权利要求40所述的处理器系统，其中，第三数据传输通道支持非易失性存储器(NVM)和CPU内核之间数据的传输。
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