CN1783328A - 具有快速预充电位线的存储器阵列 - Google Patents

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Abstract

本发明提供一种具有一特殊行的存储器单元与一参考位线的集成电路存储器阵列，其中参考位线作为供阵列中的位线的共享预充电与箝位控制的参考。预充电晶体管连接至阵列中的各条位线，并适合于将各条位线的电压预充电至靠近一目标电平。一检测器具有连接至参考位线的输入及连接至多条位线的预充电晶体管的输出。检测器产生一预充电信号，其在参考位线具有靠近目标电平的电压时截止预充电晶体管，并在参考位线具有低于目标电平的电压时导通预充电晶体管。

Description

具有快速预充电位线的存储器阵列
技术领域
本发明涉及集成电路存储器装置，特别是涉及在这种存储器装置中的感测电路。
背景技术
集成电路存储器装置逐渐小型化与快速化。在存储器装置上的尺寸与速度的一项限制起源于用来进行预充电的电路以及在准备来自阵列的感测数据的偏压位线。为这些目的所使用的典型结构示于美国专利第6,219,290号，发明名称为「存储器单元感测放大器(MEMORY CELL SENSE AMPLIFIER)」，发明人为Chang等人；美国专利第6,498,751号，发明名称为「供非易失性存储器使用的快速感测放大器(FAST SENSE AMPLIFIER FOR NONVOLATILEMEMORIES)，发明人为Ordonez等人；以及美国专利第6,392,447号，发明名称为「具有改进灵敏度的感测放大器(SENSE AMPLIFIER WITH IMPROVEDSENSITIVITY)」，发明人为Rai等人。
图1显示使用于现有技术存储器装置的基本偏压结构。这些存储器装置包含多个感测放大器，例如感测放大器22、23、24与25。在所显示的系统中，感测放大器22具有连接至位线BL0的一第一输入及连接至线26上的一参考电压的一第二输入。感测放大器23具有连接至位线BL1的一第一输入及连接至线27上的一参考电压的一第二输入。感测放大器24具有连接至位线BL2的一第一输入及连接至线28上的一参考电压的一第二输入。感测放大器25具有连接至位线BL127的一第一输入及连接至线29上的一参考电压的一第二输入。如所显示的，设置有一些感测放大器，例如8个、16个、32个、64个、所显示的128个或更多个，其用以感测来自一存储器阵列的一些并列数据位。译码电路(未显示)用以从典型的集成电路存储器装置的数千行的存储器单元之间选择多行的存储器单元，用以相对于寻址处理而连接至位线。在图1中，所显示的存储器单元30连接至位线BL0，所显示的存储器单元31连接至位线BL1，所显示的存储器单元32连接至位线BL2，而所显示的存储器单元33连接至位线BL127。一电容CBL显示于图中，其表示在位线BL0上到达在存储器阵列中的一选定行的一选定存储器单元的路径的总位线电容。于位线VBL上的电压藉由以经由负载晶体管14-17的电流来充电位线电容CBL所建立。
每一条位线BL0，BL1，BL2，...BL127包含一偏压结构，用以在准备感测时对位线施以偏压。在所显示的实施例的供位线BL0使用的偏压结构包含一箝位晶体管10与一负载晶体管14。箝位晶体管11和负载晶体管15与位线BL1连接。箝位晶体管12和负载晶体管16与位线BL2连接。箝位晶体管13和负载晶体管17与位线BL127连接。在所显示的实施例的负载晶体管14-17包含各自的n-通道MOS晶体管，其栅极与漏极连接至一供应电位VDD，而其源极连接至各条位线的一感测节点(于感测放大器输入端标示为VCELL)。箝位晶体管10-13包含各自的n-通道MOS晶体管，其漏极连接至感测节点(VCELL)，其源极连接至在阵列中经由译码电路而连接至选定存储器单元的导体，且其栅极连接至各个回授反相器18-21的输出。至回授反相器18-21的输入连接至箝位晶体管10-13的源极，并连接至在阵列中经由译码电路而连接至选定存储器单元的导体。
在运作时，负载晶体管与箝位晶体管将感测节点维持于一个被设计成能匹配感测放大器运作并允许快速感测的电平。因此，感测节点维持于一个通常正好在参考电压(在感测放大器输入端标示为VREF)之上的电平。请参考位线BL0，当位于箝位晶体管10的源极的位线BL0上的电压VBL达到一个在回授反相器18的触发点的电平时，回授反相器18的输出开始下降并开始截止箝位晶体管10，这会减少电流流动并倾向于允许箝位晶体管10的源极的电压停止上升或下降。一项平衡条件藉由此种动态回授而建立于位线BL0上，且一小电流会通过负载晶体管14。在感测节点VCELL的电压落于目标电平，且位线准备好感测。在间隔允许感测节点的电压落于目标电平之后，存储器单元藉由施加一字符线电位至存储器单元的栅极(譬如至一选定字符在线)而被存取以供感测。如果存储器单元由于施加于其栅极上的电压而导通，则感测节点上的电压将降低至参考电压VREF以下。另一方面，如果存储器单元因应于施加于其栅极上的电压而不导通或切断，则于感测节点上的电压将不会降低。感测放大器决定感测节点上的电压是如何表现并产生指示储存于存储器单元的数据的数值的一输出信号。
在现有技术中所熟知的替代实施例中，如图2所示，动态回授反相器被一单纯的偏压VBIAS置换。因此，显示于图2的实施例包含负载晶体管40与箝位晶体管41，其以类似图1的负载晶体管14与箝位晶体管10的方式配置。偏压VBIAS由一参考电压电路产生，并被施加至箝位晶体管41的栅极。箝位晶体管41的源极经由译码电路(未显示)而连接至一选定存储器单元。位线电容以如上所述对于图1的电容器CBL表示。在负载晶体管40与箝位晶体管41之间的感测节点连接至一感测放大器42。在图2的电路以类似于上述关于图1的方式运作，而没有动态回授。当位线的电压VBL达到低于偏压VBIAS的横越过箝位晶体管41的大约一阈值电压降(Threshold voltage drop)的电平时，箝位晶体管41就开始截止并减少电流流动。动态平衡利用落于一目标值的感测节点VCELL的电压而实现。于此时点，预充电步骤完成，且位线准备好感测。在存取一存储器单元时，单元数据影响节点VCELL的电压，导致其快速移动至一高单元阈值VCELL_HVT或至一低单元阈值VCELL_LVT。被施加至感测放大器42的参考电压VREF设定于大约在VCELL_HVT与VCELL_LVT的中间的数值。在感测放大器42的VCELL与VREF的目标值之间的裕度大到足以覆盖噪声影响，但尽可能小以供快速感测。
使感测节点的电压落于其目标电平所需要的时间会限制这种感测系统的速度。因此，已提供如图3所示的预充电技术，其在提高位线电压VBL的过程期间施加较高的电流以于感测节点建立目标电平。在图3的现有技术的实施例中，一位线藉由未显示的译码电路而连接至一选定存储器单元53。位线的箝位晶体管51连接至感测节点VCELL。一负载50(例如显示于图1与图2的二极管接法的晶体管，但是亦可以设置其它型式的负载)连接于感测节点VCELL与一供应电位VDD之间。感测放大器52连接至感测节点VCELL与一参考电压VREF，如上所述。箝位晶体管51的栅极连接至偏压VBIAS，类似参考图2所作的说明。在一替代系统中，如图1所示连接的一动态回授反相器用以偏压箝位晶体管51的栅极。额外预充电电流经由晶体管54与晶体管55而提供。晶体管54为n-通道MOS晶体管，其源极连接至箝位晶体管51的源极，且其栅极连接至箝位晶体管51的栅极，使其接收相同的偏压VBIAS(或回授反相器的相同输出)。晶体管55为p-通道MOS晶体管，其漏极连接至晶体管54的漏极，其源极连接至一预充电电源电压，虽然不是必要的，但是此预充电电源电压通常是与负载电源电压VDD相同的电源电压。晶体管55的栅极由一逻辑信号PRE所控制，其在位于一低电平时可将预充电致能，所采用的方法是利用因而是很小的横越过晶体管55的压降而导通晶体管55成为饱和状态。晶体管54为具有高于箝位晶体管51的阈值电压的阈值电压的晶体管。较高阈值譬如藉由使晶体管54具有较狭长的通道区而实现。因此，在预充电间隔期间，提供了经由负载50与晶体管55两者的数条预充电路径。当位线VBL上的电压为低值时，晶体管54与51将导通。当位线VBL上的电压趋近于VBIAS(低于晶体管54的阈值，包含本体效应)，晶体管54将因其较高的阈值电压而第一个截止，并禁能经由晶体管55的预充电路径。动态平衡将如上所述地在负载50与箝位晶体管51之间被实现，藉以使感测节点落于目标电平。因为经由晶体管55的路径在预充电运作的第一部分期间致能，所以更多电流会被施加至充电位线电容CBL，且位线VBL上的电压会更快速地上升。因此，落于目标电压上的感测系统会更加快速。利用较短的预充电间隔，可实现快速的感测。
虽然在存储器装置方面已经成功地应用这些现有技术，但是当存储器存取速度增加时，部件尺寸会减少，且需要部署更复杂的与更高度并列的感测结构，在每个位线对于复杂偏压结构的需求变成集成电路存储器的尺寸与成本的限制因子。因此需要提供在集成电路上占据较少空间、运作较快与消耗较少功率的感测系统。
发明内容
本发明的一种集成电路存储器装置包含一个存储器单元阵列，其具有特殊行的存储器单元与连接至此特殊行的一参考位线，其中参考位线作为供阵列中的多字元在线的一共享预充电控制信号使用的参考。本发明的一实施例的存储器装置包含具有多行与列的一存储器单元阵列。多条位线连接至阵列中的多行，而多条字符线连接至阵列中的多列。特殊行的存储器单元与参考位线包含于装置上以作为存储器阵列的一部分，或作为邻接存储器阵列的一部件。箝位电路连接至多条位线中的各条位线，并适合于避免各条位线的电压超过一目标电平。预充电电路亦连接至多条位线中的各条位线，并适合于将各条位线的电压辅助设定成靠近目标电平。亦提供有一个检测器，其具有连接至参考位线的输入与连接至在多条位线的预充电电路的输出，并运作以基于来自参考位线的时序信息来致能与禁能预充电电路。
在本发明的一个实施例中，一参考箝位比较器亦连接至参考位线，并于其输出产生的一偏压，该偏压在参考位线具有低于目标电平的电压时，以一第一偏压电平导通箝位电路，并在参考位线具有靠近目标电平的电压时，以低于第一偏压电平的一第二偏压电平导通箝位电路。依此方式，箝位电路在第一部分的预充电循环期间接收较高电压，并传导更多电流以增加预充电位线的速度。当参考位线的电压靠近目标电平时，预充电检测器产生预充电控制信号以截止多条位线的预充电电路，而箝位比较器将偏压切换至一较低电平，箝位晶体管于此较低电平维持于一箝位条件，且动态平衡可被实现以准备位线以供感测用。
所披露的实施例包含一电路，其导致检测器产生预充电信号，此信号在比较器从较高的第一偏压电平切换至较低的第二偏压电平之前截止预充电晶体管。电路可依于此说明的方式实施，此方式是使用连接至参考位线的一并列箝位晶体管与负载，其中并列箝位晶体管具有连接至参考位线的参考箝位晶体管的源极的源极、经由负载连接至负载电源电压的漏极以及连接至比较器的输出的栅极。于本实施例中的检测器的输入连接至并列箝位晶体管的漏极，而并列箝位晶体管具有高于该参考箝位晶体管的一阈值，在参考箝位晶体管开始箝位节点以确保预充电晶体管在箝位晶体管被切换至较低偏压电平之前被截止以前，这会导致其截止且其漏极的电压上升。
本发明的一实施例中的参考位线配置成：藉由譬如在结构上匹配阵列中的位线，使在参考位线的预充电期间的电压改变匹配正被存取以供感测用的阵列中的位线的电压改变，来仿真在阵列中的位线的时序(Timing)。于一例子中，参考位线所连接至的特殊行的存储器单元包含相同数目的存储器单元以作为阵列中的一行存储器单元。
本发明的一实施例包含参考位线的一参考预充电电路、参考位线的一参考箝位电路以及参考位线的一参考负载。参考预充电电路、参考箝位电路与参考负载配置成与阵列中的位线的对应的预充电电路箝位电路与负载相匹配，使参考位线的电压在经由参考预充电晶体管与参考箝位晶体管的预充电期间，本质上以相同于为了预充电与箝位的时序的目的所作的于阵列中的位线的电压的改变速率而改变。
依据上述的本实施例的一种适合与存储器阵列的多条位线一起使用的感测放大器，包含一虚设单元(Dummy Cell)或一个配置成仿真在阵列中的存储器单元的电压阈值作用情形的虚设单元阵列。虚设单元用以产生一参考电压以供感测放大器使用，感测放大器追踪由于温度改变等等所产生的阵列中的存储器单元的阈值电压的改变。
一般而言，本发明亦说明用以感测一存储器装置中的数据的方法，于此的存储器装置包含一个含有多行与列的存储器单元阵列，多条位线连接至阵列的多行，而多条字符线连接至阵列中的多列。此方法包含以一特殊行的存储器单元与一条连接至特殊行的存储器单元的参考位线来仿真多条位线中的位线的时序。在多条位线中的各条位线的节点被预充电至靠近一目标电平，以因应基于参考位线的时序所产生的一预充电信号。另外，利用可对应于一偏压而响应的箝位晶体管，在各条位线的节点被箝位成靠近一目标电平。此偏压基于参考位线的时序而产生。于一实施例中，当参考位线具有低于目标电平的电压时，此偏压具有一第一偏压电平；当参考位线具有靠近目标电平的电压时，此偏压具有一第二较低偏压电平。在说明于此的一实施例中，关闭阵列中的预充电晶体管的预充电信号在箝位晶体管上的偏压从较高的第一偏压电平被切换至较低的第二偏压电平之前被施加。
根据本发明的技术，一特殊参考位线与电路连接以产生一预充电控制信号与箝位偏压信号，以供阵列中的多个预充电电路与箝位电路使用。一检测器电路合并于参考位线，取代了譬如如参考图1所说明的使用多个动态回授反相器，这会减少在感测系统中的电流消耗并缩小布局面积。另外，这些优点与在所披露技术的实施例中的快速预充电一起提供，藉由自动定时序的预充电信号与为箝位电路所产生的双偏压而提供，于此的第一偏压用来启动流经箝位晶体管的较高电流来改善预充电的速度，而第二偏压为一箝位偏压使用以建立供感测用的动态平衡。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
附图说明
图1显示一种现有技术的基于动态反相器回授的感测电路。
图2显示一种现有技术的基于静态偏压电压箝位的感测电路。
图3显示一种现有技术的感测电路，其包含一个伴随电压箝位的快速预充电电路。
图4显示一种包含特殊位线与共享箝位偏压的感测电路。
图5显示一种包含特殊位线、共享箝位偏压与快速预充电切换的感测电路。
图6为一种包含说明于此的技术的集成电路存储器装置的简化方块图。
附图符号说明
BL0-BL127～位线
N1-N2～箝位晶体管
10-13～箝位晶体管
14-17～负载晶体管
18-21～回授反相器
22-25～感测放大器
26-29～线
54-55～晶体管
30～存储器单元
31-33～存储器单元
40～负载晶体管
41～箝位晶体管
42～感测放大器
50～负载
51～箝位晶体管
52～感测放大器
53～存储器单元
100-102～存储器单元
103-105～箝位晶体管
106-108～负载晶体管
109-111～感测放大器
120～比较器
121～存储器单元
122～箝位晶体管
123～负载晶体管
200-202～存储器单元
203-205～箝位晶体管
206-208～负载
209-211～预充电晶体管
220～比较器
221～存储器单元
223-234～负载
225～预充电晶体管
226～检测器
600～存储器阵列
601～页/列译码器
602～特殊行
603～行译码器
604～位线导体
605～总线
606～感测放大器与数据输入结构
608～电压源
609～状态机器
611～数据输入线
612～数据输出线
613～电路
614～参考位线导体
623～箝位/偏压结构
624～电路
633～预充电结构
634～电路
640～参考虚设单元
具体实施方式
以下参见图4至图6提供本发明的实施例的详细说明。
图4显示包含一参考位线DMBL(虚设位线)与供高速度与低功率预充电用的共享偏压电路的感测电路。一存储器阵列以存储器单元100-102表示，在一存储器单元阵列中可找出各行，并选定用以藉由未显示的译码电路连接至位线。所显示的电容器符号CBL与每一条位线相关。电容器符号CBL表示用以接达至一选定单元的总位线电容。在所显示的实施例中，在存储器单元阵列中有N条位线，标示为BL0，BL1，...BLN。箝位晶体管103-105与负载晶体管106-108包含于各条位线BL0-BLN上，并以完全相同于所显示的实施例的方式配置。箝位晶体管103作为位线BL0上的一箝位电路。于本实施例中，箝位晶体管103为n-通道MOS晶体管，其源极连接至一导体，该导体因而经由译码电路连接至选定存储器单元，其漏极连接至一感测节点VCELL，而其栅极连接至一偏压节点VBIAS。负载晶体管106作为位线BL0上的负载。负载晶体管为n-信道MOS晶体管，其漏极与栅极连接至供应电位VDD，而其源极连接至感测节点VCELL。位线BL1上的箝位晶体管104与负载晶体管107以同样的方式配置。同样地，位线BLN上的箝位晶体管105与负载晶体管108亦以同样的方式配置。如所显示的，箝位晶体管103-105它们的栅极连接至在施加偏压VBIAS的一比较器120的输出的一共通节点。位线BL0上的感测节点VCELL连接至感测放大器109。同样地，位线BL1上的感测节点VCELL连接至感测放大器110。位线BLN上的感测节点VCELL连接至感测放大器111。每一个感测放大器109-111包含连接至一参考电压VREF的一第二输入。感测放大器109-111提供输出数据DOUT，其表示储存于各个选定存储器单元100-102的数据。
参考位线DMBL配置成仿真阵列中的位线BL0-BLN的时序作用情形。于所显示的本实施例中，参考位线DMBL藉由未显示的译码电路连接至特殊行的存储器单元，类似于阵列中的位线BL0-BLN上的连接方式。在特殊行中的一选定存储器单元121显示于图中，表示连接至参考位线DMBL的特殊行的存储器单元的结构与阵列中的数行存储器单元的结构相匹配。同样地，所显示的电容器符号CDMBL表示到达参考位线DMBL上的选定存储器单元121的路径的电容。一箝位晶体管122与一负载晶体管123包含于参考位线DMBL上。箝位晶体管122为n-通道MOS晶体管，其源极连接至参考位线的一导体，该导体因而经由译码电路、或与负责阵列中的位线的负载对阵列中的译码电路相关的其它结构而连接至选定存储器单元121。箝位晶体管122的漏极连接至一参考感测节点VDM，而其栅极连接至偏压节点VBIAS。在参考位线DMBL上的负载晶体管106为n-通道MOS晶体管，其漏极与栅极连接至供应电位VDD，而其源极连接至参考感测节点VDM在一个实施例中的参考感测节点VDM连接至一虚设感测放大器(未显示)，或具有类似阵列中的位线的实际感测放大器的负载的负载的其它结构，使参考位线的作用情形仿真实际位线的作用情形，以实现提供说明于此的箝位与预充电控制的目的。
比较器120具有连接至一参考电压VDET的一第一输入(负极性)与连接至参考位线的箝位晶体管122的源极的一第二输入(正极性)。例如电位VDD的一第一供应电位以及低于第一供应电位并接近位线的一目标预充电电压的一第二供应电位VB被施加至比较器120。举例而言，在一个实施例中，VDD大约是3伏特，而VB大约是2.3伏特。比较器120的输出为偏压VBIAS，其在参考位线电压低于参考电压VDET时具有接近供应电位VDD的电平，并在参考位线的电压高于参考电压VDET时具有靠近第二供应电位VB的电平。在所显示的实施例中，电压VDET被设定于大约VB减去箝位晶体管122的阈值的电平。依此方式，当参考位线的电压趋近于VB减去箝位晶体管122的阈值时，参考位线达到平衡且感测节点VDM上的电压达到稳定。同样地，电压VBIAS被施加至在阵列中的所有的位线BL0-BLN上的箝位晶体管103-105的栅极。紧接着在比较器120将电压VBIAS从供应电位VDD切换至供应电位VB之后，在阵列中的预充电循环完成，且在阵列中的位线BL0-BLN准备好感测。在存取一存储器单元时，单元数据影响节点VCELL的电压，导致其快速朝向一高单元阈值VCELL_HVT移动或朝向一低单元阈值VCELL_LVT移动。施加至感测放大器109、110、111的参考电压VREF被设定成大约在VCELL_HVT与VCELL_LVT中间的数值。在感测放大器109、110、111的VCELL与VREF上的目标值之间的裕度大到足以覆盖噪声影响，但是要尽可能小以供快速感测用。
图5显示感测电路的另一种实施例，其包含一参考位线DMBL(虚设位线)与供高速与低功率预充电用的共享偏压电路。图5的感测电路适合比图4来得较高速的运作，适合于大量的位线。一存储器阵列以存储器单元200-202表示，并可于存储器单元阵列的各行找出。选定存储器单元被选定，用以藉由未显示的译码电路而连接至位线BL0-BL127。所显示的电容器符号CBL0-CBL127与每一条位线相关。电容器符号CBLX表示用以接达至一选定单元的总位线电容。在所显示的实施例中，有N＝128条位线，于存储器单元阵列中标示为BL0，BL1，...BL127。箝位晶体管203-205与负载206-208包含于各条位线BL0-BL127上，并于所显示的实施例中以完全相同的方式配置。因此，箝位晶体管203作为位线BL0上的一箝位电路。箝位晶体管203为n-通道MOS晶体管，其源极连接至一导体，该导体因而经由译码电路连接至选定存储器单元，箝位晶体管203的漏极连接至一感测节点SA，且箝位晶体管203的栅极连接至一偏压节点VBIAS。感测节点SA依据所应用的特定感测技术而连接至感测放大器，该感测技术包含譬如上述参考其它图所作说明的方式。位线BL0上的负载206可以是如上所述的n-通道MOS晶体管，或其它负载电路。位线BL1上的箝位晶体管204与负载207以同样的方式配置。同样地，位线BL127上的箝位晶体管205与负载208亦以同样的方式配置。如所显示的，箝位晶体管203-205它们的栅极连接至在施加偏压VBIAS的一比较器220的输出的一共通节点。
于图5的本实施例中，预充电晶体管209、210、211连接至各条位线BL0、BL1、BL127。预充电晶体管209-211作为各条位线的预充电电路，而在所显示的实施例的预充电晶体管209-211包含p-通道MOS晶体管，其源极连接至一预充电供应源，例如供应电位VDD或其它适当的预充电供应电位，其漏极连接至各条位线BL0-BL127上的感测节点SA或其它适当的节点，而其栅极连接至产生于检测器226的输出的一预充电控制信号PRE。因此，在本实施例中的属于有效低值(Active Low)的控制信号PRE的断定期间，预充电电流经由预充电晶体管209-211而被施加至位线。另外，预充电晶体管209-211基于适应于参考位线DMBL的共享控制电路而运作。
参考位线DMBL配置成仿真阵列中的位线BL0-BL127的时序作用情形。于所显示的本实施例中，参考位线DMBL藉由未显示的译码电路而连接至一特殊行的存储器单元，类似于阵列中的位线BL0-BL127上的连接方式。在特殊行中的一选定存储器单元221显示于图中，表示连接至参考位线DMBL的特殊行的存储器单元的结构与阵列中的数行存储器单元的结构相匹配。同样地，所显示的电容器符号CDMBL表示到达参考位线DMBL上的一选定存储器单元221的路径的电容。一箝位晶体管N1与一负载223包含于参考位线DMBL上。箝位晶体管N1为实质上与阵列中的箝位晶体管203-205相匹配的n-通道MOS晶体管，其源极连接至参考位线中的一导体，该导体因而经由译码电路连接至选定存储器单元221，其漏极连接至一负载223，且其栅极连接至偏压节点VBIAS。参考位线DMBL上的负载223与阵列中的负载206-208相匹配。于一个实施例中，在箝位晶体管N1的漏极的节点连接至一个未显示的虚设感测放大器，或具有类似于阵列中的位线的实际感测放大器的负载的负载的其它结构，且负载需尽可能匹配，使参考位线的作用情形仿真实际位线的作用情形，用以提供如说明于此的箝位与预充电控制。
一预充电晶体管225包含于此，其与阵列中的位线BL0-BL127上的预充电晶体管209-211相匹配。供预充电晶体管225与209-211用的控制信号PRE由检测器226产生。检测器226连接至一第二箝位晶体管N2，其因而经由一负载224而连接至供应电位VDD。因此，第二箝位晶体管N2具有连接至第一箝位晶体管N1的源极的源极、连接至节点VBIAS的栅极、以及连接至负载224的漏极。第二箝位晶体管N2的漏极连接至检测器226的输入。当第二箝位晶体管N2的漏极的电压达到检测器阈值时，第二箝位晶体管N2将控制信号PRE从低值状态切换至高值状态，藉以关闭预充电晶体管225与209-211。
比较器220具有连接至一参考电压VDET的一第一输入(负极性)以及连接至参考位线的箝位晶体管N1与N2的源极的一第二输入(正极性)。例如电位VDD的一第一供应电位以及低于第一供应电位并接近位线的一目标预充电电压的一第二供应电位VB被施加至比较器220。举例而言，在一个实施例中，VDD大约是3伏特，而VB大约是2.3伏特。比较器220的输出为偏压VBIAS，其在参考位线电压低于参考电压VDET时具有接近供应电位VDD的电平，并在参考位线的电压高于参考电压VDET时具有接近第二供应电位VB的电平。在所显示的实施例中，电压VDET被设定于大约VB减去箝位晶体管N1的阈值的电平。依此方式，当参考位线的电压趋近于VB减去箝位晶体管N1的阈值时，参考位线达到平衡且感测节点VDM上的电压达到稳定。同样地，电压VBIAS被施加至在阵列中的所有的位线BL0-BL127上的箝位晶体管203-205的栅极。紧接着在比较器220将电压VBIAS从供应电位VDD切换至供应电位VB之后，在阵列中的预充电循环完成，且在阵列中的位线BL0-BLN准备好感测。在存取一存储器单元时，单元数据影响节点SA的电压，导致其快速朝向一高单元阈值VCELL_HVT移动或朝向一低单元阈值VCELL_LVT移动。感测放大器(未显示)被以例子的方式实施，如上参考图4所作的说明。
除了第二箝位晶体管N2被配置成能使其具有比在所显示的实施例中的第一箝位晶体管N1略高的阈值电压以外，第一箝位晶体管N1与第二箝位晶体管N2为类似的装置。举例而言，第二箝位晶体管N2具有比第一箝位晶体管N1较狭长的通道区。依此方式，第二箝位晶体管N2将稍微在第一箝位晶体管N1之前截止，导致到达检测器226的输入快速上升，触发检测器226，并藉以截止预充电晶体管。因此，预充电晶体管209-211在箝位晶体管203-205的动态平衡完成之前截止，而避免过度充电。较快的预充电运作在预充电循环的初期期间因为由与阵列中的位线的负载并联的预充电晶体管提供的较大电流而实现。
应可注意到，在所显示的实施例中的箝位电路与预充电电路由单一晶体管制作。虽然其它实施例可能包含特别的电路组件，但是箝位电路与预充电电路的单一晶体管实施例在功率消耗、尺寸与速度方面是有效率的。
图6为包含由一参考位线所控制的预充电与箝位电路的集成电路的简化方块图。此集成电路包含一个使用存储器单元来实施的存储器阵列600，存储器单元譬如是浮置栅或电荷陷阱(Charge trapping)非易失性存储器单元、只读存储器单元、或其它型式的存储器单元。一个页/列译码器601连接至沿着存储器阵列600中的数列配置的多条字符线。一个行译码器603连接至沿着存储器阵列600中的数行存储器单元配置的多条位线导体604。箝位/偏压结构623以上述方式经由行译码器603与位线导体604而连接至存储器阵列中的数行存储器单元，此方式包含譬如对于图4或图5所作说明的方式。另外，预充电结构633以上述方式经由行译码器603与位线导体604而连接至存储器阵列中的数行的存储器单元，此方式包含譬如对于图5所作说明的方式。一特殊行602的存储器单元包含于存储器阵列600中。特殊行可被形成与存储器阵列邻接，或在替代实施例中形成于集成电路上。一个参考位线导体614连接至包含共享控制电路与供阵列中的行译码器电路603用的匹配部件的电路613、包含共享控制电路与匹配部件的电路624、阵列中的箝位/偏压结构623、以及包含共享控制电路与供阵列中的预充电结构633用的匹配部件的电路634。
地址于总线605上被提供至行译码器603(及电路613)与页/列译码器601。在方块606中的感测放大器与数据输入结构经由行译码器603、箝位/偏压结构623与预充电结构633而连接至选定存储器单元。多个参考虚设单元640包含于集成电路上，并用来产生由方块606中的感测放大器所使用的参考电压，使由方块606中的感测放大器使用的参考电压依循存储器阵列600中的实际存储器单元的阈值作改变。数据经由数据输入线611而从集成电路上的输入/输出端口提供至方块606中的数据输入结构。数据经由数据输出线612而从方块606中的感测放大器提供至集成电路上的输入/输出端口。
用以控制阵列600中的存储器单元的读取、编程与擦除的资源包含于芯片上。这些资源包含以方块608表示的读取/擦除/编程电压源以及状态机器609，两者连接至阵列600、译码器601、603与参与装置运作的集成电路上的其它电路。
电压源(方块608)使用本技术领域所熟知的充电泵、电压调节器、分压器等等而以各种不同的实施例实施，用以提供使用于读取、擦除与编程运作的各种不同的电压电平，包含负电压。
状态机器609支持读取、擦除与编程运作。状态机器609可使用本技术领域所熟知的特殊用途逻辑电路来实施。在替代实施例中，控制器包含一泛用处理器，其可能于相同的集成电路上实施，其执行一计算机程序以控制装置的运作。在其它实施例中，可能利用一种特殊用途逻辑电路与泛用处理器的组合来实施状态机器。
综上所述，虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作各种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (19)

1.一种存储器装置，包含：
一存储器单元阵列，其包含多行与多列的存储器单元；
多条位线，其连接至该阵列中的该多行；
多条字符线，其连接至该阵列中的该多列；
一特殊行的存储器单元与连接至该特殊行的所述存储器单元的一参考位线；
多个箝位电路，其连接至所述位线中的各条位线，并适合于避免各条位线的电压超过一目标电平；
多个预充电电路，其连接至所述位线中的各条位线；以及
一预充电检测器，其具有连接至该参考位线的一输入以及连接至所述预充电电路的一输出，该预充电检测器于其输出产生一预充电信号，其在该参考位线具有低于该目标电平的一电压时导通所述预充电电路，并在该参考位线具有靠近该目标电平的一电压时截止所述预充电电路。
2.如权利要求1所述的存储器装置，其中所述预充电电路包含一预充电晶体管，其具有一栅极、连接至一电源电压的一第一信道接点以及连接至多个导体的一第二通道接点，所述导体连接至该阵列中的对应的多行的所述存储器单元。
3.如权利要求1所述的存储器装置，还包含：
一参考箝位电路，位于该参考位线；
一比较器，其具有连接至该参考位线的一输入、连接至一参考电压的一第二输入以及连接至所述位线的所述箝位电路并连接至该参考箝位电路的一输出，该比较器于其输出产生一偏压，该偏压在该参考位线具有低于该参考电压的一电压时以一第一偏压电平导通所述箝位电路，并在该参考位线具有靠近该参考电压的一电压时以低于该第一偏压电平的一第二偏压电平导通所述箝位电路；以及
一电路，其在该比较器从该第一偏压电平切换至该第二偏压电平之前，使该预充电检测器产生该预充电信号。
4.如权利要求1所述的存储器装置，还包含一组感测放大器，在该组感测放大器中的多个感测放大器包含连接至所述位线中的数条选定位线的各个第一输入，以及连接至多个参考电路的各个第二输入。
5.如权利要求1所述的存储器装置，还包含一组感测放大器，在该组感测放大器中的多个感测放大器包含连接至所述位线中的数条选定位线的各个第一输入，以及连接至多个参考存储器单元的各个第二输入，所述参考存储器单元适合于仿真在该阵列中的数个存储器单元的多个阈值电压的作用情形。
6.如权利要求1所述的存储器装置，还包含一比较器，其具有连接至该参考位线的一节点的一输入，以及连接至一参考电压的另一输入，并具有连接至所述箝位电路的一输出。
7.如权利要求1所述的存储器装置，还包含一参考箝位晶体管以及一比较器，该参考箝位晶体管具有一栅极、连接至该参考位线的一箝位节点的一源极、以及连接至该参考位线的一负载电路的一漏极，该比较器具有连接至该参考箝位晶体管的该源极的一输入、连接至一参考电压的另一输入、以及连接至该参考箝位晶体管的该栅极并连接至所述箝位电路的一输出，该比较器于其输出产生一偏压，该偏压在该参考位线具有低于该目标电平的一电压时以一第一偏压电平导通所述箝位电路，并在该参考位线具有靠近该参考电压的一电压时以一第二偏压电平导通所述箝位电路。
8.如权利要求7所述的存储器装置，其中该第二偏压电平低于该第一偏压电平。
9.如权利要求7所述的存储器装置，其中该第二偏压电平低于该第一偏压电平，与该第二偏压电平为靠近维持所述箝位电路于一箝位条件的该目标电平的一偏压电平。
10.如权利要求1所述的存储器装置，其中该存储器单元阵列包含多个非易失性存储器单元。
11.一种数据感测方法，用以感测一存储器装置中的数据，该存储器装置包含含有多行与多列的存储器单元的一存储器单元阵列、连接至该阵列中的该多行的多条位线、以及连接至该阵列中的该多列的多条字符线，该数据感测方法包含以下步骤：
利用一特殊行的存储器单元与连接至该特殊行的存储器单元的一参考位线来仿真所述位线中的所述位线的时序；
对应于一预充电信号，以多个预充电电路对所述位线中的各条位线的多个节点预充电至靠近一目标电平；以及
基于该参考位线的时序，产生该预充电信号。
12.如权利要求11所述的数据感测方法，还包含以下步骤：
藉由施加一偏压至多条位线的多个箝位电路，来箝位所述位线中的各条位线的所述节点，当参考位线具有低于该目标电平的一电压时，该偏压具有一第一偏压电平，当该参考位线具有靠近该目标电平的一电压时，该偏压具有低于该第一偏压电平的一第二偏压电平。
13.如权利要求12所述的数据感测方法，还包含以下步骤：在将该偏压切换至该第二偏压电平之前，关闭该预充电信号。
14.如权利要求11所述的数据感测方法，其中该第二偏压电平为倾向于导致各条位线的所述节点落于靠近该目标电平的一偏压电平，且该偏压电平将该箝位电路维持于一箝位条件。
15.如权利要求11所述的数据感测方法，还包含以下步骤：在该预充电信号截止所述预充电电路之后，感测所述位线中的数条选定位线的电压或电流。
16.如权利要求11所述的数据感测方法，还包含以下步骤：在该预充电信号截止所述预充电电路之后，藉由与经由一参考存储器单元的电压或电流作比较，来感测所述位线中的数条选定位线的电压或电流。
17.如权利要求11所述的数据感测方法，其中该存储器单元阵列包含多个非易失性存储器单元。
18.一种存储器装置，包含：
一存储器单元阵列，其包含多行与多列的存储器单元；
多条位线，其连接至该阵列中的该多行，所述位线分别地包含在一电源电压与一感测节点之间的一负载，以及一箝位晶体管，该箝位晶体管具有一栅极、连接至该感测节点的一漏极以及连接至一导体的一源极，该导体连接至该阵列中的相对应的多行；
多条字符线，其连接至该阵列中的该多列；
一特殊行的存储器单元与连接至该特殊行的所述存储器单元的一参考位线，该参考位线包含一参考箝位晶体管，其具有一栅极、连接至一参考节点的一漏极以及连接至一导体的一源极，该导体连接至该特殊行的存储器单元；多个预充电晶体管，其连接至多条位线中的各条位线与该参考位线，多个预充电晶体管中的一预充电晶体管具有一栅极、连接至一预充电电源电压的一第一信道接点以及连接至该参考位线的一第二通道接点；
一检测器，其具有连接至该参考位线的一输入，以及连接至该多个预充电晶体管上的所述预充电晶体管的所述栅极的一输出，该检测器于其输出产生一预充电信号，其在该参考位线具有高于一检测器电压的一电压时截止所述预充电晶体管，并在该参考位线具有低于该检测器电压的一电压时导通所述预充电晶体管；
一比较器，其具有连接至该参考箝位晶体管的该源极的一输入、连接至一参考电压的一第二输入、以及连接至所述位线的所述箝位晶体管的所述栅极以及连接至该参考箝位晶体管的该栅极的一输出，该比较器于其输出产生一偏压，该偏压在该参考箝位晶体管的该源极具有低于该参考电压的一电压时以一第一偏压电平导通所述箝位晶体管，并在该参考箝位晶体管的该源极具有靠近一目标电平的一电压时以一第二偏压电平导通所述箝位晶体管；以及
一组感测放大器，在该组感测放大器中的多个感测放大器包含连接至多条位线中的多条选定位线的多个感测节点的各个第一输入，以及连接至多个参考电路的各个第二输入。
19.如权利要求18所述的存储器装置，还包含一并列箝位晶体管，其具有连接至该参考位线的该参考箝位晶体管的该源极的一源极、经由一负载连接至一负载电源电压的一漏极、以及连接至该比较器的该输出的一栅极，其中该检测器的该输入连接至该并列箝位晶体管的该漏极，且其中该并列箝位晶体管具有高于该参考箝位晶体管的一阈值。
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