CN1790547A - 具有动态不对称单元的sram - Google Patents

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Abstract

一种具有动态不对称单元的CMOS静态随机存取存储器(SRAM)阵列，包括SRAM的集成电路(IC)芯片以及在SRAM中访问数据的方法。单元的每一列被连接到提供电源到列的一对列供电线。在每个SRAM访问过程中，更高的电压被施加到将被访问的每对列中的一个列供电线，以使将被访问的列中的单元失去平衡。在访问过程中不平衡的单元变得不对称，以及供电不平衡促使数据状态被写入/读取。

Description

具有动态不对称单元的SRAM
技术领域
本发明涉及改进静态随机存取存储器(SRAM)的性能，更具体地说涉及改进SRAM单元的读取和写入时间。
背景技术
集成电路(IC)通常用称为CMOS的公知互补绝缘栅场效应晶体管(FET)技术来制造。CMOS技术和芯片制造进展导致芯片特征尺寸的稳定减小，以增加导通-芯片电路切换频率(电路性能)和晶体管数目(电路密度)。在典型地称为按比例缩小中，器件或场效应晶体管(FET)特征被缩小，以缩小相应的器件最小尺寸，包括水平尺寸(例如，最小沟道长度)和垂直尺寸，例如沟道层深度、栅介质厚度、结深等。缩小器件尺寸增加器件密度和器件性能，以及减小器件-工作条件，即，芯片，以及相应地减小器件供电电压和电压摆辐(swings)。因此，由按比例缩小而不是看起来可以忽略的器件-至-器件变化(例如，长度、宽度、阈值等)引起严重设计问题，特别是在信号关键电路如存储器单元和读取放大器中。
一种典型的CMOS电路，例如，包括配对的互补器件，即，n型FET(NFET)与相应的p型FET(PFET)配对，通常由相同的信号选通。由于一对器件具有彼此基本上相反的工作特性，因此当一个器件(例如，NFET)导通并导电(理想地模拟为闭合开关)时，另一个器件(PFET)截止并不导电(理想地模拟为开路开关)，以及反之亦然。例如，CMOS反相器是在供电电压(Vdd)和地线(GND)之间连接的串联连接的PFET和NFET对。
典型的静态随机存取存储器(SRAM)单元，理想地包括存储一个数据位的交叉耦合反相器的平衡对，在一个反相器的输出具有高电平，而在另一反相器的输出具有低电平。一对通闸(pass gate)(也理想地，FET的平衡对)有选择地将交叉耦合反相器的互补输出连接到位线的相应互补对。连接到通闸FET的栅极的字线选择将单元连接到位线的相应互补对。在写入过程中，导通通闸，并将位线内容耦合到交叉耦合反相器，该反相器竞争该开关，直到单元电压相交和交叉耦合反相器占优势(take over)。典型地，通过单元NFET执行大多数切换，因为截止-PFET不导通，直到高电平侧(在导通-PFET处)至少被拉到低于供电电压的PFET阈值，或许与供电电压的1/3或1/2一样大或更大。类似地，在读取过程中，所选字线上的每个单元通过NFET通闸将其内容耦合到其相应的位线。由于位线对一般被预充电至某些公共电压，最初，内部(至单元)低压上升，直到位线对之一充分地下降，以形成小的差分信号(例如，50mV)。因此，在这些现有技术单元中，NFET工作最多，否则所有切换，因此，相当多的设计努力花在调整单元NFET尺寸上，以改进读取和写入性能。
因此，需要改进存储单元性能，具体改进SRAM单元性能。
发明内容
本发明的一个目的是改进存储单元的性能；
本发明的另一目的是减小SRAM单元访问时间；
本发明的又一目的是减小SRAM单元读取和写入时间。
本发明涉及具有动态不对称单元的CMOS静态随机存取存储器(SRAM)阵列，包括SRAM的集成电路(IC)芯片以及在SRAM中访问数据的方法。单元的每一列被连接到提供电源到列的一对列供电线。在每个SRAM访问过程中，更高的电压被施加到将被访问的每对列中的一个列供电线，以使将被访问的列中的单元失去平衡。在访问过程中不平衡的单元变得不对称，以及供电不平衡促使数据状态被写入/读取。
附图说明
参考附图，通过本发明的优选实施例的下列详细描述将更好的理解上述及其它目的、方面及优点，其中：
图1示出了M×N SRAM阵列的例子，每个单元通过一对独立耦合的单元供电线供电；
图2A示出了包括连接到动态不对称列供电开关的优选存储单元120的列截面的例子；
图2B示出了对于一个列的动态不对称列供电开关和列供电电偶的例子；
图3示出了优选实施例阵列的截面例子的读取时间与现有技术阵列的典型状态的读取时间的比较，现有技术阵列具有连接到公共共享供电线的对称单元；
图4示出了优选实施例阵列的位线转换(slew)与具有非切换的供电对称单元的阵列中的现有技术位线的典型状态的比较。
具体实施方式
现在转到附图，以及更具体地说，图1示出了存储电路100(例如，存储器)，宏或芯片的例子，单元的每列通过一对选择性地不对称单元供电线供电。优选，存储电路100包括阵列102、用称为CMOS的绝缘栅技术形成的静态随机存取存储器(SRAM)单元的子阵列或子阵列的阵列。通常，因为在每对列供电线上公共地提供额定供电电压，保持单元对称性。在单元访问过程中，通过将偏移电压施加到一个列供电线并在其它列供电线上保持额定供电，对于具有访问单元的每个列，供电电压是不平衡的。在访问过程中，通过使每个访问列上的单元不对称，不平衡的供电电压促使数据状态被写入/读取。
供电不对称开关104有选择地将更高的、相互排斥的偏移电压提供到单元供电线对的一个或另一个。位译码器电路106译码位地址，以在阵列102中选择单元的N列108的一个。阵列102中的单元的N列108的每个连接到N对列供电线的一个。字译码器110通过驱动M本地字线112的一个选择单元的一行。因此，在该例子中，通过选择行112与选择列108的重合编址M×N阵列102。在读取过程中，可以包括感测能力的位选择114选择一个列108和缓冲器，并重驱动在列108中的所选单元中存储的数据。例如，用供电不对称开关104或位选择114设置的有源/无源供电电偶将额定供电电压传输到阵列102；以及当合适时，允许供电不对称开关104相互排斥地将偏移电压传输到一对列供电线的一个或另一个。适合的供电电偶的例子包括在阵列电源和每个列供电线之间连接的电阻器、二极管或FET。数据输入/输出(I/O)驱动器116接收输入数据并驱动来自位选择114的选择数据，例如，截止芯片。时钟逻辑118提供本地计时，胶合逻辑119提供本地控制，例如，读取/写入选择、地址选通以及缓冲等。
通常，供电不对称开关104开路。将匹配的供电电压(额定)提供到每对列供电线，以保持单元对称性。在访问过程中，供电不对称开关104将更高的偏移电压切换到在将被访问的每个列中的单元的一侧上。因此，更高的偏移电压使每对列供电线上的电压失去平衡，在访问过程中使每个不平衡列108中的单元不对称。具体，切换偏移电压，从而不平衡或不对称促使任意数据状态被存储/读取。因此，不平衡促进将数据写入优选实施例的存储单元和从优选实施例存储单元读取数据。应当注意尽管改进几乎任意静态阵列102的性能；但是在称为部分耗尽(PD)的绝缘体上硅(SOI)技术的CMOS技术中应用本发明是最有利的。
图2A示出了列108截面的例子，包括连接到供电不对称开关104中的动态不对称列供电开关140的N个优选六晶体管(6T)存储单元120(例如，单元0，...单元n)或锁存器或单元120的阵列102中的锁存器。通过一对通闸FET126，128访问的数据被存储在一对交叉耦合反相器122，124中的单元120中。每个反相器122，124包括漏极连接到漏极的NFET 122N，124N以及PEFT 122P，124P。字线130选通在一端分别连接到反相器122，124的通闸FET126，128。彼此未耦合的列供电线132，134分别独立地提供电源到反相器122，124。因此，每个反相器122，124分别在列供电线132，134之一和地线之间连接。一对互补位线136，138被连接到通闸FET126，128的另一端。驱动字线130为高电平，导通通闸FET126，128，以将互补位线136，138分别连接到反相器122，124。
每个列通过独立地耦合的列供电线132，134独立于其它列接收电源。动态地不对称的列供电开关140基本上是该例子中的一对PFET 142，144，每个在偏移供电146和一个独立地耦合的列供电线132，134之间连接。互补位线138，136分别选通PFET开关142，144。额定工作供电电压通常被耦合到每个列供电线132，134，例如通过一对晶体管单独地(resistively)耦合，或通过一对二极管单向耦合。偏移供电146高于额定工作供电电压，优选为基本上等于PFET阈值电压或略低于PFET阈值电压的电压。因此，在访问过程中当互补位线138，136之一下降，或被拉低时，连接的一个PFET开关142，144导通，切换偏移供电到各个列供电线132，134，在访问过程中，使列线上的单元不对称。
图2B示出了动态不对称列供电开关150的另一个例子，开关150包括与动态不对称列供电开关140一起设置的额定工作供电耦合装置152，154。在该例子中，在额定工作电源156和一个列供电线132，134之间通过位选择158连接一对PFET 152，154，列供电线132，134用于在每个字线130-0，130-l，...130-n处的单元的一列108。位选择158提供输出158T和158C的互补对，以及可以等同于图1的位选择114或其细分部分。PFET152，154被选通，即，每个PFET 152，154的栅极连接到地线。因此，每个PFET 152，154独立地(单独地)将每个列供电线132，134耦合到额定工作电源156。因此，通常，PFET 152，154使列供电线132，134都保持相同的匹配电压，即，额定工作电源156。但是，当PFET 142，144的任何一个导通时，PFET142，144提供充足的电流，以克服PFET 152，154的导通电阻，以及各个列供电线132，134被拉至偏移电压。例如仅仅提供PFET耦合电阻器152，154，并不打算作为限制，以及可以使用任意适合的等效物例如一对二极管将列供电线132，134耦合到额定工作电源156。此外，应当注意，列供电线132，134被认为是被独立地耦合，因为它们彼此不耦合，互相独立地供电。
因此，一般相对于图2A-B，每个字线130被连接到单元120的行(图1中的112)中的通闸126，128。此外，在每个列108中，单元120由一对列供电线132，134供电，并被连接在一起，以及连接每对互补位线136，138。通过选择字线130与选择位线对136，138的重合，即行112与列108的重合，进行单元选择。每对交叉耦合反相器122，124连接在一对列供电线132，134和供电回返(return)或阵列地线之间。在读取或写入过程中在位线对136，138上形成的不平衡导通相应的一个PFET 144，142(即，接近开关的一个)，其将供电电压推到一个相应的反相器124，122。
因此，当互补位线138，136之一是低电平(或低于另一个)时，PFET142，144的相应的一个导通，将一个相应的列供电线132，134箝位在偏移电压。在导通或接近导通时，假若偏移电压到截至-PFET(例如，122P)，偏置截至-PFET 122P，不影响该偏压到其它交叉耦合反相器122N，124N，124P。假若偏移电压到导通-PFET(例如，124P)，偏置导通-PFET 124P和导通-NFET 122N，难以在不影响截止器件124N，122P的条件下增加单元驱动。增加的驱动增加切换互补位线136，138可获得的驱动能力。因此，假若偏移电压至交叉耦合反相器122，124之一，那么便于在写入过程中切换单元并便于在读取过程中切换互补位线136，138对。
在切换写入中的单元120之前，例如，位线对的一个，例如136被拉为低电平，另一个138保持高电平；反相器122的输出是高电平；以及，反相器124的输出是低电平。136上的低电平导通PFET 144，而PFET 142保持截止或基本上截止。随着PFET 144导通，在供电线134上提供偏移电压到反相器124，同时将额定电压提供到反相器122。因此，当字线130上升以开始写入时，通闸126，128开始耦合位线对136，138的内容到交叉耦合反相器122，124。因此，连接到低电平位线136的通闸126开始将高电平侧拉为低电平，以及连接到高电平位线136的通闸128开始将低电平侧拉为高电平。一旦反相器122的高输出充分地下降(取决于偏移供电电压和额定供电电压之间的差异)，那么截止-PFET 124P导通。通常，使截止-PFET导通不发生，直到反相器122的高输出下降到远低于额定供电电压，即，至少PFET阈值电压，以及在切换过程中的某个时间。尽管通闸126或128可以将相应的位线136或138下拉至全低电平(地线)；由于上拉是源跟随器结构，因此通闸126或128仅仅可以将相应的位线136或138拉至低于字线130电压的一定电平，例如，Vdd-VT。但是，截止-PFET 124P导通，协助将反相器124的低输出拉高至全电平。因为反相器124的低输出被拉高，导通-PFET 122P开始截止。因此，这些早期导通的PFET 124P加速切换，用于增加(缩短)写入时间。如果单元120不被切换，那么至高电平侧的更高供电电压增强单元内容，增加写入过程中的单元稳定性。
类似地，在读取过程中，列供电线132，134上的不平衡增加单元驱动，且便于读取。最初在读取之前，位线对136，138被补偿，并被箝位至公共电压，例如，额定供电电压。因此，当字线130上升时，通闸126，128开始将交叉耦合反相器122，124上的单元120的内容耦合至位线对136，138。具有低输出的反相器，例如122，开始将连接的位线136拉为低电平。一旦位线136充分地下降(取决于，偏移供电电压和额定供电电压之间的差异)，相对的PFET 144导通，将供电线134上的偏移电压施加至反相器124，同时额定电压继续被提供给反相器122。反相器124内部地传输更高的偏移电压至单元120，作为至反相器122的输入。至反相器122的更高输入电压更难以导通NFET 122N，其增加了驱动，更快地将位线136拉为低电平。因此，这些增加的驱动加速切换，用于增加(缩短)读取时间。
图3示出用于优选实施例阵列(例如，图2B的列108)的截面例子的读取时间与现有技术阵列的典型状态的读取时间的比较，现有技术阵列具有连接到公共共享供电线的对称单元。应当注意，图3的每个比较的信号曲线示出了随x轴(未示出)的略微不同的电压范围(y轴)，用于显著地超过参考线，即分别超过0.078和0.145V的优选实施例的响应158C，158T。具体，将从字线选择130到数据输出158C，158T的读取时间分别与对于现有技术阵列的等效典型状态的相应信号160，162C，162T比较，现有技术阵列具有连接到公共共享供电线的对称单元。如从输出162C，162T与相应的优选实施例输出158C，158T的比较可以看到，在该例子中，优选实施例阵列实现15％的读取访问改进。
图4示出了对于优选实施例阵列(例如，图2B的列108)的相同截面的位线136，138转换与对于具有非切换供电对称单元的阵列中现有技术位线164，164T的典型状态的转换相比较的例子。同样，应当注意，图4的每个比较的信号曲线也示出了随x轴(未示出)的略微不同的电压范围(y轴)，用于响应，尤其是超过参考线的优选实施例的响应158T。此外，很明显，优选实施例阵列提供比具有非切换供电对称单元的相应阵列更高的性能。
尽管已经通过优选实施例描述了本发明，但是本领域的技术人员将认识到在所附权利要求的精神和范围内，可以对本发明进行修改。所有这种改变和修改落入了所附权利要求的范围。由此例子和附图被认为是说明性而不是限制。

Claims (40)

1.一种集成电路，包括：
存储单元阵列，按行和列排列，每个所述存储单元被连接到至少一对列供电线；
阵列供电电偶，独立地将每个列供电线耦合到额定供电电压；以及
相互排斥的供电不对称开关对，在列供电线的每个所述对处，有选择地将列供电线的所述对的任何一个连接到偏移供电电压，所述偏移供电电压高于所述额定供电电压。
2.根据权利要求1的集成电路，其中所述存储单元包括一对交叉耦合反相器，单元的列中的所述交叉耦合反相器的每个所述对被连接在列供电线的相应所述对和供电回返之间。
3.根据权利要求2的集成电路，其中所述阵列是静态随机存取存储器阵列，所述存储单元是静态随机存取存储器单元以及静态随机存取存储器单元的每一列共享列供电线的所述对。
4.根据权利要求3的集成电路，其中所述集成电路是互补金属氧化物半导体集成电路，以及所述互相排斥的供电不对称开关对包括在静态随机存取存储器单元的每个所述列处的一对p型场效应晶体管开关，p型场效应晶体管开关的所述对中的每个被连接在所述偏移供电和列供电线的所述相应对的一个之间。
5.根据权利要求4的集成电路，其中所述阵列供电电偶单独地将每个所述列供电线独立地耦合到所述额定供电电压。
6.根据权利要求5的集成电路，其中所述阵列供电电偶包括在所述额定供电电压和一个所述列供电线之间连接的栅极接地的p型场效应晶体管。
7.根据权利要求4的集成电路，其中每个所述列中的静态随机存取存储器单元被连接到位线的互补对，以及p型场效应晶体管的所述对中的每个通过位线的相应互补对的一个位线选通。
8.根据权利要求7的集成电路，其中互补位线的所述对包括原位线和补位线，交叉耦合反相器的所述对包括原反相器和补反相器，以及所述静态随机存取存储器单元的每个还包括通过字选择选通的一对通闸，一个通闸连接在所述原反相器和所述原位线之间，以及另一个通闸连接在所述补反相器和所述补位线之间。
9.根据权利要求8的集成电路，其中p型场效应晶体管的所述对的第一个连接在所述偏移供电和为原反相器供电的所述列供电线之间，并通过所述补位线选通，以及p型场效应晶体管的所述对的第二个连接在所述偏移供电和为补反相器供电的所述列供电线之间，并通过所述原位线选通。
10.根据权利要求9的集成电路，其中通闸的所述对是n型场效应晶体管通闸。
11.根据权利要求9的集成电路，其中每个所述行是所述静态随机存取存储器单元的行，静态随机存取存储器单元的每个所述行中的所述n型场效应晶体管通闸被连接到字线，以及每个所述静态随机存取存储器单元进一步被连接到一个所述列中的位线的互补对，所述互补金属氧化物半导体集成电路还包括：
有选择地连接到单元的列的至少一个位选择；以及
至少一个输入/输出驱动器，每个所述输入/输出驱动器将写入的数据传输到所选的所述列并重驱动存储的数据。
12.根据权利要求11的集成电路，其中所述集成电路在部分耗尽的绝缘体上硅芯片上。
13.根据权利要求12的集成电路，其中所述阵列供电电偶单独地将每个所述列供电线独立地耦合到所述额定供电电压。
14.根据权利要求13的集成电路，其中所述阵列供电电偶包括在静态随机存取存储器单元的每个所述列处的栅极接地的p型场效应晶体管，每个所述栅极接地的p型场效应晶体管被连接在所述额定供电电压和一个所述列供电线之间。
15.一种互补金属氧化物半导体集成电路芯片，包括按行和列排列的静态随机存取存储器单元的静态随机存取存储器阵列，所述静态随机存取存储器阵列包括：
阵列供电线，提供额定电压到所述静态随机存取存储器阵列；
在每个列处的位线的互补对，所述每个列中的静态随机存取存储器单元被连接到位线的相应所述互补对；
在所述每个列处的一对列供电线，所述每个列中的所述静态随机存取存储器单元被连接到列供电线的相应所述对；
在所述每个列处的阵列供电电偶，每个所述阵列供电电偶独立地将列供电线的所述相应对的每个耦合到所述阵列供电线；
偏移供电线；以及
在所述每个列处的相互排斥的供电不对称开关对，每个所述相互排斥的供电不对称开关对有选择地将列供电线的所述相应对的任何一个连接到所述偏移供电线。
16.根据权利要求15的互补金属氧化物半导体集成电路芯片，其中每个所述静态随机存取存储器单元包括：
一对交叉耦合反相器，每个所述交叉耦合反相器被连接在列供电线的相应所述对的一个和供电回返之间；以及
一对通闸，通闸的所述对中的每个被连接在交叉耦合反相器的所述对的一个和相应位线之间。
17.根据权利要求16的互补金属氧化物半导体集成电路芯片，其中每个所述互相排斥的供电不对称开关对包括在所述偏移供电线和一个所述列供电线之间连接的一对p型场效应晶体管开关。
18.根据权利要求17的互补金属氧化物半导体集成电路芯片，其中p型场效应晶体管开关的每个所述对在相应的所述列处通过位线的所述互补对的一个选通。
19.根据权利要求18的互补金属氧化物半导体集成电路芯片，其中每个列供电线被单独地与另一个所述列供电线独立地耦合到所述阵列供电线。
20.根据权利要求19的互补金属氧化物半导体集成电路芯片，其中每个所述阵列供电电偶包括在一个所述阵列供电线和一个所述列供电线之间连接的栅极接地的p型场效应晶体管。
21.根据权利要求20的互补金属氧化物半导体集成电路芯片，其中互补位线的每个所述对包括原位线和补位线，交叉耦合反相器的每个所述对包括原反相器和补反相器，以及在每个所述静态随机存取存储器单元中，一个通闸被连接在所述原反相器和所述原位线之间，以及另一个通闸被连接在所述补反相器和所述补位线之间。
22.根据权利要求21的互补金属氧化物半导体集成电路芯片，其中p型场效应晶体管开关的每个所述对的第一个被连接在所述偏移供电线和为所述原反相器供电的第一列供电线之间，并通过所述补位线选通；以及p型场效应晶体管开关的所述对的第二个被连接在所述偏移供电和为所述补反相器供电的第二列供电线之间，并通过所述原位线选通。
23.根据权利要求22的互补金属氧化物半导体集成电路芯片，其中通闸的所述对是n型场效应晶体管通闸，静态随机存取存储器单元的每行中的所述n型场效应晶体管通闸被连接到字线。
24.根据权利要求23的互补金属氧化物半导体集成电路芯片，还包括：
有选择地连接到单元的列的至少一个位选择；
至少一个输入/输出驱动器，每个所述输入/输出驱动器将写入的数据传输到所选的所述列并重驱动存储的数据。
25.根据权利要求24的互补金属氧化物半导体集成电路芯片，其中所述集成电路在部分耗尽的绝缘体上硅芯片上。
26.一种互补金属氧化物半导体静态随机存取存储器单元，包括：
阵列供电线，提供额定供电电压；
静态随机存取存储器单元阵列，按行和列排列，所述行静态随机存取存储器单元的每个被连接到字线，静态随机存取存储器单元的每个所述列被连接到一对列供电线和位线的互补对，每个所述静态随机存取存储器单元包括：
第一反相器，连接在第一列供电线和供电回返之间，
第二反相器，连接在第二列供电线和供电回返之间，所述第一反相器的输出作为所述第二反相器的输入，以及所述第二反相器的输出作为所述第一反相器的输入，
第一通闸，连接在所述第一反相器的所述输出和第一位线之间，以及
第二通闸，连接在所述第二反相器的所述输出和第二位线之间，本地的所述字线选通所述第一通闸和所述第二通闸，以及本地互补的所述位线对被连接到所述第一位线和所述第二位线；
阵列供电电偶，独立地将列供电线的所述对中的每个耦合到所述阵列供电线；
偏移供电线；以及
在所述每个列处的相互排斥的供电不对称开关对，每个所述相互排斥的供电不对称开关对有选择地将列供电线的所述相应对的任何一个连接到所述偏移供电线。
27.根据权利要求26的互补金属氧化物半导体静态随机存取存储器，其中所述第一通闸和所述第二通闸是n型场效应晶体管通闸，以及每个所述相互排斥的供电不对称开关对包括在所述偏移供电线和列供电线的所述相应对之间连接的一对p型场效应晶体管开关。
28.根据权利要求27的互补金属氧化物半导体静态随机存取存储器，其中p型场效应晶体管开关的每个所述对在相应的所述列处通过位线的所述互补对的一个选通。
29.根据权利要求28的互补金属氧化物半导体静态随机存取存储器，其中对于每个所述列，p型场效应晶体管开关的所述对的第一个连接到所述第一列供电线并通过所述第二位线选通，以及p型场效应晶体管开关的所述对的第二个连接到所述第二列供电线并通过所述第一位线选通。
30.根据权利要求29的互补金属氧化物半导体静态随机存取存储器，其中每个所述列供电线被单独地与另一个所述列供电线独立地耦合到所述阵列供电线。
31.根据权利要求30的互补金属氧化物半导体静态随机存取存储器，其中每个所述阵列供电电偶包括将所述列供电线耦合到所述阵列供电线的栅极接地的p型场效应晶体管。
32.根据权利要求31的互补金属氧化物半导体静态随机存取存储器，还包括：
有选择地连接到单元的列的至少一个位选择；
至少一个输入/输出驱动器，每个所述输入/输出驱动器将写入的数据传输到所选的所述列并重驱动存储的数据。
33.根据权利要求32的互补金属氧化物半导体静态随机存取存储器，其中所述集成电路在部分耗尽的绝缘体上硅芯片上。
34.一种在存储阵列中访问数据的方法，所述存储阵列按行和列排列，所述方法包括以下步骤：
a)选择行和一个或多个列，所述选择的行和一个或多个列识别将被访问的所述阵列中的存储位置；以及
b)有选择地使每个选择的列中的一对列供电线失去平衡。
35.根据权利要求34的访问数据的方法，其中有选择地使失去平衡的步骤(b)包括使所述对的一个上升超过阵列供电电压，所述对另一个保持在所述阵列供电电压。
36.根据权利要求35的访问数据的方法，其中选择所述行的所述步骤包括使字线上升。
37.根据权利要求36的访问数据的方法，其中在使所述对失去平衡之前，使所述字线上升。
38.根据权利要求37的访问数据的方法，其中上升所述字线的所述步骤将每个所述列中的单元的单元内容耦合到每个所述列中的互补位线对，在每个所述互补位线对上形成的信号使列供电线的相应所述对失去平衡。
39.根据权利要求36的访问数据的方法，其中选择所述一个或多个列的所述步骤包括将写入数据设置在每个选择的列中的互补位线对上，所述互补位线对使列供电线的相应所述对失去平衡。
40.根据权利要求39的访问数据的方法，其中在将所述数据设置在所述位线对上之后，使所述字线上升。
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