CN1790915B

CN1790915B - 时钟生成电路及其方法

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Publication number: CN1790915B
Application number: CN2005101194274A
Authority: CN
Inventors: 塚本总一; 松濑秀作; 上田真
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2004-12-17
Filing date: 2005-11-11
Publication date: 2010-05-05
Anticipated expiration: 2025-11-11
Also published as: CN1790915A; US20060133555A1; US7535981B2; JP2006174197A; JP4251640B2

Abstract

本发明的目的是生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)间的频率freq的输出时钟信号。时钟分频电路(12)有选择地生成分频时钟信号CLK1，CLK2。离散值校正电路(14)控制时钟分频电路(12)，以便如果C＜D，将生成时钟信号CLK2一次和时钟信号CLK1(Q-1)次的过程重复C次，然后，生成时钟信号CLK1 R次，以及如果C＞D，将生成时钟信号CLK1一次和时钟信号CLK2(Q-1)次的过程重复D次，然后生成时钟信号CLK2 R次。A，B和C是满足freq＝fref/(A+C/B)的自然数。在D＝B-C中，如果C＜D，Q是B/C的商，或如果C＞D，Q是B/D的商。

Description

时钟生成电路及其方法

技术领域

本发明涉及时钟生成电路及其方法，以及更具体地说，涉及用于基于通过将具有频率fref的参考时钟信号除以A获得的第一分频时钟信号和通过将参考时钟信号除以(A+1)获得的第二分频时钟信号，生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率freq的输出时钟信号的时钟生成电路及其方法。

背景技术

智能卡在日本称为IC卡，通常分成接触智能卡和非接触智能卡。存在所需时钟信号的频率不同的各种接触智能卡。例如，一种智能卡要求4MHz和8MHz，另一智能卡要求4.5MHz、6.75MHz和13.5MHz，以及另一智能卡要求4.608MHz、9.261MHz和18.432MHz。在定义接触智能卡的电特性的ISO7816-3中，规定在稳定操作期间时钟信号的占空比应当在周期的45％和55％之间。因此，有必要生成具有这些频率和符合ISO7816-3的时钟信号。

当需要在通过将频率CLK除以A获得的频率CLK/A和通过将频率CLK除以(A+1)获得的频率CLK/(A+1)之间的频率freq时，有必要校正CLK/freq的余数。下述文献公开了校正余数的方法。

日本专利公开号No.2001-308697(下述专利文献1)公开了一种能生成具有各种频率的时钟信号的频率生成电路。该频率生成电路包括：除n部件，用于将具有频率K的时钟信号除以n；暂停控制信号输出部件，用于在除n部件重复将时钟信号除以n的过程m次之后或同时，输出1/k-sec暂停控制信号i次；以及输出停止部件，用于根据暂停控制信号，停止除n部件的输出，或根据暂停控制信号，停止除n部件的输入以及通过输入停止操作来停止除n部件的输出，以便生成具有频率m×K(n×m+i)的时钟信号。

由于该频率生成电路每次校正余数，然而，校正的部分被不平均分布，从而生成不平衡输出时钟信号。

日本专利公开号No.Hei 11-220384(下述专利文献2)公开了一种频率生成电路，用于由具有参考频率C₀的脉冲，生成具有预定频率C₁的脉冲。该频率生成电路通过将在通过分频具有参考频率C₀的脉冲而生成的分频脉冲和具有参考频率C₀的脉冲之间的余项(C₀/C₁的余数)平均分配给分频脉冲，生成具有预定频率C₁的脉冲。更具体地说，该频率生成电路包括：分频部件，用于通过将具有参考频率C₀的脉冲除以整数值K₀，生成具有预定频率C₁的脉冲；第一校正部件，用于将具有预定频率C₁的脉冲除以整数值K1，生成具有通过分频部件的分频而生成的剩余频率C₂的脉冲，以及校正由分频部件生成的脉冲；以及第i校正部件，用于将具有剩余频率C_i(i为2或更大整数)的脉冲除以整数值K_i，生成具有由第(i-1)校正部件生成的剩余频率C_i+1的脉冲，以及校正从第(i-1)校正部件输出的脉冲。

尽管该频率生成电路能平均分配余数(余量)，对安装在其上的校正部件的数量存在限制，由此，如果未来所需预定频率C₁种类增加，则关于所生成的预定频率C₁，预期更大误差。

此外，没有电路采取措施来使占空比维持在许可范围内，因此它们不符合ISO7816-3.

[专利文献1]

日本专利公开号No.2001-308697

[专利文献2]

日本专利公开号No.Hei 11-220384

发明内容

本发明的主要目的是，提供一种时钟生成电路及其方法，能基于通过将具有频率fref的参考时钟信号除以A获得的第一分频时钟信号和通过将参考时钟信号除以(A+1)获得的第二分频时钟信号，生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率的输出时钟信号。

本发明的另一目的是，提供一种能均匀地分配fref/freq的余数的时钟生成电路及其方法。

本发明的另一目的是，提供一种将输出时钟信号的占空比维持在许可范围内的时钟生成电路及其方法。

根据本发明的一个方面，提供一种时钟生成电路，包括分频部件和校正部件。分频部件有选择地生成第一分频时钟信号和第二分频时钟信号，并输出被选时钟信号作为输出时钟信号。校正部件用于，如果C＜D，则控制分频部件以便将生成第二分频时钟信号一次和生成第一分频时钟信号(Q-1)次的过程重复C次，以及如果C＞D，则控制分频部件以便将生成第一分频时钟信号一次和生成第二分频时钟信号(Q-1)次的过程重复D次。应注意到，A，B和C是满足下述公式(1)的自然数：

freq＝fref/(A+C/B) (1)。

此外，D用D＝B-C表示，对C＜D，Q是B/C的商，以及对C＞D，Q是B/D的商。

根据该时钟生成电路，可以生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率freq的输出时钟信号。

最好，如果C＜D，校正部件进一步控制分频部件以便生成第一分频时钟信号R次，以及如果C＞D，控制分频部件以便生成第二分频时钟信号R次，其中，对C＜D，R是B/C的余数，以及对C＞D，R是B/D的余数。

在这种条件下，能平均分配fref/freq的余数。

最好，分频部件包括高脉冲生成部件和低脉冲生成部件。高脉冲生成部件如果A＝2n(n：自然数)，使第一或第二分频时钟信号维持在高电平直到接收n次参考时钟信号为止，以及如果A＝2n+1，使第一或第二分频时钟信号维持在高电平直到接收(n+1)次参考时钟信号为止。低脉冲生成部件使第一分频时钟信号维持在低电平直到接收n次参考时钟信号为止，以及使第二分频时钟信号维持在低电平直到接收(n+1)次参考时钟信号为止。

在这种条件下，能使输出时钟信号的占空比维持在可容许的范围内。

最好，分频部件包括高脉冲宽度计数器、高脉冲宽度寄存器、高脉冲宽度比较器、低脉冲宽度计数器、低脉冲宽度寄存器、低脉冲宽度比较器和状态控制电路.高脉冲宽度计数器计数参考时钟信号.高脉冲宽度寄存器如果A＝2n(n：自然数)，寄存n，以及如果A＝2n+1，寄存(n+1).高脉冲宽度比较器比较高脉冲宽度计数器的值与高脉冲宽度寄存器的值，如果高脉冲宽度计数器的值达到高脉冲宽度寄存器的值，则输出高脉冲宽度结束信号.低脉冲宽度计数器计数参考时钟信号.低脉冲宽度寄存器寄存n.低脉冲宽度比较器比较低脉冲宽度计数器的值与低脉冲宽度寄存器的值，如果低脉冲宽度计数器的值达到低脉冲宽度寄存器的值，则输出低脉冲宽度结束信号.状态控制电路响应低脉冲宽度结束信号，激活高脉冲宽度计数器，响应高脉冲宽度结束信号，激活低脉冲宽度计数器，以及响应分频时钟选择信号，选择第一或第二分频时钟信号.

校正部件包括Q计数器、Q寄存器、Q比较器、C/D计数器、C/D寄存器、C/D比较器和校正确定电路。Q计数器计数低脉冲宽度结束信号。Q寄存器寄存Q。Q比较器比较Q计数器的值与Q寄存器的值，以及当Q计数器的值达到Q寄存器的值时，输出Q结束信号。C/D计数器计数Q结束信号。C/D寄存器寄存C或D。C/D比较器比较C/D计数器的值与C/D寄存器的值，以及当C/D计数器的值达到C/D寄存器的值时，输出C/D结束信号。校正确定电路响应Q结束信号，改变分频时钟选择信号的逻辑电平，以及在接收Q结束信号之后，响应第一低脉冲宽度结束信号，改变分频时钟选择信号的逻辑电平。

在这种条件下，可以使输出时钟信号的占空比维持在可容许的范围内并平均分配fref/freq的余数。

更具体地说，校正部件进一步包括R计数器、R寄存器、R比较器。R计数器计数低脉冲宽度结束信号。R寄存器寄存R。R比较器比较R计数器的值与R寄存器的值，以及当R计数器的值达到R寄存器的值时，输出R结束信号。校正确定电路响应C/D结束信号，激活R寄存器，其中，对C＜D，R是B/C的余数，或对C＞D，是B/D的余数。

在这种条件下，可以平均分配fref/freq的余数。

根据本发明的另一方面，提供一种时钟生成方法，包括步骤：如果C＜D，则生成第二分频时钟信号一次；在生成第二分频时钟信号之后，生成第一分频时钟信号(Q-1)次；重复生成第二和第一分频时钟信号的步骤C次；如果C＞D，生成第一分频时钟信号一次；在生成第一分频时钟信号之后，生成第二分频时钟信号(Q-1)次；以及重复生成第一和第二分频时钟信号的步骤D次，其中，A，B和C是满足下述公式(1)的自然数：

freq＝fref/(A+C/B) (1)

根据该时钟生成方法，可以生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率freq的输出时钟信号。

最好，该时钟生成方法进一步包括在重复C次的步骤之后，生成第一分频时钟信号R次；以及在重复D次的步骤之后，生成第二分频时钟信号R次的步骤，其中，对C＜D，R是B/C的余数，以及对C＞D，R是B/D的余数。

在该条件下，可以平均分配fref/freq的余数。

最好，生成第一分频时钟信号的步骤包括步骤：如果A＝2n(n：自然数)使第一分频时钟信号维持在高电平直到接收n次参考时钟信号为止；以及在使第一分频时钟信号维持在高电平的步骤之后，使第一分频时钟信号维持在低电平直到接收n次参考时钟信号为止；以及如果A＝2n+1，使第一分频时钟信号维持在高电平直到接收(n+1)次参考时钟信号为止；以及在使第一分频时钟信号维持在高电平的步骤之后，使第一分频时钟信号维持在低电平直到接收n次参考时钟信号为止.生成第二分频时钟信号的步骤包括步骤：如果A＝2n，使第二分频时钟信号维持在高电平直到接收n次参考时钟信号为止；以及在使第二分频时钟信号维持在高电平的步骤之后，使第二分频时钟信号维持在低电平直到接收(n+1)次参考时钟信号为止；以及如果A＝2n+1，使第二分频时钟信号维持在高电平直到接收(n+1)次参考时钟信号为止；以及在使第二分频时钟信号维持在高电平的步骤之后，使第二分频时钟信号维持在低电平直到接收(n+1)次参考时钟信号为止.

在该条件下，可以使输出时钟信号的占空比维持在可容许的范围内。

附图说明

图1是表示根据本发明的实施例的时钟生成电路的结构的功能框图。

图2是表示由图1所示的时钟生成电路生成的输出时钟信号和由时钟分频电路生成的两个分频时钟信号之间的关系的图。

图3是表示使用图1所示的时钟生成电路，如果C＜D，生成输出时钟信号的方法的顺序图。

图4是表示图3所示的方法中生成的输出时钟信号的波形图。

图5是表示使用图1所示的时钟生成电路，如果C＞D，生成输出时钟信号的方法的顺序图。

图6是表示在图5所示的方法中生成的输出时钟信号的波形图。

图7是表示由图1所示的时钟生成电路执行的，在C＜D的情形中的操作的时序图。

图8是表示由图1所示的时钟生成电路执行的，在C＞D的情况中的操作的时序图。

具体实施方式

在下文中，参考附图，将更详细地描述本发明的优选实施例。在这些图中，用相同的标记表示类似或等效的部件，以及不重复它们的描述。

参考图1，根据本发明的该实施例的时钟生成电路10基于具有频率fref的参考时钟信号CLKref，生成具有频率freq的输出时钟信号CLKreq。时钟生成电路10包括时钟分频(clock divider)电路12和离散值校正电路14。

时钟分频电路12有选择地生成两个离散分频时钟(dividedclock)信号CLK1，CLK2。具体地，时钟分频电路12有选择地生成通过将参考时钟信号CLKref除以A获得的分频时钟信号CLK1和通过将参考时钟信号CLKref除以(A+1)获得的分频时钟信号CLK2，并输出所生成的时钟信号作为输出时钟信号CLKreq。

离散值校正电路14控制时钟分频电路12以便使输出时钟信号CLKreq的频率freq维持在分频时钟信号CLK1的频率fref/A和分频时钟信号CLK2的频率fref/(A+1)之间。

首先，下面，将详细地描述离散值校正电路14。

参考图2，示出了输出时钟信号CLKreq和两个分频时钟信号CLK1，CLK2之间的关系.参考时钟信号CLKref的周期t用t＝1/fref表示.使用周期t，分频时钟信号CLK1的周期用A/fref＝A·t表示，以及分频时钟信号CLK2的周期用(A+1)/fref＝(A+1)t表示.

输出时钟信号CLKreq的周期treq用treq＝1/freq表示，等于或长于分频时钟信号CLK1的周期A·t，以及短于分频时钟信号CLK2的周期(A+1)t。

如果图2所示的长度的比率为B∶C，则输出时钟信号CLKreq的频率freq用下述公式(1)表示

freq＝freq/(A+C/B) (1)

其中，A和B是正整数，以及C是0或正整数。如果C＝0，freq＝fref/A以及分频时钟信号CLK1能直接输出作为输出时钟信号CLKreq。因此，分频时钟信号CLK2不必要。

如果C≠0，通过用平衡方式分配的分频时钟信号CLK1和CLK2，生成输出时钟信号CLKreq。

使用D(＝B-C)次分频时钟信号CLK1和C次分频时钟信号CLK2，用下述公式表示所需时间B·treq。

B·treq＝DA·t+C(A+1)t (2)

如果C＜D(＝B-C)(如果分频时钟信号CLK1的频率fref/A更接近输出时钟信号CLKreq的频率freq)，假定Q是B/C的商以及R是余数。将D＝B-C和B＝QC+R代入公式(2)。则用下述公式(3)表示所需时间B·treq。

B·treq＝C{(A+1)t+(Q-1)A·t}+RA·t (3)

通过图3所示的顺序，实现公式(3)，通过图3，获得图4所示的输出时钟信号CLKreq。

参考图3和4，首先，输出具有(A+1)t的时钟信号一次(S1)，然后，输出具有A·t的时钟信号(Q-1)次。接着，重复步骤S1和S2C次(S3)，此后，输出具有A·t的时钟信号R次(S4)。然后，进程返回到步骤S1(S5)。

同时，如果C＞D(如果分频时钟信号CLK2的频率fref/(A+1)更接近输出时钟信号CLKreq的频率freq)，假定Q是B/D的商以及R是余数。将C＝B-D和B＝QD+R代入公式(2)。因此，用下述公式(4)表示所需时间B·treq。

B·treq＝D{A·t+(Q-1)(A+1)t}+R(A+1)t (4)

通过图5所示的顺序，实现公式(4)，通过图5，获得图6所示的输出时钟信号CLKreq。通过图3所示的顺序中的A·t和(A+1)彼此替换，获得图5所示的顺序。

参考图5和6，输出具有A·t的时钟信号一次(S1)，然后，输出具有(A+1)t的时钟信号(Q-1)次(S2)。接着，重复步骤S1和S2(S3)，此后，输出(A+1)t R次(S4)。然后，进程返回到步骤S1(S5)。

如果C＝D，Q＝2以及R＝0。因此，如果应用图3或图5中的顺序，能输出具有(A+1)t的时钟信号和具有A·t的时钟信号各一次。尽管在下面的描述中，C＞D的情形包含C＝D的情形，C＜D的情形也可以包含C＝D的情形。

为实现上述操作，离散值校正电路14包含Q计数器141、Q寄存器142、Q比较器143、C/D计数器144、C/D寄存器145、C/D比较器146、R计数器147、R寄存器148、R比较器149以及校正确定电路150。

Q计数器141计数从时钟分频电路12输出的低脉冲宽度结束信号LPW_CMP(详情如下所述)以便实现上述步骤S2.Q寄存器142寄存Q.Q比较器143比较Q计数器141的值与Q寄存器142的值以及当Q计数器141的值达到Q寄存器142的值时，输出Q结束信号Q_CMP.

C/D计数器144计数Q结束信号Q_CMP以便实现上述步骤S3。C/D寄存器145寄存C或D。C/D比较器146将C/D计数器144的值与C/D寄存器145的值进行比较以及当C/D计数器144的值达到C/D寄存器145的值时，输出C/D结束信号C/D_CMP。

R计数器147计数低脉冲结束信号LPW_CMP以便实现上述步骤S5。R寄存器148寄存R。R比较器149将R计数器147的值与R寄存器148的值进行比较以及当R计数器147的值到达R寄存器148的值时，输出R结束信号R_CMP。

校正确定电路150响应Q结束信号Q_CMP，将分频时钟选择信号Q_CYCLE的逻辑电平从高电平改变成低电平，以及在接收Q结束信号Q_CMP或R结束信号R_CMP之后，响应第一低脉冲宽度结束信号LPW_CMP，将分频时钟选择信号Q_CYCLE的逻辑电平从低电平改变成高电平。此外，校正确定电路150响应R结束信号R_CMP，输出R使能信号R_EN。

计数器141、144和147与参考时钟信号CLKref同步操作。响应R使能信号R_EN，复位Q计数器141和C/D计数器144。响应R使能信号R_EN，激活R计数器147。

下文描述时钟分频电路12的细节。

时钟分频电路12通过将参考时钟信号CLKref除以A，生成分频时钟信号CLK1，以及通过将参考时钟信号CLKref除以(A+1)，生成分频时钟信号CLK2。

在此有必要确定分频时钟信号CLK1、CLK2的高电平脉冲宽度和低电平脉冲宽度。对分频时钟信号CLK1，如果A是偶数(A＝2n，其中，n是自然数)，能将高电平脉冲宽度和低电平脉冲宽度均设置成nt。然而，如果A是奇数(A＝2n+1)，则这些脉冲宽度不能相同。同时，对分频时钟信号CLK2，如果A是奇数，两个脉冲宽度能相同，而如果A是偶数，两个脉冲宽度不能相同。

表1列出了用于将两个脉冲宽度之间的差值维持在t的范围内所需的条件，与A是偶数还是奇数无关。

表1

表2列出了用于将输出时钟信号CLKreq的占空比维持在45％至55％的范围内所需的条件。

表2

为实现上述操作，时钟分频电路12包括高脉冲宽度(HPW)计数器121、高脉冲宽度寄存器122、高脉冲宽度比较器123、低脉冲宽度(LPW)计数器124、低脉冲宽度寄存器125、低脉冲宽度比较器126、开关寄存器127和状态控制电路128。

高脉冲宽度计数器121计数参考时钟信号CLKref以便确定将生成的分频时钟信号CLK1或CLK2的高电平脉冲宽度。如果A＝2n，高脉冲宽度寄存器122寄存(n-1)，以及如果A＝2n+1，则寄存n。高脉冲宽度比较器123将高脉冲宽度计数器121的值与高脉冲宽度寄存器122的值进行比较，以及当高脉冲宽度计数器121的值达到高脉冲宽度寄存器122的值时，输出高脉冲宽度结束信号HPW_CMP。

低脉冲宽度计数器124计数参考时钟信号CLKref以便确定将生成的分频时钟信号CLK1或CLK2的低电平脉冲宽度。低脉冲宽度寄存器125寄存(n-1)。低脉冲宽度比较器126将低脉冲宽度计数器124的值与低脉冲宽度寄存器125的值进行比较，以及当低脉冲宽度计数器124的值达到低脉冲宽度寄存器125的值时，输出低脉冲宽度结束信号LPW_CMP。

开关寄存器127如果C＜D，寄存CLTD(C小于D)＝1(真)，以及如果C＞D，寄存CLTD＝0(假)。

状态控制电路128响应低脉冲宽度结束信号LPW_CMP，激活高脉冲宽度使能信号HPW_EN，以及停用低脉冲宽度使能信号LPW_EN。状态控制电路128响应高脉冲宽度结束信号HPW_CMP，停用高脉冲宽度使能信号HPW_EN，以及激活低脉冲宽度使能信号LPW_EN。响应高脉冲宽度使能信号HPW_EN，激活高脉冲宽度计数器121。响应低脉冲宽度使能信号LPW_EN，激活低脉冲宽度计数器124。

此外，如果CLTD＝1(C＜D)，当分频时钟选择信号Q_CYCLE处于高电平时，状态控制电路128选择具有周期A·t的分频时钟信号CLK1，或当分频时钟选择信号Q_CYCLE处于低电平时，选择具有周期(A+1)t的分频时钟信号CLK2，并将所选择的分频时钟信号输出作为输出时钟信号CLKreq。如果CLTD＝1，当R使能信号R_EN处于高电平时，状态控制电路128选择具有周期A·t的分频时钟信号CLK1，而与分频时钟选择信号Q_CYCLE无关，并将所选择的分频时钟信号输出作为输出时钟信号CLKreq。

另外，如果CLTD＝0(C＞D)，当分频时钟选择信号Q_CYCLE处于高电平时，状态控制电路128选择具有周期(A+1)t的分频时钟信号CLK2，或当分频时钟选择信号Q_CYCLE处于低电平时，选择具有周期A·t的分频时钟信号CLK1，并将所选择的分频时钟信号输出作为输出时钟信号CLKreq.如果CLTD＝0，当R使能信号R_EN处于高电平时，状态控制电路128选择具有周期(A+1)t的分频时钟信号CLK2，而与分频时钟选择信号Q_CYCLE无关，并将所选择的分频时钟信号输出作为输出时钟信号CLKreq.

下文描述如上所述构造的时钟生成电路10的操作。在该实施例中，通过例子，描述在高脉冲宽度寄存器122上寄存2，在低脉冲寄存器125上寄存2，在C/D寄存器145上寄存3，在Q寄存器142上寄存2以及在R寄存器148上寄存2。

如果C＜D，参考图7，CLTD＝1(高电平)寄存在开关寄存器127上。

在高脉冲宽度使能信号HPW_EN上升之后，在时间t1，参考时钟信号CLKref上升，因此，将输出时钟信号CLKreq设置成高电平。当高脉冲宽度计数器121在时间t2达到值2时，高脉冲宽度结束信号HPW_CMP上升。此后，当高脉冲宽度结束信号HPW_CMP在时间t3下降时，高脉冲宽度使能信号HPW_EN下降，相反，低脉冲宽度使能信号LPW_EN上升。这停用高脉冲宽度计数器121并激活低脉冲宽度计数器124。

在高脉冲宽度使能信号HPW_EN下降之后，在时间t4，参考时钟信号CLKref上升，因此，将输出时钟信号CLKreq设置成低电平。因此，将具有周期(A+1)t的分频时钟信号CLK2的高脉冲输出作为输出时钟信号req。

随后，当低脉冲宽度计数器124在时间t5达到值2时，低脉冲宽度结束信号LPW_CMP上升。此后，当在时间t6，低脉冲宽度结束信号LPW_CMP下降时，低脉冲宽度使能信号LPW_EN下降以及状态转变信号ST上升。这停用低脉冲宽度计数器124。此外，低脉冲宽度结束信号LPW_CMP下降以及Q计数器141达到值2，因此，将分频时钟选择信号Q_CYCLE设置成高电平。

状态转变信号ST在时间t7下降之后，参考时钟信号CLKref在时间t11上升，因此，将输出时钟信号CLKreq设置成高电平。因此，输出具有周期(A+1)t的分频时钟信号CLK2的低脉冲作为输出时钟信号req。

由于分频时钟选择信号Q_CYCLE处于高电平，在随后的时间周期t11至t21期间，输出具有周期A·t的分频时钟信号CLK1作为输出时钟信号req。因此，在时间周期t1至t61期间，三次输出具有一个周期的分频时钟信号CLK2和具有一个周期的分频信号时钟CLK1的组合作为输出时钟信号req。

当C/D计数器144达到值3时，C/D结束信号C/D_CMP在时间t61上升。当C/D结束信号C/D_CMP在时间t62下降时，R使能信号R_EN上升，由此激活R计数器147。当R计数器147达到值2时，R结束信号R_CMP在时间t77上升，此后，R使能信号R_EN在时间t81下降。结果，在时间t61至t81期间，输出具有两个周期的分频时钟信号CLK1作为输出时钟信号req。

同时，如果C＞D，参考图8，将开关寄存器127设置成CLTD＝0(低电平)。在该条件下，相反地输出分频时钟信号CLK1和CLK2。

根据本发明的该实施例，如果C＜D，离散值校正电路14控制时钟分频电路12以便将生成分频时钟信号CLK2一次以及生成分频时钟信号CLK1(Q-1)次的过程重复C次，以及如果C＞D，控制时钟分频电路12以便将生成分频时钟信号CLK1一次以及生成分频时钟信号CLK2(Q-1)次的过程重复D次。因此，可以生成具有在分频时钟信号CLK1的频率fref/A和时钟信号CLK2的频率fref/(A+1)之间的频率freq的输出时钟信号CLKreq。

此外，如果C＜D，离散值校正电路14控制时钟分频电路12以便生成R次分频时钟信号CLK1以及如果C＞D，控制时钟分频电路12以便生成R次分频时钟信号CLK2。因此，可以平均地分配fref/freq的余数。

此外，如果A＝2n，时钟分频电路12使分频时钟信号CLK1，CLK2维持在高电平直到接收n次参考时钟信号CLKref为止，以及如果A＝2n+1，使分频时钟信号维持在高电平，直到接收(n+1)次参考时钟信号为止。另外，时钟分频电路12使分频时钟信号CLK1维持在低电平直到接收n次参考时钟信号CLKref为止，以及使分频时钟信号CLK2维持在低电平，直到接收(n+1)次参考时钟信号CLKref为止。因此，可以使输出时钟信号CLKreq的占空比维持在可容许的范围内。此外，如果用满足表2所示的条件的方式来设置A，B和C，可以将输出时钟信号CLKreq的占空比维持在45％至55％以内以便符合ISO7816-3。

尽管结合某些优选实施例描述了本发明，应理解到上述优选实施例仅是本发明的示例。因此，本发明包含的主题不限于那些具体实施例。相反，在本发明的精神和范围内，能适当地改变、修改等等上述实施例。

Claims

1.一种时钟生成电路，用于基于通过将具有频率fref的参考时钟信号除以A获得的第一分频时钟信号和通过将所述参考时钟信号除以(A+1)获得的第二分频时钟信号，生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率freq的输出时钟信号，所述时钟生成电路包括：

分频部件，用于有选择地生成第一分频时钟信号和第二分频时钟信号，并输出被选分频时钟信号作为输出时钟信号；以及

校正部件，用于控制所述分频部件以便如果C＜D，将生成第二分频时钟信号一次和生成第一分频时钟信号(Q-1)次的过程重复C次，以及如果C＞D，用于控制所述分频部件以便将生成第一分频时钟信号一次和生成第二分频时钟信号(Q-1)次的过程重复D次，

其中，A，B和C是满足下述公式(1)的自然数：

freq＝fref/(A+C/B) (1)以及

其中，D＝B-C，对C＜D，Q是B/C的商，以及对C＞D，Q是B/D的商。

2.如权利要求1所述的电路，其中，如果C＜D，所述校正部件进一步控制所述分频部件以便生成第一分频时钟信号R次，以及如果C＞D，控制所述分频部件以便生成第二分频时钟信号R次，其中，对C＜D，R是B/C的余数，以及对C＞D，R是B/D的余数。

3.如权利要求1所述的电路，其中，所述分频部件包括：

高脉冲生成部件，用于如果A＝2n，n为自然数，使第一或第二分频时钟信号维持在高电平直到接收n次参考时钟信号为止，以及如果A＝2n+1，使第一或第二分频时钟信号维持在高电平直到接收(n+1)次参考时钟信号为止；以及

低脉冲生成部件，用于使第一分频时钟信号维持在低电平直到接收n次参考时钟信号为止，以及使第二分频时钟信号维持在低电平直到接收(n+1)次参考时钟信号为止。

4.如权利要求1所述的电路，

其中，所述分频部件包括：

高脉冲宽度计数器，用于计数参考时钟信号；

高脉冲宽度寄存器，用于如果A＝2n，n为自然数，寄存n，以及如果A＝2n+1，寄存(n+1)；

高脉冲宽度比较器，用于将所述高脉冲宽度计数器的值与所述高脉冲宽度寄存器的值进行比较，如果所述高脉冲宽度计数器的值达到所述高脉冲宽度寄存器的值，则输出高脉冲宽度结束信号；

低脉冲宽度计数器，用于计数参考时钟信号；

低脉冲宽度寄存器，用于寄存n；

低脉冲宽度比较器，用于将所述低脉冲宽度计数器的值与所述低脉冲宽度寄存器的值进行比较，如果所述低脉冲宽度计数器的值达到所述低脉冲宽度寄存器的值，则输出低脉冲宽度结束信号；以及

状态控制电路，用于响应低脉冲宽度结束信号，激活所述高脉冲宽度计数器，响应所述高脉冲宽度结束信号，激活所述低脉冲宽度计数器，以及响应分频时钟选择信号，选择第一或第二分频时钟信号；以及

其中，所述校正部件包括：

Q计数器，用于计数低脉冲宽度结束信号；

Q寄存器，用于寄存Q；

Q比较器，用于将Q计数器的值与所述Q寄存器的值进行比较，以及如果Q计数器的值达到所述Q寄存器的值，则输出Q结束信号；

C/D计数器，用于计数Q结束信号；

C/D寄存器，用于寄存C或D；

C/D比较器，用于将所述C/D计数器的值与所述C/D寄存器的值进行比较，以及如果C/D计数器的值达到所述C/D寄存器的值，则输出C/D结束信号；以及

校正确定电路，用于响应Q结束信号，改变分频时钟选择信号的逻辑电平，以及在接收Q结束信号之后，响应第一低脉冲宽度结束信号，改变分频时钟选择信号的逻辑电平。

5.如权利要求4所述的电路，

其中，所述校正部件进一步包括：

R计数器，用于计数低脉冲宽度结束信号；

R寄存器，用于寄存R；以及

R比较器，用于将所述R计数器的值与所述R寄存器的值进行比较，以及如果所述R计数器的值达到所述R寄存器的值，则输出R结束信号，以及

其中，所述校正确定电路响应C/D结束信号，激活R寄存器，

其中，对C＜D，R是B/C的余数，或对C＞D，是B/D的余数。

6.一种时钟生成方法，用于基于通过将具有频率fref的参考时钟信号除以A获得的第一分频时钟信号和通过将所述参考时钟信号除以(A+1)获得的第二分频时钟信号，生成具有在第一分频时钟信号的频率fref/A和第二分频时钟信号的频率fref/(A+1)之间的频率freq的输出时钟信号，所述时钟生成方法包括步骤：

如果C＜D，重复生成第二和第一分频时钟信号的步骤C次，其中，所述生成第二和第一分频时钟信号的步骤包括：

生成第二分频时钟信号一次；

在生成第二分频时钟信号之后，生成第一分频时钟信号(Q-1)次；

如果C＞D，重复生成第一和第二分频时钟信号的步骤D次，其中，所述生成第一和第二分频时钟信号的步骤包括：

生成第一分频时钟信号一次；

在生成第一分频时钟信号之后，生成第二分频时钟信号(Q-1)次；

其中，A，B和C是满足下述公式(1)的自然数：

freq＝fref/(A+C/B) (1)；以及

其中，D＝B-C，对C＜D，Q是B/C的商，以及对C＞D，Q是B/D的商。

7.如权利要求6所述的方法，进一步包括步骤：

在所述重复C次的步骤之后，生成第一分频时钟信号R次；以及

在所述重复D次的步骤之后，生成第二分频时钟信号R次，

其中，对C＜D，R是B/C的余数，以及对C＞D，R是B/D的余数。

8.如权利要求6所述的方法，其中，

所述生成第一分频时钟信号的步骤包括步骤：

如果A＝2n，n为自然数，

使第一分频时钟信号维持在高电平直到接收n次参考时钟信号为止；以及

在使第一分频时钟信号维持在高电平的步骤之后，使第一分频时钟信号维持在低电平直到接收n次参考时钟信号为止；以及如果A＝2n+1，

使第一分频时钟信号维持在高电平直到接收(n+1)次参考时钟信号为止；以及

在使第一分频时钟信号维持在高电平的步骤之后，使第一分频时钟信号维持在低电平直到接收n次参考时钟信号为止；以及

其中，所述生成第二分频时钟信号的步骤包括步骤：

如果A＝2n

使第二分频时钟信号维持在高电平直到接收n次参考时钟信号为止；以及

在使第二分频时钟信号维持在高电平的步骤之后，使第二分频时钟信号维持在低电平直到接收(n+1)次参考时钟信号为止；以及

如果A＝2n+1，

使第二分频时钟信号维持在高电平直到接收(n+1)次参考时钟信号为止；以及

在使第二分频时钟信号维持在高电平的步骤之后，使第二分频时钟信号维持在低电平直到接收(n+1)次参考时钟信号为止。