CN1813452B - 差动输出驱动器的交叉电压锁定 - Google Patents

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CN1813452B CN2004800182269A CN200480018226A CN1813452B CN 1813452 B CN1813452 B CN 1813452B CN 2004800182269 A CN2004800182269 A CN 2004800182269A CN 200480018226 A CN200480018226 A CN 200480018226A CN 1813452 B CN1813452 B CN 1813452B
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Abstract

一种装置，包括响应于输入电压提供单端输出电压的第一差动输出驱动器、提供响应于所述输入电压提供单端输出的第二差动输出驱动器，其中第一输出电压和所述第二输出电压表示了所述正相输入电压和反相输入电压。所述装置还包括反馈电路，用于监控所述第一和第二输出电压并且把偏置电压施加到所述第一和第二输出驱动器中的至少一个，用于当所述输入电压从第一电平改变至第二电平时改变所述第一和第二输出电压交叉处的点。

Description

差动输出驱动器的交叉电压锁定
背景技术
存在各种类型基于导线的通信网络用于提供电子设备间的通信。这些网络中的许多在网络上发送数据的差动表示。差动网络使用具有正导体和负导体的传输电缆，并且在所述导体上发送数据的正相表示和反相表示。因为差动信号的电压摆动低于单端信号，所以差动信号具有允许更快数据速率的优点。并且因为通过只检测电缆中正导体和负导体间的差值而消除了在传输线上获得的共模信号噪声，所以差动信号总线内的数据更不易受噪声的影响。
在基于导线的差动信号网络内的一个关键参数是信号发送器的差动交叉电压。所述差动交叉电压是正信号发送器输出电压与负信号发送器输出电压的交叉点。为了让来自电源噪声、电磁干扰(EMI)或者信号阻尼振荡的通信误差降到最低，该交叉电源应该在输出的最高电压与最低电压间的等距点上。该点通常被称为中间轨(mid-rail)。
如果该网络是基于导线的串行网络，那么就使用收发器在相同的传输电缆上发送和接收信号。通常使用开环差动驱动器设计基于导线的模拟收发器的发送器。驱动器是开环的，所以它们不包括控制其输出的反馈机制。通过将交叉电压调谐至最佳中间轨来设计这些发送器，所述中间轨假定发送器输出端的额定过程倾斜以及额定负载。调谐的一个问题是当所述发送器在硅片中实现时因为非理想的过程变化或者因为不对称的寄生离片负载，所述交叉电压可能偏离最佳中间轨的值。交叉电压从中间轨电压值的偏离可以导致半导体制造发送器的低合格率。可能需要反复掩模来考虑非额定条件并且要把所述交叉电压重新调谐至中间轨的值。
因此就需要可自调节交叉电压的差动发送器。
附图说明
在各附图中相同的编号代表相同的组件。
图1是带有交叉锁定反馈电路的实施例的串行总线收发器图解。
图2A是示出了带有弱上拉电路的收发器的输出转移曲线图。
图2B是示出了由所述弱上拉电路造成的接收器转移不对称的曲线图。
图3A是示出了带有弱下拉电路的收发器的输出转移图。
图3B是示出了由所述弱下拉电路造成的接收器转移不对称的图解。
图4是用于差动收发器的单端驱动器的图解。
图5是在交叉锁定反馈电路中使用的开关网络的一个实施例的图解。
图6是在交叉锁定反馈电路中使用的开关网络的另一个实施例的图解。
图7A-C是示出了校正弱上拉的交叉锁定反馈电路的曲线图。
图8A-C是示出了校正弱下拉的交叉锁定反馈电路110的曲线图。
图9是使用差动收发器在传输电缆上通信的系统视图。
图10提供用于差动收发器中间轨交叉电压的方法流程图。
具体实施方式
在随后的详细描述中，将参考作为发明部分并以示意性方式示出可实践本发明特定实施例的附图。应该理解的是可以使用其他实施例并且可以做出结构上的改变而不背离本发明的范围。
本文档描述的反馈电路用于差动收发器，该收发器将交叉电压大致锁定在收发器发送器输出的最高和最低电压的等距点处。该等距点通常被称为中间轨点。
图1是带有交叉锁定反馈电路110的串行总线收发器100的一个实施例图解。收发器100允许处理器与连接在串行总线上的其他设备通信。收发器100包括接收器120，用于接收从由正导体132(D+)和负导体134(D-)组成的传输电缆130来的信号。接收器120包括差动接收器122、用于正导体132(D+)的单端接收器124以及用于负导体134(D-)的单端接收器126。单端接收器124和126检测在D+和D-导体132和134上的轨对轨转移，并且在差动输入超过电压阈值时的跳闸(trip)。单端接收器124和126用于探测串行总线上诸如空闲模式或唤醒的事件，并且用于确定数据传输速率。差动接收器122探测输入数据流以及在D+和D-导体132和134的交叉电压处的输出跳闸。
收发器100也包括用于在传输电缆130上发送信号的发送器140。发送器140包括用于正导体132的单端输出驱动器142以及用于负导体134的单端输出驱动器144。如果用CMOS实现收发器100，那么通常就用在额定条件下具有相等强度的PMOS上拉和NMOS下拉电路来设计输出驱动器142和144。
图2A是示出了带有弱上拉电路的收发器100的输出转移曲线图210。在示出的实施例中，所述信号在0伏的低轨和3伏的高轨之间转换。用于低轨和高轨的其他值也在本申请设想范围内。示出的D+导体132正从高轨转移到低轨，而D-导体134正从低轨转移到高轨。因为上拉的上升时间与下拉的下降时间不匹配，所以由高至低的信号转移212要快于由低至高的信号转移214。这就导致交叉电压点216在约1伏处，而非中间轨1.5伏处。差动接收器122具有高增益和在交叉点处跳闸。因为交叉点较低，所以收发器在低轨导体上比交叉点位于中间轨时更易于受到噪声的影响。
图2B是示出了由所述弱上拉电路造成的接收器输出222、224和226的转移不对称的曲线图220。在此实施例中，差动接收器222(RXD)跟随着正单端接收器224(RXDP)输出的正逻辑，而后者跟随了D+导体132的转移。而负单端接收器226(RXDM)则跟随了D-导体134。图220示出了在负单端接收器226(RXDM)输出之前差动接收器222(RXD)的输出跳闸。在中间轨交叉点的理想情况下，单端接收器224和226的转移点应该一致或者关于差动接收器222的输出转移点相对称。而相反的情况下当D+导体从低到高转移时，正接收器224(RXDP)的输出滞后于差动接收器222(RXD)的输出。
图3A是示出了带有弱下拉电路的收发器100的输出转移图310。如图2A，示出的D+导体132正从高轨转移到低轨，而D-导体134正从低轨转移到高轨。这时上升与下拉时间的不匹配引起了交叉电压点316在约2伏处，而非中间轨1.5伏处。因为交叉点较高，所以收发器在高轨导体上更易于受到噪声的影响。图3B是示出了由所述弱下拉电路造成的接收器输出322、324和326的转移不对称的曲线图320。图320示出了在正单端接收器324(RXDP)输出之前的差动接收器322(RXD)输出跳闸。在相反的情况下当D+导体从低到高转移时，负接收器326(RXDM)的输出滞后于差动接收器322(RXD)的输出。
为了校正上升和下降时间的不匹配，交叉反馈锁定电路110生成偏置电压，用于校正发送器单端输出驱动器142和144内下拉和/或上拉电路的强度。在图4中示出了单端输出驱动器400的实施例。在PMOS晶体管410栅极处电压的改变使得输出驱动器400的上拉偏置电路的电流驱动强度改变。例如，要是该栅极的电压下降，那么PMOS晶体管410的驱动强度增加，并且加偏置使所述上拉朝向高轨(VCC)。相反地，如果该栅极的电压上升，那么PMOS晶体管410的驱动强度下降，并且加偏置使所述上拉远离高轨(VCC)。
在NMOS晶体管420栅极处电压的改变使得输出驱动器400的下拉偏置改变。例如若是该栅极的电压上升，那么NMOS晶体管420的驱动强度增加，并且加偏置使所述上拉朝向低轨(VSS)。相反地，如果该栅极的电压下降，那么NMOS晶体管420的驱动强度下降，并且加偏置使所述上拉远离低轨。这样通过把电压反馈给栅极就形成一个闭环系统，可通过校正驱动强度中不匹配的量来调节上拉和/或下拉的偏置。
为了生成校正电压，基于与单端接收器124和126的输出开关时间有关的差动接收器122的输出开关时间产生电荷。如果交叉电压位于中间轨，那么开关是对称的，并且没有净电荷产生。如果交叉电压不位于中间轨，那么交叉电压对预定电平的偏移就导致开关的不对称，并且该不对称就产生了可转变成用于输出驱动器142和144的校正偏置电压的净电荷。
图5中示出了生成该电荷的开关网络500的一个实施例。该实施例包括用于补偿单端输出驱动器142和144的PMOS上拉电路的P偏置补偿电路505以及用于补偿单端输出驱动器142和144的NMOS下拉电路的N偏置补偿电路545。所述补偿电路505和545通过调节电容510和550上的电荷来生成校正偏置电压。
对于P偏置电路505来说，组合的逻辑515和516能够让开关520和525通过启动流入或流出电容510的电流为电容510添加或移除电荷。能够启动电流的开关是差动接收器(RXD)530和D+单端接收器(RXDP)535输出的状态的函数。该函数可表达成与RXD和RXDP相关的方程：
I∝F(RXD·RXDP)-G(RXD·RXDP)
如果差动驱动器122的输出滞后于D+单端接收器124的输出，那么上拉偏置就太强了。通过启动电流流过开关520对电容510添加更多电荷来调高单端输出驱动器142和144的PMOS晶体管410的栅极电压，用于弱化上拉。这样在RXD为低而RXDP为高期间，启用开关520并且电流被推入电容510。图3B中示出了接收器122、124和126的逻辑状态有效的持续时间330。
如果差动驱动器122的输出超前于D+单端接收器124的输出，那么上拉偏置就太弱了。通过启动开关520来减少电容510的电荷以调低单端输出驱动器142和144的PMOS晶体管410的栅极电压用于强化上拉。这样在RXD为高而RXDP为低期间，启用开关520并且电流流出电容510。图2B中示出了接收器122、124和126的逻辑状态有效的持续时间230。在RXD与RXDP状态相同时，开关520和525都不可用。
对于N-偏置电路545来说，组合的逻辑555和556能够让开关560和565通过启动流入或流出电容550的电流为电容550添加或移除电荷。能够启动电流的开关是差动接收器(RXD)570和D-单端接收器(RXDM)575输出状态的函数。该函数可表达成与RXD和RXDM相关的方程：
I∝F(RXD·RXDM)-G(RXD·RXDM)
如果差动驱动器122的输出转移滞后于D-单端接收器126的输出转移，那么下拉偏置就太强了。通过启动开关565减少电容550的电荷以调低单端输出驱动器142和144的NMOS晶体管420的栅极电压用于弱化下拉。这样在一个实施例中，当RXD为低并且RXDP也为低时，启用开关565并使电流流出。图2B中示出了持续时间240。
如果差动驱动器122的输出超前于D-单端驱动器126的输出，那么下拉偏置就太弱了。通过启动开关560来增加电容510上的电荷以调高单端输出驱动器142和144的NMOS晶体管420的栅极电压，用于强化下拉。这样，在一个实施例中，当RXD为高而RXDP也为高时，开关560可用。图3B中示出了持续时间340。在RXD与RXDP状态相反时，开关560和565都不可用。
图6示出了使用传输门或通过门、开关610的开关网络的一个实施例。通过启动串行的通过门开关610来实现组合逻辑。例如通过启动输出RXD和RXDM的两个通过门开关来实现图5中的开关560。在另一个实施例中，使用诸如与门和反相器的直通逻辑电路来实现组合逻辑。本领域普通技术人员一旦阅读并理解了该揭示就可理解所述组合逻辑的各种实施例包括示出电路的各种组合以及高低逻辑状态的变化。
图7A-C是示出了交叉锁定反馈电路110校正弱上拉的曲线图。图7A示出了有单端收发器驱动器D+和D-上输出的原始低交叉电压(约一伏)。图7B示出了将校正电压施加到发送器140上拉和下拉电路的反馈电路110。图7B还示出了基于时钟周期调整的校正电压，这是因为所述电荷是由接收器122、124和126在传输电缆130上检测的转移所产生。在大约20个时钟周期之后，如图7C所示，使交叉电压回到中间轨(1.5伏)。
图8A-C是示出了交叉锁定反馈电路110校正弱下拉的曲线图。图8A示出了原始交叉电压(约为2伏)高于中间轨。图8B示出了将校正电压施加到发送器140上拉和下拉电路的反馈电路110。在大约20个时钟周期之后如图8C所示，交叉电压回到中间轨(1.5伏)。
图9是使用差动收发器接口905通过传输电缆930通信的系统900的视图。系统900包括接收器920、驱动器940、处理器960、存储器970、收发器控制器950和交叉锁定反馈电路910。接收器920包括单端接收器924、926以及差动接收器922用于检测节点932和934上的信号。差动驱动器940包括用于节点932的单端驱动器以及用于节点934的单端驱动器。交叉锁定反馈电路910校正传输电缆930上交叉电压离开驱动器940最高和最低输出电压等距点的偏差。
收发器控制器950通过在驱动器940上发送数据以及在接收器920上接收数据与连接到节点932和934的其他设备通信。收发器控制器950也可与微处理器960和存储器970通信。收发器控制器950可以是适用于与收发器接口905通信的任何类型的收发器。例如，收发器控制器950可以是通用串行总线、同步光学网络(SONET)、火线控制器等等。
处理器960可以是适用于系统900操作的任何类型的处理器。例如在系统900的各种实施例中，处理器960可以是微处理器、微控制器等等。存储器970表示了包括机器可访问介质的物品。例如，存储器970可以表示如下所述物品的任意一种或它们的结合：硬盘、软盘、随机存取存储器(RAM)、只读存取存储器(ROM)、闪存、CDROM或者包括可由机器读取的介质的任何其他类型的物品。
由上述附图表示的系统可以是任何类型的。所表示的系统实例包括计算机(例如桌上型、膝上型、笔记本、手持、服务器、Web应用、路由器等等)、无线通信设备(例如蜂窝电话、无绳电话、寻呼机、个人数字助理等等)、计算机相关外围设备(例如打印机、扫描仪、监视器等等)、娱乐设备(例如电视机、收音机、立体声、磁带和CD播放器、录像带记录器、数字视频光盘播放器、可携式摄像机、数码相机、MP3(活动图像专家组音频层3)播放器、视频游戏、表等等)等等。
传输电缆930可以是适用于系统900操作的任何类型的双导体电缆。例如在系统900的各个实施例中，传输电缆930可以是同轴电缆、双绞线电缆等等。
图10提供用于差动收发器中间轨交叉电压的方法流程图。在1010处，测量差动信号收发器第一和第二差动驱动器输出电压的交叉处的电压和最高与最低输出电压之间大致等距点的差值。在1020处，提供与所述交叉电压和所述等距电压之间差值成正比的校正偏置电压。在1030处，将所述校正偏置电压施加到所述差动驱动器上用于改变第一和第二输出电压交叉的点。
虽然在此示出并描述了特定的实例，但是本领域普通技术人员应该认识到经计算可完成相同目的的任何安排都可代替示出的特定实例。本申请旨在覆盖本发明的任何改编和变化。因此本发明的范围仅受示出的权利要求及其等效物的限制。

Claims (31)

1.一种用于差动输出驱动器的交叉电压锁定的装置，包括：
响应于输入电压提供单端输出电压的第一差动输出驱动器；
响应于所述输入电压提供单端输出的第二差动输出驱动器，其中第一输出电压和第二输出电压表示了正相输入电压和反相输入电压；以及
反馈电路，用于监控所述第一和第二输出电压并且把偏置电压施加到所述第一和第二输出驱动器中的至少一个，用于当输入电压从第一电平改变至第二电平时改变所述第一和第二输出电压交叉处的点，
其中，所述偏置电压与所述第一和第二差动输出驱动器的输出电压信号的交叉处的电压以及最高与最低输出电压间大致等距的电压点之间的差值成正比。
2.如权利要求1所述的装置，其特征在于，所述偏置电压迫使所述第一和第二输出电压在所述第一和第二差动输出驱动器的最高和最低输出电压之间的大致等距点处交叉。
3.如权利要求1所述的装置，其特征在于，连接所述第一和第二差动输出驱动器，用于把正相输入和反相输入提供给传输电缆的正导体和负导体。
4.如权利要求2所述的装置，其特征在于，所述反馈电路还包括至少一个电容，其中所述反馈电路把与第一和第二输出驱动器的实际交叉电压与所述等距交叉电压之间的差值成比例的电荷置于所述电容上，从而将所述电荷转变成所述偏置电压。
5.如权利要求4所述的装置，其特征在于，所述至少一个电容包括第一和第二电容，其中所述反馈电路把与所述实际交叉电压和所述等距交叉电压之间的差值成比例的电荷置于所述第一和第二电容上，并且其中所述第一电容把校正电压提供给所述输出驱动器内的至少一个上拉偏置电路，而所述第二电容把校正电压提供给所述输出驱动器内的至少一个下拉偏置电路。
6.如权利要求5所述的装置，其特征在于，如果实际的交叉电压低于所述等距交叉电压，那么所述反馈电路施加所述校正电压用以增加所述上拉偏置电路的驱动强度和/或降低所述下拉偏置电路的驱动强度。
7.如权利要求5所述的装置，其特征在于，如果实际的交叉电压高于所 述等距交叉电压，那么所述反馈电路施加所述校正电压用以降低所述上拉偏置电路的驱动强度和/或增加所述下拉偏置电路的驱动强度。
8.如权利要求5所述的装置，其特征在于，所述第一电容把校正电压提供给所述上拉偏置电路内的PMOS晶体管的栅极而所述第二电容把校正电压提供给所述下拉偏置电路内的NMOS晶体管的栅极。
9.如权利要求5所述的装置，其特征在于，还包括：
用于检测差动接口上的交叉电压转移的差动接收器，所述差动接收器具有第一输出；
用于检测正导体上的轨对轨转移的单端接收器，所述用于正导体的接收器具有第二输出；
用于检测负导体上的轨对轨转移的单端接收器，所述用于负导体的接收器具有第三输出；以及
其中如果所述交叉电压低于所述等距电压，那么当所述第一输出为高而所述第二输出为低时就减少所述第一电容上的电荷和/或当所述第一输出为低而所述第三输出为低时就减少所述第二电容上的电荷。
10.如权利要求9所述的装置，其特征在于，如果所述交叉电压高于所述等距电压，那么当所述第一输出为低而所述第二输出为高时就增加所述第一电容上的电荷和/或当所述第一输出为高而所述第三输出为高时就增加所述第二电容上的电荷。
11.如权利要求9所述的装置，其特征在于，输出启用开关用于把高电压电平施加到所述第一和第二电容以增加所述电荷，并且用于把低电压电平施加到所述第一和第二电容以减少所述电荷。
12.如权利要求11所述的装置，其特征在于，所述开关包括传输门开关。
13.如权利要求1所述的装置，其特征在于，收发器电路是通用串行总线(USB)的接口。
14.一种用于差动输出驱动器的交叉电压锁定的方法，包括：
测量差动信号收发器的第一和第二驱动器的输出电压信号的交叉处的电压以及最高与最低输出电压间大致等距的电压点之间的差值；
提供与所述交叉电压和所述等距电压之间的差值成正比的校正偏置电压； 以及
把所述校正偏置电压施加到差动驱动器上，以改变第一和第二输出电压的交叉处的电压点。
15.如权利要求14所述的方法，其特征在于，提供校正偏置电压包括：
在至少一个电容内生成与所述实际交叉电压和所述等距交叉电压之间的差值成比例的净电荷；以及
将所述电荷转变成校正偏置电压。
16.如权利要求14所述的方法，其特征在于，把所述校正偏置电压施加到所述差动驱动器包括把所述校正电压反馈给所述驱动器用于调节上拉和下拉偏置电路的驱动强度。
17.如权利要求16所述的方法，其特征在于，调节所述上拉和下拉电路偏置的驱动强度包括：
如果所述交叉电压低于所述等距电压，就增加所述上拉偏置电路的驱动强度和/或就降低所述下拉偏置电路的驱动强度；以及
如果所述交叉电压高于所述等距电压，就降低所述上拉偏置电路的驱动强度和/或就增加所述下拉偏置电路的驱动强度。
18.如权利要求17所述的方法，其特征在于，
增加所述上拉偏置电路的驱动强度包括降低PMOS晶体管的栅极电压，
降低所述上拉偏置电路的驱动强度包括增加PMOS晶体管的栅极电压，
增加所述下拉偏置电路的驱动强度包括增加NMOS晶体管的栅极电压，以及
降低所述下拉偏置电路的驱动强度包括降低NMOS晶体管的栅极电压。
19.如权利要求15所述的方法，其特征在于，当所述交叉电压与所述等距电压匹配时，生成的所述净电荷为零。
20.如权利要求15所述的方法，其特征在于，所述至少一个电容包括第一和第二电容，并且在电容上生成电荷包括接通或断开送至所述第一和第二电容的电源轨道。
21.如权利要求20所述的方法，其特征在于，调节上拉电路偏置包括施加校正电压到所述第一电容上以调节上拉偏置电压，而调节下拉电路偏置包括 施加校正电压到所述第二电容上以调节下拉电容电压。
22.如权利要求15所述的方法，其特征在于，测量还包括：
用所述差动信号收发器测量传输电缆的正导体和负导体上的交叉转移；
测量所述传输电缆的正导体上的轨对轨转移；
测量所述传输电缆的负导体上的轨对轨转移；以及
其中生成净电荷包括当转移时间内存在不匹配时接通或断开到所述电容器的电荷。
23.如权利要求22所述的方法，其特征在于，测量还包括：
响应于所述交叉转移在差动接收器上提供单端输出转移；
响应于所述正导体上超过第一电压阈值的转移，在第一单端接收器的输出上提供单端输出转移；以及
响应于所述负导体上超过第二电压阈值的转移，在第二单端接收器的输出上提供单端输出转移。
24.如权利要求23所述的方法，其特征在于，提供所述差动接收器的所述单端输出转移包括提供跟随着正导体上所述转移的转移，其中接通或断开包括：
a)当所述差动接收器的输出处于高电压并且所述第一单端接收器的输出处于低电压时，接通低电源给所述第一电容；
b)当所述差动接收器的输出处于低电压并且所述第一单端接收器的输出处于高电压时，接通高电源给所述第一电容；
c)当所述差动接收器的输出处于低电压并且所述第二单端接收器的输出处于低电压时，接通低电源给所述第二电容；以及
d)当所述差动接收器的输出处于高电压并且所述第二单端接收器的输出处于高电压时，接通高电源给所述第二电容。
25.一种用于差动输出驱动器的交叉电压锁定的系统，包括：
耦合至差动通信总线的收发器接口，所述收发器接口包括一正导体和一负导体并具有高和低收发器输出电压之间量级的差动交叉电压；
与所述收发器接口通信的收发器控制器；以及
用于校正所述交叉电压距离所述收发器最高和最低输出电压之间等距的 电压点的偏差的交叉锁定反馈电路，其中所述交叉锁定反馈电路根据所述正导体和负导体之间的切换时间的不匹配生成一校正电压，
其中，所述校正电压与所述交叉电压以及最高与最低输出电压间大致等距的电压点之间的差值成正比。
26.如权利要求25所述的系统，其特征在于，所述收发器接口还包括耦合至所述交叉锁定反馈电路的至少一个收发器驱动器，所述驱动器具有上拉和下拉电路；并且其中所述反馈电路把校正电压反馈给所述驱动器用于调节所述驱动器的上拉和/或下拉来校正所述交叉电压。
27.如权利要求26所述的系统，其特征在于，所述交叉锁定反馈电路生成与所述交叉电压到所述等距电压的差值成比例的电荷以提供所述校正电压。
28.如权利要求27所述的系统，其特征在于，所述收发器接口还包括：
差动接收器；
耦合至所述差动总线上正节点的单端接收器；以及
耦合至所述差动总线上负节点的单端接收器，其中所述反馈电路基于所述交叉电压与所述等距电压不同的时候接收器输出的通断时间的非对称性生成电荷。
29.一种用于差动输出驱动器的交叉电压锁定的系统，包括：
耦合至差动通信总线的收发器接口，所述收发器接口具有高和低收发器输出电压之间量级的差动交叉电压；
与所述收发器接口通信的收发器控制器；以及
用于校正所述交叉电压距离所述收发器最高和最低输出电压之间等距的电压点的偏差的交叉锁定反馈电路；
与所述收发器控制器通信的处理器；以及
与所述处理器通信的DRAM存储器，
其中，所述校正电压与所述交叉电压以及最高与最低输出电压间大致等距的电压点之间的差值成正比。
30.如权利要求29所述的系统，其特征在于，所述收发器接口还包括耦合至所述交叉锁定反馈电路的至少一个收发器驱动器，所述驱动器具有上拉和下拉电路；并且其中所述反馈电路把校正电压反馈给所述驱动器用于调节所述 驱动器的上拉和/或下拉来校正所述交叉电压。
31.如权利要求30所述的系统，其特征在于，所述交叉锁定反馈电路生成与所述交叉电压到所述等距电压的差值成比例的电荷以提供所述校正电压。 
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7298837B2 (en) 2003-06-30 2007-11-20 Intel Corporation Cross-over voltage lock for differential output drivers
US7430240B2 (en) * 2003-10-29 2008-09-30 Broadcom Corporation Apparatus and method for automatic polarity swap in a communications system
JP2008543246A (ja) * 2005-06-09 2008-11-27 エヌエックスピー ビー ヴィ 送受信機
JP2008022329A (ja) * 2006-07-13 2008-01-31 Matsushita Electric Ind Co Ltd 出力制御回路
US7925005B2 (en) * 2006-10-23 2011-04-12 Silicon Laboratories, Inc. Longitudinal balance calibration for a subscriber line interface circuit
US7592830B2 (en) * 2007-08-03 2009-09-22 Qimonda Ag Integrated circuit device for receiving differential and single-ended signals
CN101420223B (zh) * 2007-10-23 2012-05-23 三星电子株式会社 差分发送器
US7956688B2 (en) * 2009-10-07 2011-06-07 International Business Machines Corporation Common mode cancellation in differential networks
US8138806B2 (en) * 2010-01-20 2012-03-20 Texas Instruments Incorporated Driver circuit for high voltage differential signaling
JP5421304B2 (ja) * 2011-02-15 2014-02-19 株式会社日本自動車部品総合研究所 送信ドライバ回路
MY169838A (en) * 2011-12-28 2019-05-16 Intel Corp Power management for data ports
US9582454B2 (en) 2014-03-18 2017-02-28 Intel Corporation Reconfigurable transmitter
US9601916B2 (en) * 2014-09-11 2017-03-21 Intel Corporation Back power protection circuit
US9780783B1 (en) 2016-03-31 2017-10-03 Intel Corporation Voltage tolerant termination presence detection
CN108919728B (zh) * 2018-08-23 2023-09-26 深圳和而泰智能控制股份有限公司 一种控制电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726588A (en) * 1996-03-12 1998-03-10 Lsi Logic Corporation Differential-to-CMOS level converter having cross-over voltage adjustment
EP1193873A2 (de) * 2000-09-29 2002-04-03 Melexis GmbH Treiberschaltung für PC-Bus
US6430606B1 (en) * 1998-03-16 2002-08-06 Jazio, Inc. High speed signaling for interfacing VLSI CMOS circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166635A (en) * 1991-03-27 1992-11-24 Level One Communications, Inc. Digital data line driver
US5825777A (en) * 1995-05-05 1998-10-20 Creative Integrated Systems, Inc. Home and small business phone system for operation on a single internal twisted pair line and methodology for operating the same
US6160423A (en) * 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
US6617892B2 (en) * 1998-09-18 2003-09-09 Intel Corporation Single ended interconnect systems
US6566926B1 (en) * 2002-06-25 2003-05-20 Intel Corporation Hysteretic self-biased amplifier
US6583656B1 (en) * 2002-08-21 2003-06-24 Pericom Semiconductor Corp. Differential clock driver with transmission-gate feedback to reduce voltage-crossing sensitivity to input skew
US6946904B1 (en) * 2002-10-11 2005-09-20 National Semiconductor Corporation USB with over-voltage and short-circuit protection
US7298837B2 (en) 2003-06-30 2007-11-20 Intel Corporation Cross-over voltage lock for differential output drivers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726588A (en) * 1996-03-12 1998-03-10 Lsi Logic Corporation Differential-to-CMOS level converter having cross-over voltage adjustment
US6430606B1 (en) * 1998-03-16 2002-08-06 Jazio, Inc. High speed signaling for interfacing VLSI CMOS circuits
EP1193873A2 (de) * 2000-09-29 2002-04-03 Melexis GmbH Treiberschaltung für PC-Bus

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