CN1815731A - 半导体存储器模块 - Google Patents

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CN1815731A CNA2005101289560A CN200510128956A CN1815731A CN 1815731 A CN1815731 A CN 1815731A CN A2005101289560 A CNA2005101289560 A CN A2005101289560A CN 200510128956 A CN200510128956 A CN 200510128956A CN 1815731 A CN1815731 A CN 1815731A
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Abstract

一种半导体存储器模块，包括多个半导体存储器芯片和将输入时钟信号和输入命令和地址信号提供给半导体存储器芯片的汇流信号线。时钟信号再生电路和寄存器电路在半导体存储器模块上布置在连接到汇流信号线的公共芯片封装体内。时钟信号再生电路和寄存器电路分别调节输入时钟信号和临时存储的输入命令和地址信号，分别将被调节的时钟信号和临时存储的命令和地址信号乘以因数1∶X，并分别向半导体存储器芯片提供被调节的时钟信号和临时存储的命令和地址信号。

Description

半导体存储器模块
技术领域
本发明涉及半导体存储器模块，其中，在该半导体存储器模块上布置：几个半导体存储器芯片；汇流信号线，每一个均至少向半导体存储器芯片提供输入的时钟信号以及输入的命令和地址信号；以及半导体电路，其包括缓冲寄存器电路和时钟信号再生电路。
背景技术
目前的存储器系统(DDR1；DDR2；DDR3)提供这样的可能性，即仅向传送命令和地址信号(CA)的DIMM命令/地址总线提供一个CA总线版本(副本)，例如经由混合-T或飞越(fly-by)总线。随着进速度的一步提高并考虑到CA总线的高并行度(例如高至36个存储器芯片/每CA总线)，不再可能有命令和地址信号的便利传输。
解决上述问题的一个可能方案是利用两个CA总线的副本。然而，这增加了每存储器通道的管脚数量(例如为了必要的屏蔽需要增加25个CA信号和管脚)。由于数据线上的高比特率，对于DDR3系统的后继技术，例如DDR4，考虑到差分信号传输。然而，对于微分信号传输，所需的管脚数量显然较高，从技术观点考虑非常难于执行(或导致高成本)。这涉及半导体存储器模块的连接器处的管脚数量、存储器控制器处的管脚数量和母板上的布线法。
由于，归因于DDR系统的后继技术的高比特率，仅飞越总线或点至点(P2P)总线是可能的，所以同步所需的任何时钟信号也必须与CA信号一起差分传输。
根据附图4中示出的现有技术DDR2系统的示例性布置是DDR2DIMM半导体存储器模块的示意性布局图，其中将来自外部CA总线上的CA信号CA和半导体电路模块上指定时钟信号C1经由混合-T总线结构传输到DDR2 DIMM半导体存储器模块(传输差分时钟信号C1的线由虚线表示而传输差分CA信号的线由点划线表示)。在该实例中，将各自存储八个数据项D的半导体存储芯片4和附加纠错芯片(D-E-CC)4a以及附加无源元件5布置在DIMM半导体存储器模块上。将属于单独的存储芯片4和D-E-CC芯片4a的数据分别以八位的宽度传输，由此在该半导体模块的情况下，将其分配给72个连接器位置处或管脚接触8。
附图5是用于DDR4系统的有潜力的半导体存储器模块的示例性示意图，其中根据上述理论方案使用CA总线的两个副本。在该实例中，对于2N定时，包括时钟信号的差分供给的CA信号需要25×2(×2)个连接器位置或管脚接触8。还需要用于屏蔽的线。在图5中示出的实例中，使用二比特宽度并差分地向布置在半导体存储器模块左侧的存储器通道和布置在半导体存储器模块右侧的存储器通道的各存储器芯片4、4a供给写和读数据，这造成具有CA信号的2N定时的X2基DDR4DIMM。在包括几个存储器通道或存储体(memory bank)的这种半导体存储器模块的情况下，为半导体存储器模块上的CA和C1线的两倍的宽布线将过度地限制用于安装诸如去耦电容器的无源元件5的安装空间和用于布局连接到半导体存储器的数据信号线的空间，更不必提及所增加的管脚数量。
发明内容
因此，本发明的目的是指定一种适合于高速半导体存储器系统的半导体存储器模块，使得可以消除上述现有技术的缺点，并以空间节省和节省管脚接触的方式将CA和C1信号提供给布置在该半导体存储器模块上的半导体存储芯片，同时，能够达到传输CA和C1信号所需的速度。此外，本发明的目的是指定一种半导体电路，其包括设计成与这种半导体存储器模块相匹配的时钟信号再生电路和寄存器电路。
根据本发明的第一个方案，提供一种半导体存储器模块，其包括在该半导体存储器模块上布置在同一个芯片封装体内并连接到汇流信号线的时钟信号再生电路和寄存器电路，以便于调节输入时钟信号并临时存储输入命令和地址信号，且在乘以因数1∶X之后，将被调节的时钟信号和临时存储的命令和地址信号提供给半导体存储器芯片。
通过利用以上述方式共同容纳在一个新片封装体内的时钟信号再生电路和寄存器电路来实现CA和同步时钟信号乘以因数1∶X，能够达到未来存储器技术所需要的速度，且同时，节约了半导体存储器模块上的安装空间和管脚接触。寄存器电路和时钟信号再生电路在同一个芯片封装体内的结合允许从存储器控制器向完整的半导体存储器模块(DIMM)提供一个CA副本。由于CA信号乘以因数1∶X，所以可以通过在结合的时钟信号再生和寄存器电路中的局部产生来向几个DRAM分支或通道提供几个CA副本(因为，由于高比特率，继DDR3系统之后的高速DDR存储器系统将仅促进飞越总线结构或点至点总线结构，所以还有必要在半导体存储器模块上调节同步所需的相关时钟信号并将其与CA信号一起发送)。
如本发明所提出的，通过将寄存器电路与时钟信号再生电路结合在同一个芯片封装体内，还降低了时钟信号再生电路的工作温度。若将时钟信号再生电路设置为单个芯片封装体(与寄存器电路分离)，则工作温度会显著超出存储器芯片的温度并且会随着时钟信号再生电路所必需驱动的负载数量增加。因此，本发明所提出的时钟信号再生电路与寄存器电路的结合允许时钟信号再生电路产生的热的分布得到改善。根据本发明的在公共芯片封装体内的时钟信号再生电路和寄存器电路的结合使得公共芯片封装体的工作温度降低至半导体存储器芯片的温度水平。因此，根据本发明的包括与寄存器电路容纳在公共芯片封装体内的时钟信号再生电路的半导体存储器模块，在用于非常密集的封装半导体存储器模块中时，例如用于安装有继DDR3系统之后的DDR系统的几个DDR-DRAM芯片的DIMM半导体存储器模块中时，特别有利，因为在以这种高元件密度组装的半导体模块的情况中，通过路由CA信号所节省的模块空间可以用于无源和有源元件。
优选地，时钟信号再生电路包括锁相回路(PLL)电路。如前所述，在计划的高速存储器系统的情况下，分别经由差分时钟信号线提供时钟信号和被时钟信号再生电路调节的时钟信号。
在根据本发明的半导体存储器模块的一个实施例中，将时钟信号再生电路和寄存器电路布置为同一封装体内的单独的部分芯片(管芯)。这些部分芯片例如可以叠置在芯片封装体内。
通过向芯片封装体内的寄存器电路提供由时钟信号再生电路调节的时钟信号，有利地减小了半导体存储器模块上这些差分时钟信号线所需的空间。
根据本发明的半导体存储器模块的另一个实施例，将时钟信号再生电路和寄存器电路集成在封装体内的一个公共的芯片(管芯)上。该第二个实施例是有利的，因为减小了公共时钟信号再生和寄存器电路的芯片面积。
优选地，将包含时钟信号再生电路和寄存器电路的芯片封装体基本上布置在半导体电路模块上的中央位置处。
在根据本发明的半导体电路模块中，包含用于也被传输的时钟信号的信号线的命令和地址信号的汇流线优选(但非必须)形成飞越总线结构。
优选将寄存器和时钟信号再生电路如此设计，即，使得他们各自将时钟信号与命令和地址信号乘以因数1∶2。
在一个实施例中，半导体存储器模块可以为RDIMM模块且可以安装有DDR-DRAM半导体存储器芯片。
附图说明
在下述说明书中，参考附图，将更加详细地阐述根据本发明的半导体存储器模块以及包括时钟信号再生电路和寄存器电路的适当的半导体电路的上述和另外的优选元件，其中：
图1是根据本发明的半导体存储器模块的第一实施例的示意性布局图；
图2是根据本发明第一执行例的公共芯片封装体内的时钟信号再生电路和寄存器电路的示意性顶视图；
图3是根据本发明的半导体存储器模块的第二实施例的示意性布局图；
图4是对时钟信号与命令和地址信号线采用混合-T总线结构的前述半导体存储器模块的示意性布局图；和
图5是采用时钟信号与命令和地址信号总线的两个副本的具有飞越总线结构的前述半导体存储器模块的示意性布局图。
具体实施方式
在图1中示意性示出的本发明第一实施例中，将包含时钟信号再生电路12与寄存器电路13的芯片封装体11(图2中详细示出)布置在半导体存储器模块10上位于半导体存储器模块10上近似中央位置处，在该实例中模块10为RDIMM模块，其安装有各自存储八个数据项D的DDR-DRAM芯片4和用于纠错(DE-CC)的另一DDR-DRAM芯片4a。半导体存储器模块10的外部，8比特宽的数据线部分向DDR-DRAM芯片4和4a提供写和读数据。差分时钟信号输入线61从管脚接触8将时钟信号C1提供到公共芯片封装体11，而具有特定比特宽度的线部分71也从管脚接触8将命令和地址输入信号CA提供给公共芯片封装体11。从图2中可以看出，在该实例中，对于命令和地址信号，时钟信号再生电路12和寄存器电路13将时钟信号61和CA信号71乘以因数1∶2。从例如为锁相回路(PLL)电路的时钟信号再生电路12开始，差分时钟信号线62将被调节的时钟信号供给到分别在模块10左侧和右侧的所有存储器芯片4、4a。另外，公共芯片封装体11中的差分时钟信号线63向寄存器电路13供给被调节的时钟信号，如图2中所示。临时存储的(缓冲的)命令和地址信号从寄存器电路13经由半导体存储器模块上的差分命令和地址信号线72流向分别在模块10左侧和右侧的半导体存储器芯片4、4a。
根据本发明提议的且包括将时钟信号再生电路和寄存器电路13容纳在公共芯片封装体11内的操作的方案是有利的，因为，节省了半导体存储器模块10上的空间，半导体存储器模块10上布置越多的半导体存储器芯片4，这种空间节省越重要。
通过将时钟信号再生电路12和寄存器电路13容纳在公共芯片封装体11中，时钟信号再生电路12的温度在操作期间呈现与半导体存储器芯片4、4a的温度近似相同的值。
与上面结合图4已经描述的半导体存储器模块的总线结构的比较显示，根据本发明的半导体存储器模块10的第一实施例的总线结构也对时钟信号线和CA信号线执行混合-T总线结构。
在第一执行例中，根据图2，可以将时钟信号再生电路12和寄存器电路13布置在公共的芯片封装体11中，即，以空间节省方式(图2中未示出)作为分离的部分芯片(管芯)彼此相邻或者作为分离的部分芯片(管芯)一个叠置在另一个上。
附图3示出根据本发明的半导体存储器模块100的第二实施例的示意性布局图。在该第二实施例的情况下，布置在半导体存储器模块100上的半导体存储器芯片4、4a形成基于x2数据结构(示出)或x4数据结构(未示出)的DDR-DIMM模块。布置在半导体存储器模块100上近似中央的位置处的公共芯片封装体111(与根据图1的第一实施例中的情况相同)，容纳时钟信号再生电路12与地址和命令信号寄存器电路13，它们分别用于将经由差分时钟信号输入线61供给的时钟信号C1乘以因数1∶2，以及用于临时存储/缓冲经由CA线71提供给模块100的命令和地址信号CA并将其乘以因数1∶2。在图3中示出的半导体存储器模块100的第二实施例中，借助于飞越或点至点总线结构经由输入CA线71提供差分命令和地址信号CA并经由差分时钟信号输入线61提供差分时钟信号C1，因为飞越总线或点至点(P2P)总线是唯一能够用于继DDR3系统之后的DDR系统的高比特率的总线结构。在图3中示出的半导体存储器模块100的第二实施例中，借助于1N定时来实现CA信号CA通过时钟信号C1的定时，然而，这不限制本发明的范围。
在图3中示出的第二实施例中，容纳在公共芯片封装体111内的时钟信号调节与命令和地址信号寄存器电路通过经由差分时钟信号线将被公共芯片封装体111内的时钟信号调节电路调节的时钟信号C1提供给分别布置在半导体存储器模块100左侧和右侧的半导体存储器芯片4、4a，分别将CA信号CA和时钟信号C1乘以因数1∶2。相同的说明也适用于临时存储/缓冲的CA信号。
通常，本发明提议在半导体存储器模块上将时钟信号再生电路和寄存器电路布置在公共的芯片封装体内，并将它们连接到提供命令地址信号CA和时钟信号C1的汇流信号线61、71，使得输入时钟信号C1被调节且输入命令和地址信号CA被临时存储，以便将这些信号乘以因数1∶X并将被调节的时钟信号C1和临时存储的命令和地址信号CA提供到布置在半导体存储器模块上的X个半导体存储器芯片组。虽然作为实例在图1和3中示出的半导体存储器模块10和100的两个实施例中仅提供两个半导体存储器芯片组，但是本领域技术人员直接可以看出能够在该半导体存储器模块上布置两个以上的半导体存储器芯片组或DRAM分支，然后它们可借助于被时钟信号调节电路与命令和地址信号寄存器电路乘以因数1∶X的时钟信号与命令和地址信号被激励。这允许从存储器控制器(未示出)向完整的DIMM仅提供一个CA副本。通过使CA和C1信号乘以因数1∶X，可以借助于几个CA和C1副本的局部产生来供给几个DRAM组。在上面结合图1-3所描述的本发明的实施例中，已经消除了作为其中必须提供CA总线信号和C1总线信号的两个副本的图5中示出的半导体存储器模块的特征的管脚接触8的双倍管脚数量的缺点。此外，可以通过象本发明提出的那样利用组合的时钟信号调节和寄存器电路11、111将CA信号和时钟信号乘以因数1∶X，来达到将来的存储器技术所需的高速度。
时钟信号调节电路和寄存器电路可以作为分离的部分芯片彼此相邻地布置，如图2中所示，或者作为分离的部分芯片一个叠置于另一个上。本发明所提议的一个可选方案使得能够将时钟信号调节电路和寄存器电路的两种功能集成在一个公共的芯片(结合的管芯)上。
已经描述了新改进的半导体存储器模块的优选实施例，可以认为本领域技术人员根据本发明中所阐述的技术可以做出其它变形、改变和修改。因此应该理解，所有这种改变、变形和修改被认为是落入由附属权利要求书所限定的本发明范围内。虽然本文中采用特定的术语，但是它们仅用于一般的描述意义而没有限制性目的。
附图标记列表：
4、4a：半导体存储器芯片
5：无源元件
8：管脚接触
10、100：半导体存储器模块
11、111：公共芯片封装体
12：时钟信号再生电路
13：寄存器电路
61、62、63：差分时钟信号线
71、72：命令和地址信号线
CA：命令和地址信号
C1：时钟信号
D：数据存储器芯片
DE_C_C：纠错数据存储器

Claims (19)

1、一种半导体存储器模块，包括：
多个半导体存储器芯片，布置于该半导体存储器模块上；
多个汇流信号线，可操作地至少向半导体存储器芯片提供输入时钟信号和输入命令和地址信号；
时钟信号再生电路和寄存器电路，在半导体存储器模块上布置于连接到汇流信号线的公共芯片封装体内，其中，时钟信号再生电路和寄存器电路分别调节输入时钟信号和临时存储输入命令和地址信号，分别被调节的时钟信号和临时存储的命令和地址信号乘以因数1:X，并分别将被调节的时钟信号和临时存储的命令和地址信号提供给半导体存储器芯片。
2、根据权利要求1的半导体存储器模块，其中时钟信号再生电路包括锁相回路(PLL)电路。
3、根据权利要求1的半导体存储器模块，其中将时钟信号和被时钟信号再生电路调节的时钟信号均经由差分时钟信号线提供。
4、根据权利要求1的半导体存储器模块，其中将时钟信号再生电路和寄存器电路作为分离的部分芯片布置在公共芯片封装体内。
5、根据权利要求1的半导体存储器模块，其中将时钟信号再生电路和寄存器电路集成在公共芯片封装体内的公共芯片上。
6、根据权利要求4的半导体存储器模块，其中将由时钟信号再生电路调节的时钟信号提供给公共芯片封装体内的寄存器电路。
7、根据权利要求1的半导体存储器模块，其中将公共芯片封装体基本上布置在半导体存储器模块上的中央位置处。
8、根据权利要求1的半导体存储器模块，其中命令和地址信号的汇流信号线包括混合-T总线结构。
9、根据权利要求1的半导体存储器模块，其中命令和地址信号的汇流信号线包括飞越总线结构。
10、根据权利要求1的半导体存储器模块，其中时钟信号再生电路和寄存器电路分别将时钟信号与命令和地址信号乘以因数1∶2。
11、根据权利要求1的半导体存储器模块，其中半导体存储器模块包括RDIMM模块。
12、根据权利要求1的半导体存储器模块，其中半导体存储器芯片包括DDR-DRAM半导体存储器。
13、一种半导体电路，包括：
时钟信号再生电路和寄存器电路，布置于公共的芯片封装体内，其中时钟信号再生电路和寄存器电路分别将时钟信号与命令和地址信号乘以因数1:X。
14、根据权利要求13的半导体电路，其中时钟信号再生电路包括锁相回路(PLL)电路。
15、根据权利要求14的半导体电路，其中时钟信号再生电路将时钟信号作为差分时钟信号在差分时钟信号线上提供。
16、根据权利要求15的半导体电路，其中将时钟信号再生电路和寄存器电路作为分离的部分芯片布置在公共芯片封装体内。
17、根据权利要求15的半导体电路，其中将时钟信号再生电路和寄存器电路集成在公共芯片封装体内的公共芯片上。
18、根据权利要求16的半导体电路，其中时钟信号再生电路将时钟信号提供给公共芯片封装体内的寄存器电路。
19、根据权利要求13的半导体电路，其中时钟信号再生电路和寄存器电路分别将时钟信号与命令和地址信号乘以因数1:2。
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