CN1826783A

CN1826783A - 用于循环编码信号的接收器

Info

Publication number: CN1826783A
Application number: CNA2004800212245A
Authority: CN
Inventors: J·格瑞芬; J·杰克司; A·弗瑞斯蒂尔; K·凡吉尔; A·科拉
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-07-23
Filing date: 2004-07-08
Publication date: 2006-08-30
Anticipated expiration: 2024-07-08
Also published as: KR20060063905A; US7305023B2; TW200509551A; JP2006528461A; EP1647119A2; US8149928B2; EP1647119B1; US20050018779A1; US20100226419A1; TWI250729B; US20080101505A1; WO2005011225A2; CN100593310C; WO2005011225A3; US7720159B2; JP4387410B2; KR100863369B1

Abstract

在某些实施例中，本发明包括用于接收在数据时间段内表示数据并且没有数据时间段多于一个循环的完整循环编码信号的接收器。该接收器响应于该完整循环编码信号提供一数据输出信号。还描述并声明了其他实施例。

Description

用于循环编码信号的接收器

相关申请

本申请和标题为“Transmitters Providing Cycle Encoded Signals”(DocketNo.42P15876)的申请是于同一天提交的，并且具有等同的说明书(除了标题、技术领域描述、权利要求和摘要以外)和相关主体的权利要求。

技术领域

本发明涉及用于循环编码信号的接收器和相关系统。

背景技术

码间串扰(ISI)由于在变化频率处的脉冲重叠而降低了信号的完整度。具有高频脉冲的数据模式很容易受到ISI的影响。相对于低频脉冲，高频脉冲产生的相移和衰减更大，这就导致了与低频脉冲重叠时高频脉冲的损失。由ISI引起的数据失真会导致差错。在传统信令中在非补偿随机数据模式下可被发送的频率就受到了ISI的限制。

均衡和奈奎斯特信令是已提出的对ISI的两大解决方案。均衡是在敏感数据模式下试图恢复高频脉冲幅度的曲线拟合方案。它搜寻预料会丢失的数据并且通过对窄脉冲幅度的预增强来恢复数据。均衡的缺点包括它充其量不过是一种曲线拟合方案，即利用在数据的随机脉冲内高频脉冲的幅度以恢复任何预期的幅度损失。所述预期损失是各系统和模式所特有的，这就要求对预测的数据模式以及使用该均衡的每个客户系统都要进行调谐。它很容易受到非预期数据模式和变化的系统传递函数的影响。该方案的迭代性质会导致耗时并且系统不通用的实现，很可能永远无法收敛到最佳解决方案上。

奈奎斯特信令是解决ISI问题的另一种现有技术，它通过在时域中使用升余弦或正弦函数脉冲来克服ISI。由于实现该函数过于复杂使得无法实用。

在曼彻斯特编码中，所述信号包括在比特单元边界上的不连续，而这会导致严重的ISI。某些频移键控(FSK)编码方案避免了比特单元边界上的不连续但是FSK需要多个循环来表示一个0或1的数据值。

在源同步信令中，把数据信号和一个或多个相关时钟或选通脉冲从发送器发送至接收器。所述接收电路使用该时钟或选通脉冲来确定对所述数据信号采样的时间。

在某些信令技术中，可把定时信息嵌入被发送的数据信号并且通过状态机恢复该定时信息。插补器接收到来自例如锁相环或延迟锁定环的多个时钟或选通脉冲信号。使用恢复的定时在由所述插补器接收的时钟或选通脉冲中进行选择并且把所选的时钟或选通脉冲信号提供给接收器用于控制对进入数据信号的采样。在某些实现中，在所述数据信号中提供的训练信息用于在发送实际数据之前获取恰当的采样时间。可以时常提供训练信息以保持采样定时。在其他的实现中，不使用训练信息，而是从先前时间的所述数据信号中创建所述采样定时。存在用于嵌入定时信息的各种技术。其中8B/10B是一种著名的技术。

信号的传输可以在多点(一个发送器对多个接收器)或点对点(一个发送器对一个接收器)环境中实现。所述传输可以是单向的、顺序双向的或者同时双向的。

不是仅使用高低电平，而是使用不同的电平来表示比0和1值更多的值。

导体上的信号噪声可使得信号被破坏。减轻噪声影响的一种技术是在两根导线上发送数据，随后通过观察接收信号的差值而非绝对值来达到在接收器内拒绝噪声的目的。一个导体携带的信号通常与另一个导体上的信号反相。

附图说明

通过阅读如下给定的详细描述以及本发明实施例的附图，将获取对本发明更为透彻的理解，然而不应把本发明限制在描述和示出的特定实施例上，而应仅作为解释和理解的手段。

图1和图2是根据本发明某些实施例的一系统的每个框图表示。

图3是根据本发明某些实施例的包括有图1中发送器和接收器的系统的框图表示。

图4是根据本发明某些实施例的包括有图3中发送器和接收器实例的系统的框图表示。

图5是根据本发明某些实施例的示出了信号的时序图。

图6是根据本发明某些实施例的示出了信号的图表。

图7是根据本发明某些实施例的示出信号的图4中接收器的时序图。

图8是根据本发明某些实施例的可任选地耦合至图4、图10和图12中接收器的同步电路的框图表示。

图9是根据本发明某些实施例的图8的周期信号导出电路的详细框图表示。

图10是根据本发明某些实施例的包括了图3中接收器实例的框图表示。

图11是根据本发明某些实施例的示出图10的信号接收的时序图。

图12是根据本发明某些实施例的一个系统的框图表示。

图13是根据本发明某些实施例的示出了信号的时序图。

图14和图15是根据本发明某些实施例的一系统的每个框图表示。

具体实施方式

A.概述

在此描述的本发明包括一种系统，该系统具有把数据信号编码为循环编码信号(CES)的发送器。CES由连续联结的不同周期性编码信号部分组成，其中的数据是由在循环编码信号的数据时间段内的编码信号所表示的。某些编码信号具有与其他编码信号不同的频率和/或相位。在一个CES中，至少某些数据时间段不包括多于一个的特定编码信号循环。在一个完整的CES中，没有数据时间段具有多于一个的编码信号循环。在一个部分的CES中，某些数据时间段具有多于一个的编码信号循环而其余的数据时间段不具有多于一个的编码信号循环。连同图4、5、7、10、11、12和13描述的CES是完整的CES。在连同图4、5、7、10、11、12和13描述的CES中，每个数据时间段只有一个编码信号。在其他的实施例中，一个编码信号可以用在一数据时间段的一部分，而另一个编码信号可以用在该数据时间段的其余部分。

在某些实施例中，还会创建互补循环编码信号(CCES)。本发明还包括接收该CES的接收器，在某些实施例中还接收CCES，以及包括恢复该数据或者在某些实施例中恢复数据的反相信号。

使用特定频率(例如F、F/2等等)而非许多信号(诸如随机、低频和高频信号)就可以减轻或消除ISI。所述CES和CCES被称为受控频率信号是因为它们被仅限于有限数量的频率而不是大量的频率。

参见图1，系统10包括一芯片或芯片14的一部分以及一芯片或芯片16的一部分。在14和16表示部分芯片的情况下，它们可以在相同的芯片内。发送器20…22表示了N个发送器，导体24A、24B…26A、26B表示了N组双导体并且接收器28…30表示了N个接收器。发送器20…22在导体24A、24B…26A、26B上把CES和CCES提供给接收器28…30。发送器40…42表示了M个发送器，导体44A、44B…46A、46B表示了M组双导体并且接收器48…50表示了M个接收器。M可与N相同或不同。发送器40…42在导体44A、44B…46A、46B上把CES和CCES提供给接收器48…50。可将发送器和接收器视为成对的发送器和接收器分组。

在图1中，示出的导体24A、24B…26A、26B和44A、44B…46A、46B是用作在单方向上发送信号。另外也可使用双向导体。例如在图2中，系统60包括一芯片或芯片64的一部分以及一芯片或芯片66的一部分，其中发送器/接收器70…72通过双向导体74A、74B…76A、76B耦合至发送器/接收器78…80。所述传输可以是顺序双向或同时双向的。

所述CES可与诸如8b/10b编码的各种编码技术一并使用。在CES内发送的数据不限于特定的内容或意义。因此，CES的数据可以传送命令、寻址信息和传统的数据。两种或三种这些内容的类型(命令、地址和传统数据)可以被时分多路复用或被分组化。另外，携带这三种内容类型的CES可在不同的导体上被分开保持。可以是这些内容类型的一种或两种可以通过CES传送，而其余的内容类型则通过其他的信令类型传送。用于一系统的CES无需包括寻址。

虽然在此描述的本发明涉及在CES和也许在CCES中的数据传输。但是并没有排除不是CES或CCES的其他信号可在其他时间内通过图1和图2中的导体。例如，可以有某些命令使得不是CES或CCES的其他信号在运送CES或CCES的其他时间内通过导体。其他信号的示例包括保持常数的电压；以高阻抗模式输入的线路；不同于在CES或CCES中使用的电压；某些更低频或更高频的信号等等。

B.图3中的发送器和接收器

图3示出了作为图1中发送器20和接收器28的一个实例的发送器102和接收器104。参见图3，周期性参考信号源110提供了周期性的参考信号，诸如时钟或选通脉冲信号。可以通过包括锁相环(PPL)、延迟锁定环(DLL)和晶体振荡器的各种电路来创建周期性参考信号源110。在某些实施例中，周期性参考信号与发送器102在导体108上接收到的数据输入信号具有特定的相位关系。所述数据输入信号可以是单端或差动信号。在某些实施例中，所述周期性参考信号与所述数据输入信号的数据位同相，而在其他的实施例中它们不同相。所述参考信号的周期可以与所述数据输入信号的数据比特单元的时长相同或者不同(例如是所述数据比特单元时长的一半或一倍)。

发送器102包括循环编码电路112和互补循环编码电路114，它们都接收数据输入信号和周期性参考信号并且把所述数据输入信号编码成CES和CCES。所述CES和CCES由驱动器122和124恰当以分别互连24A和24B以及接收器104。

初始接收电路134接收所述CES和CCES并且提供至少一个信号给延迟电路138以对它响应。逻辑电路142响应于至少一个延迟信号来确定编码作为CES和CCES的数据输入信号的值。所述数据输出信号(数据out)可以等同于数据输入信号或者与所述输入信号具有已知的关系。例如，数据输出信号可以是数据输入信号的反相信号。当然，也可用其他的方法来确定所述CES和CCES的表示值。

C.图4到图9的发送器、接收器和同步装置电路

1.图4到图6的发送器。

图4示出了作为图3中发送器102和接收器104的一个实例的发送器150和接收器180。参见图4，PLL 148提供了具有频率F的周期性参考信号PRSF，其中PLL 148是图3中周期性参考信号源110的一个实例。所述PRSF可以是正弦波或非正弦波。循环编码电路152和互补循环编码电路154是图3中循环编码电路112和互补循环编码电路114的实例。循环编码电路152包括延迟电路162、延迟和反相电路164、延迟和分频电路166、延迟分频和反相电路168以及多路复用器(MUX)156。电路162至168提供编码信号SF、SF^*、SF/2以及SF/2^*；其中SF的频率为F；SF^*的频率为F并且与SF反相；SF/2的频率为F/2；而SF/2^*的频率为F/2并且与SF反相。在所述实例中，SF具有与PRSF信号相同的频率。编码信号SF、SF^*、SF/2和SF/2^*在数据输入信号的控制下由MUX 156选择性通过。延迟电路162不是必需的，但是可用于使用其他信号对准SF。此外也不是必需由电路166提供延迟。在需要延迟以对准SF、SF^*、SF/2和SF/2^*(如图5中所示)的意义上，则可由电路162到168来提供所述延迟。

当MUX 156选择编码信号中的一个时可使用各种技术进行控制。例如当MUX 156选通编码信号中的一个时，就可使用所述PRSF、SF或其他信号来进行控制。

图5示出了根据某些实施例的用于数据时间段1到8的所述CES和编码信号SF、SF^*、SF/2和SF/2^*。在图4到图7的实例中，所述数据时间段是来自PLL 148的PRSF的周期(循环)。MUX 156依据所述数据输入信号的状态以及在先前数据时间段内通过MUX 156的哪个信号来选择信号SF、SF^*、SF/2和SF/2^*信号中的不同的一个通过MUX 156。在每个数据时间段内通过MUX 156的信号以粗体示出。例如在数据时间段1和2期间，通过SF/2；在数据时间段3和4期间，通过SF；在数据时间段5期间，通过SF/2；在数据时间段6，通过SF^*；在数据时间段7期间，通过SF/2^*；在数据时间段8期间，通过SF。

图5中的CES示出了在数据时间段内的术语“循环”的意义。例如在数据时间段3、4、6和8中存在一个循环。在数据时间段1、2、5和7中存在少于一个循环的半个循环。如果SF具有两倍于图5中示出的频率并由MUX 156选通，随后在数据时间段中就存在两个循环。

在图5的约定中，当数据输入信号为逻辑0时选择CES的频率为PRSF的一半，而当数据输入信号为逻辑1时选择CES的频率与PRSF的相等。当然，也可使用相反的约定。

如图5所示，图4和图5的CES都是完整的CES，其中每个编码信号SF、SF^*、SF/2和SF/2^*都具有等于(SF和SF^*)或大于(SF/2和SF/2^*)数据时间段时间的周期。因此，没有数据是由多于一个的编码信号循环所代表的。当然，虽然电路非理想，但是循环有时可稍大于数据时间段并且所述CES仍可以是完整CES。

图6是示出了在某些实施例中可由MUX 156选通的下一个信号。如图6中所示，将做出对由MUX 156选通的编码信号的选择以保证信号中不存在不连续性。例如，如果前一信号在前一数据时间段的结尾处电压下降，则在下一个数据时间段起始处被选的下一个信号就下降。如果前一信号在前一数据时间段的结尾处电压上升，则在下一个数据时间段起始处被选的下一个信号就上升。应该注意到在编码信号中的循环起始处可与图5和图6中示出的不同。

如上所述，CES由编码信号SF、SF^*、SF/2和SF/2^*的连续部分组成。然而由于在实际应用中MUX 156中可能的非理想状态或电路162至168中不同的延迟，因此它们可能不是很好地连续。

参见图4，互补循环编码电路154提供由驱动器124驱动的CCES到互连24B和接收器180。循环编码电路154包括延迟和反相电路172、延迟电路174、延迟分频和反相电路176以及分别生成信号SF^*、SF、SF/2^*和SF/2的延迟和分频电路178，其中所述信号SF^*、SF、SF/2^*和SF/2与循环编码电路152所生成的SF、SF^*、SF/2和SF/2^*反相。

2.图4到图7的接收器

在图4中，接收器180包括初始接收电路182和延迟电路184，它们是初始接收电路134和延迟电路138的实例。异或(XOR)门190、触发器196和198、AND门202和NAND门204是图3中逻辑电路142的实例。当然，图3中的电路不限于图4中所示的细节。初始接收电路182可以是比较CES和CCES之间差别的比较器。由初始接收电路182输出的接收信号(RS)近似于方波，当CES和CCES电压经过时它从高压(H)变化到低压(L)或者从L到H。

延迟电路184延迟RS约1/4个数据时间段(1/4T延迟信号)以及约3/4个数据时间段(3/4T延迟信号)。延迟电路184可由延迟链或DLL组成。延迟电路184还可通过一个数据时间段的延迟以提供1T的延迟信号，但这不是所有实施例中都要求的。该1T的延迟信号可用于诸如图8中所示的可任选的附加电路中。

延迟电路184的输出可被提供给XOR门190。如下的表1示出了XOR门190的真值表并将其与由CES和CCES表示的值相比。XOR190的输入与延迟电路184的输出相同。如下所示，在此特定的实例中，当由CES和CCES表示的值为0时，XOR门190的输出就为0；而当由CES和CCES表示的值为1时，XOR门190的输出就为1。这是任意的并且相反的电压也可对应于0和1。

表1

1/4T延迟	3/4T延迟	XOR190的输出	由CES和CCES表示的值
1/4T延迟	3/4T延迟	XOR190的输出	由CES和CCES表示的值	0	0	0	0
0	1	1	1	0	0	0	0
0	1	1	1	1	0	1	1
1	1	0	0	1	0	1	1

虽然XOR门190的输出包括在数据时间段t1、t2、t3、t4、t5和t6处的校正数据，但是也使用附加电路(触发器196和198、AND和NAND门202和204)提供包括有在数据时间段t1、t2、t3、t4、t5和t6之间的校正数据的数据输出信号。这可在随后图7的实例中示出。

图7示出了用于数据时间段1+、2+、3+、4+、5+和6+的RS(初始接收电路182的输出)、来自延迟电路184的1/4T延迟和3/4延迟信号、XOR门190的输出、触发器196和198的输出Q1和Q2和AND门202的输出的实例。数据时间段1+到6+对应于图5中的数据时间段1到6，但是因为经由驱动器122、互连24A和初始接收182电路而在时间上被稍许延迟。图7遵守了“0”代表低电压而“1”代表高电压的约定。也可使用相反的约定。触发器196和198在t0时刻是处于复位条件(Q1和Q2都为0)。

在t1时刻，当RS具有下降沿时，1/4T延迟和3/4延迟同时为1所以XOR 190的输出为0。RS的下降沿使得触发器198作为Q2输出与其D处输入相同，其值为0。Q1继续为0。因此，AND门202的输出为0。

在t1.5时刻，RS未跳变。因此Q1和Q2不变并且所述数据out信号也不变。

在t2时刻，当RS具有上升沿时，1/4T延迟和3/4延迟同时为0所以XOR 190的输出为0。RS的上升沿使得触发器196作为Q1输出与其D处输入相同，其值为0。Q2继续为0。因此，AND门202的输出为0。

在t2.5时刻，当RS具有下降沿时，1/4T延迟为1而3/4延迟为0所以XOR 190的输出为1。RS的下降沿使得触发器198作为Q2输出与其D处输入相同，其值为1。Q1继续为0。因此即使在t2.5时刻存在RS的跳变，AND门202的输出也继续为0。

在t3时刻，当RS具有上升沿时，1/4T延迟为0而3/4延迟为1所以XOR 190的输出为1。RS的上升沿使得触发器196作为Q1输出与其D处输入相同，其值为1。Q2继续为1。因此，来自AND门202的输出数据在t3时刻后很短的时间内变为1。RS在t3处跳变和输出数据改变之间的时间量取决于触发器196和198与AND门202之间的延迟。应该注意到图7的信号不必按比例绘出。的确在RS信号中的改变和在数据out信号的改变之间的改变的延迟多少有点要小于图7中示出的。

在t3.5时刻，当RS具有下降沿时，1/4T延迟为1而3/4延迟为0所以XOR 190的输出为1。RS的下降沿使得触发器198作为Q2输出与其D处输入相同，其值为1。Q1继续为1。因此即使存在RS的跳变，AND门202的输出也继续为1。

在t4时刻，当RS具有上升沿时，1/4T延迟为0而3/4延迟为1所以XOR 190的输出为1。RS的上升沿使得触发器196作为Q1输出与其D处输入相同，其值为1。Q2继续为1。因此，AND门202的输出继续为1。

在t4.5时刻，RS未跳变。因此Q1和Q2不变并且所述数据out信号也不变。

在t5时刻，当RS具有下降沿时，1/4T延迟为1而3/4延迟为1所以XOR 190的输出为0。RS的下降沿使得触发器198作为Q2输出与其D处输入相同，其值为0。Q1继续为1。因此AND门202的输出变为0。

在t5.5时刻，当RS具有上升沿时，1/4T延迟为0而3/4延迟为1所以XOR 190的输出为1。RS的上升沿使得触发器196作为Q1输出与其D处输入相同，其值为1。Q2继续为0。因此即使存在RS的跳变，AND门202的输出仍继续为0。

在t6时刻，当RS具有下降沿时，1/4T延迟为1而3/4延迟为0所以XOR 190的输出为1。RS的下降沿使得触发器198作为Q2输出与其D处输入相同，其值为1。Q1继续为1。因此AND门202的输出变为1。

由此可见，数据out信号的值如前所述跟随CES和CCES信号的值并带有一定的延迟。如上所述，具有不同逻辑的数据out信号可以具有相反的值。此外，如果需要，接收器可以使用数据out^*信号(与数据out信号反相)代替数据out信号。

总之，对于图4中的接收器，延迟所述初始接收电路182的输出，使得从在两等分的数据时间段的每一段内的接收数据中获取采样。在图4所述的情况下，延迟的量为1/4和3/4，但是在其他实施例中，可以做出其他的延迟量。此外，在其他实施例中，可以做出多于两次的延迟。

3.图8和图9的同步电路

在某些实施例中，提供附加电路以同步数据out和数据out^*信号至周期性信号(例如时钟或选通脉冲信号)用在芯片的其他部分或芯片16的一部分。例如，图8中示出同步了间接从CES和CCES中导出的第一周期性信号(周期性信号1)和由芯片的其他部分或芯片16的部分所使用的第二周期性信号(周期性信号2)之间的数据out和数据out^*信号的同步电路200。当然，本发明不限于图8中所示的细节。当使用同步电路200连接接收器180时，数据out和数据out^*信号是来自图4的AND门202和204的信号而1T延迟信号是来自图4的延迟电路184的信号。由电路206导出的周期性信号为第一队列(队列208)或第二队列(队列210)提供周期性信号1。

队列208和210一前一后地工作，使得当队列208接收数据out和数据out^*信号时，队列210提供出先前在数据out和数据out^*信号获取的out用于其他电路(未示出)的使用。类似地，当队列210接收数据out和数据out^*信号时，队列208提供出先前在数据out和数据out^*信号获取的out。周期性的信号1用于将数据out和数据out^*信号送入队列208或队列210(例如从图4中的AND门202和204)。周期性信号2用于从队列208或队列210提供先前存储的数据out和数据out^*信号的out。仲裁器216确定是将周期性信号1和2分别应用于队列208和210还是分别应用于队列210和208。存在很多实现仲裁器216的方法。一个方法是包括一个接收周期性信号1的循环数或半循环数以及在接收到一定数目的循环或半循环之后在队列208和210之间切换的计数器。

由队列208和210输出的数据out和数据out^*信号可以是串行或并行信号。即队列208和210可以接收串行数据out和数据out^*信号并提供串行的数据out和数据out^*信号。可选地，队列208和210可以接收串行的数据out和数据out^*信号并将其转换成并行的数据out和数据out^*信号。

周期性信号1近似为方波。在一种方法中，是在周期性信号1的两个边沿将数据out和数据out^*信号输入队列208和210。在另一种方法中，是仅在周期性信号1的上升沿或仅在下降沿来输入数据out和数据out^*信号。在又一中方法中，周期性信号1是由两个相移相差180度的子信号组成。在此情况下，随后就依据实施例在两个子信号的上升沿处、两个信号的下降沿处或者在上升沿和下降沿两者处输入数据out和数据out^*信号。在其他的实现中，是基于电平而非边沿来输入数据out和数据out^*信号的。周期性信号2的频率依据实施例，可与周期性信号1的频率相同或者不同(例如是周期性信号1的若干倍)。然而在大多数情况下，都期望周期性信号1和2不同相。作为一个实例，周期性的信号2可以是用于芯片的其他部分或芯片16的一部分的时钟信号。

存在许多方法，其中的周期性信号导出电路206能够导出周期性信号。在图8示出的实施例中，周期性信号导出电路206使用1T延迟信号以及数据out和数据out^*信号，但是也可使用各种其他的信号。

图9示出了周期性信号导出电路206的许多可能实现中的一种。在图9中，AND门242接收数据out^*信号以及来自OR门262的反馈信号。AND门244接收数据out信号以及来自OR门264的反馈信号。XOR门234接收1T延迟信号以及来自OR门264的反馈信号。XOR门236接收1T延迟信号以及来自OR门262的反馈信号。AND门254接收数据out信号以及XOR门234的输出。AND门256接收数据out^*信号以及XOR门236的输出。OR门262接收AND门242和254的输出。OR门264接收AND门244和256的输出。OR门264输出周期性信号1。

D.图10和图11的接收器

图10示出了接收器28和104的其他实施例。参见图10，初始接收电路318(可与图4中的初始接收电路182相同)接收CES和CCES并且对此响应而生成接收到的信号RS。延迟电路320提供1T延迟信号、1/4延迟信号和3/4延迟信号。XOR门332响应于所述1/4和3/4延迟信号把一信号提供给触发器336和338。NOR门326响应于触发器338的输出(Q2)以及通过反相器324的反相1T延迟信号来提供信号上升(SR)信号。OR门330响应于触发器336的输出(Q1)和1T延迟信号来提供信号下降(SF)信号。以AND门342和OR门344为形式的状态机提供一个输出控制信号。AND门342接收SF信号和反馈输出控制信号。OR门344响应于AND门342的输出和SR信号提供所述输出控制信号。MUX 352和354受到输出控制信号的控制。MUX 352接收Q1和Q2信号并且提供数据out信号。MUX354接收反相的Q1和Q2信号(通过反相器346和348)并且提供数据out^*信号。在某些实施例中，可以只有MUX 352或只有MUX 354。

图11是示出了用于某些实施例的图10的接收器操作的时序图。其他的实施例可与图10和11中所示出的以及随后的描述具有细微或显著的不同。在t0时刻或之前，触发器336和338被复位使得Q1和Q2都为0(低电压)。可在t1时刻之前就预定义SR和SF的值，使得数据out和数据out^*信号的值是已知的。

在t1时刻，所述1T延迟信号上升而Q1和Q2为0，这就使得SR和SF都上升。因此，触发器336把XOR 332的0输出送至Q1而触发器338不提供时钟信号。这样，Q1和Q2仍然为0。在SR为1的情况下，来自OR门344的输出控制信号为1。在SF为1的情况下，来自AND门342的输出为1。在输出控制信号为1的情况下，MUX 352和354分别传送Q1和Q1^*。

在t1.5时刻，所述1T延迟信号未跳变。因此SF、SR、Q1、Q2或输出控制信号都不变。

在t2时刻，所述1T延迟信号下降而Q1和Q2为0，这就使得SR和SF都下降。因此，触发器338被定时将由XOR 332输出的0传送至Q2而触发器336不加时钟脉冲。这样，Q1和Q2仍然为0。在SF为1的情况下，AND门342的输出为0。此外，因为SR为0，所以OR门344的输出为0。在输出控制信号为0的情况下，MUX 352和354分别传送Q2和Q2^*。

在t2.5时刻，所述1T延迟信号未跳变。因此SF、SR、Q1、Q2或输出控制信号都不变。

在t3时刻，所述1T延迟信号上升而Q1和Q2为0，这就使得SR和SF都上升。因此，触发器336将由XOR 332输出的1传送至Q1而触发器338不加时钟脉冲。这样，Q1和Q2仍然为0。在SR为1的情况下，来自OR门344的输出控制信号为1。在SF为1的情况下，来自AND门342的输出为1。在输出控制信号为1的情况下，MUX 352和354分别传送Q1和Q1^*。

在t3.5时刻，所述1T延迟信号下降而Q2为0使得SR下降。然而即使1T延迟信号下降，但Q1为1就迫使SF仍然保持为1。因此，触发器336和338都加时钟脉冲并且Q1仍然为1而Q2仍然为0。这样，通过当Q1为1而1T延迟信号下降(在t3.5和t4.5的情况下)时阻止OR门330改变SF或者通过当Q2为1而1T延迟信号上升(在t6.5的情况下)时阻止NOR门326改变SR，接收器316就保持该输出控制信号或数据在中段跳变期间不发生改变。在SR为1的情况下，输出控制信号保持为1并且MUX 352和354分别继续传送Q1和Q1^*。AND门342的输出仍然为高。

在t4时刻，所述1T延迟信号上升而Q2为0使得SR上升而触发器336将由XOR 332输出的1传送至Q1。Q1为1就迫使SF仍然保持为1。在1T延迟上升的情况下，SF为1即使Q1为0。Q1和Q2的输出为0使得SR和SF都为上升。因此，触发器336把XOR 332输出的1传送至Q1而触发器338不加时钟脉冲。这样，Q1和Q2仍然保持为0。在SR为1的情况下，输出控制信号为1并且MUX 352和354分别继续传送Q1和Q1^*。AND门342的输出仍然为高。

在t4.5时刻和随后的时间里，信号与在3.5时刻和随后的时间里的信号相同。

在t5时刻，所述1T延迟信号上升而Q2为0使得SR上升。因此，触发器336把XOR 332的0输出送至Q1。在1T延迟信号上升的情况下，SF仍然保持为1而Q2仍然保持为0。在SR为1的情况下，来自OR门344的输出控制信号为1并且MUX 352和354分别继续传送Q1和Q1^*。AND门342的输出仍然为高。

在t5.5时刻，所述1T延迟信号未跳变。因此SF、SR、Q1、Q2或输出控制信号都不变。

在t6时刻，所述1T延迟信号下降而Q1和Q2为0，这就使得SR和SF都下降。因此，触发器338受时钟脉冲触发将XOR 332的1输出传送至Q2而触发器336不加时钟脉冲。这样，Q2就变为1而Q1仍然为0。在SF为0的情况下，AND门342的输出为0。此外，因为SR为0，所以OR门344的输出(输出控制信号)为0。在输出控制信号为0的情况下，MUX 352和354分别传送Q2和Q2^*。

在t6.5时刻，，所述1T延迟信号上升而Q2为1使得SR保持为0。如上所述，这就阻止了触发器336的定时。因为Q1为1并且1T延迟信号也为0，所以SF变为1而触发器338不加定时。因此，Q1和Q2分别保持为0和1。由于输出控制信号过去为0并且SR为0，所以输出控制信号现在仍然为0即使SF为1。因此，MUX 352和354分别继续选通Q2和Q2^*。

在t7时刻，，所述1T延迟信号下降而Q1为0使得SF下降。SR也下降。因此，触发器338将XOR 332的0输出按时钟节拍传送至Q2而触发器336不加定时。这样，Q2就变为0而Q1仍然保持为0。在SF为0的情况下，AND门342的输出为0。此外，因为SR为0，所以输出控制信号为0。在输出控制信号为0的情况下，MUX 352和354分别传送Q2和Q2^*。

在图11中，邻近于输出控制信号示出数据out信号的值。由此可见，输出控制信号的值与CES和CCES信号的值相同并带有稍微超过1个数据时间段的延迟。当然，可使用不同的逻辑使得数据out信号的值与CES和CCES信号的值相反。

总之，所述输出控制信号响应于在数据时间段开始之后很短时间内就上升的SR来选择Q1，并且响应于在数据时间段开始之后很短时间内就下降的SF来选择Q2。接收器316阻止了否则会改变在Q1和Q2之间选择或所述输出控制信号的CES和CCES中段跳变的影响。

在图8中的同步电路200可以结合接收器316一并使用。

E.附加的实施例和信息

本发明不限于使用互补的信号CES和CCES。例如图12示出了带有循环编码电路152但不带有互补循环编码电路154的发送器384(作为图1发送器20的一个实例)，从而就只能生成CES，而无法生成CCES。接收器388(作为图1接收器28的一个实例)包括可以是比较器的初始接收电路392，该电路可比较CES和参考信号Vref。作为一个实例，Vref可以是用于CES的高压和低压之间的电压。为了示出不同的可能性，在图12中是由DLL 382而非图4中的PLL来提供周期性参考信号的。

本发明不限于仅由0或1表示。例如，图13示出了可由0、1或2表示的CES。对于代表0、1和2的编码信号SF、SF^*、SF/2、SF/2^*、SF/4以及SF/4^*的选择是任意的。可通过向电路162至168和172至178添加附加电路来创建图13中的信号。接收器可在附加位置通过例如附加延迟来获取采样。同样，也可使用比图4或10中示出逻辑更为复杂的逻辑。还可以添加更多的电路用于提供SF/8和SF/8^*来代表0、1、2和3。所述编码信号不必处在所述最大频率的二分频处。例如在某些实施例中，所述编码信号可以包括带有最大频率的2/3或3/4的频率。

编码附加表示值(例如0、1、2和3)的另一种方法是具有附加的电平，而不是仅仅具有高或低电平。例如，图5和图13中的信号可以具有附加的电平。

部分的CES包括了带有小于数据时间段的周期(例如半个数据时间段)的某些编码信号，而其他的编码信号则具有等于或大于所述数据时间段的周期。实现这点的一种方法是使得图4中PRSF的频率是其在图4中的两倍，并且仅仅在创建某些编码信号时降低其频率。伴随接收器的电路就可以是这样，就可以从带有这些频率的CES和CCES中恢复输入数据。

在连同图4、5、7、10、11、12和13描述的CES中，每个数据时间段仅有一个编码信号。在其它实施例中，一个编码信号可用于数据时间段的部分，而另一个编码信号可用于该数据时间段的剩余部分。在一数据时间段内具有多于一个的编码信号可用于仅表示是0或1，或者表示多于两个的至。

在连同图4、5、7、10、11、12和13描述的CES中，所述数据时间段是常数。在其他的实施例中，所述数据时间段可以具有可变宽度。由此可以仅表示0或1或者更多的值。

本发明不限于发送器和接收器之间特定种类的互连。例如，所述发送器和接收器的所示版本中示出的互连是携带有常规电信号的电导体。然而也可使用包括电磁互连(例如波导(包括光纤)和射频(RF))的各种其他种类的互连。仅作为一个实例，图14示出了在发送器440中电磁(EM)发送器450在波导458上把EM信号提供给接收器444中的EM接收器452。如图14中所示，所述CES是经由波导发送的。也可将这些由波导耦合的EM发送器和接收器用于CCES。

图15示出了类似于图14中所示的系统，除了在发送器470内的EM发送器476是无线发送器而在接收器474内的EM接收器478是无线接收器。作为一个实例，所述EM信号可以是射频(RF)信号或其他类型的EM信号。作为一个实例，发送器476和接收器478可以包括λ/4天线。

导体24A和24B不必连续，而可包括中间电路和通路等等。这些导体可以包括用于串行AC耦合的电容器，虽然这会降低切换速度。本发明可用于如图1和图2中所述的一个接收器用于一个发送器的点对点互连系统。本发明还可用于信号从一个发送器发送给多个接收器的系统。示出的实例可以包括附加电路，诸如静电放电(ESD)电路、使能信号控制电路和定时链。在可选的实施例中，可在两个导体上差动地携带所述CES并且可在两个导体上差动地携带所述CCES。可使用边沿触发电路代替电平触发电路。也可使用压控或流控电路。

术语“响应的”表示一件事情或一个事件至少部分地引发了另一事情或事件，虽然该事情或事件可具有其他的起因。两个电路可以直接耦合或者通过一个中间电路间接耦合。

一个实施例是本发明的一个实现或实例。参考说明书中的“某个实施例”、“一个实施例”、“某些实施例”或者“其他实施例”意指在至少本发明的一些实施例中包括了联系实施例而描述的特定特征、结构或性能，但不必是全部实施例。出现的各个“某个实施例”、“一个实施例”或“某些实施例”无需全部指代同一

实施例。

如果说明指出“可能”、“或许”、“能够”或“可以”包括某组件、特征、结构或性能，这并不要求包括那些特定的组件、特征、结构或性能。如果说明或权利要求涉及“一个”或“某个”元件，也并非说明该元件只有一个。如果说明或权利要求涉及“一个附加的”元件，也并非排除所述附加元件是可以多于一个的。

本发明不限制在此处列出的特定细节。可以肯定的是，由此揭示中获取好处的本领域普通技术人员将认识到在本发明范围内从前述描述和附图中可以做出许多其他的变化。因此，其中包括任何修改的所附权利要求限定本发明的范围。

Claims

1.一种芯片，包括：

接收器，该接收器用于接收在数据时间段内表示数据并且没有数据时间段具有多于一个循环的完整循环编码信号，并且响应于该完整循环编码信号提供一数据输出信号。

2.如权利要求1所述的芯片，其特征在于，在某些数据时间段内，所述完整循环编码信号与其他数据时间段内的循环编码信号反相，并且其中在某些数据时间段内，所述完整循环编码信号组成一个循环而在其他数据时间段内，循环编码信号组成半个循环。

3.如权利要求1所述的芯片，其特征在于，所述接收器还接收互补完整循环编码信号并且该接收器响应于所述完整循环编码信号和所述互补完整循环编码信号提供数据输出信号。

4.如权利要求3所述的芯片，其特征在于，所述接收器包括初始接收电路，该电路用于比较所述完整循环编码信号和所述互补完整循环编码信号以响应于此提供接收信号，并且所述接收器还包括用于提供作为该接收信号的延迟版本的至少两个延迟信号的延迟电路以及提供所述数据输出信号的逻辑电路。

5.如权利要求4所述的芯片，其特征在于，所述逻辑电路还提供反相的数据输出信号。

6.如权利要求4所述的芯片，其特征在于，所述逻辑电路响应于所述接收信号在数据时间段起始处的改变，但不响应所述接收信号在中间数据时间段的改变。

7.如权利要求4所述的芯片，其特征在于，所述至少两个延迟信号包括1/4数据时间段延迟信号和3/4数据时间段延迟信号。

8.如权利要求4所述的芯片，其特征在于，所述逻辑电路包括用于接收所述至少两个延迟信号的异或门，并且所述逻辑电路包括接收该异或门输出并且在第一和第二触发器的时钟输入处接收所接收的信号的第一和第二触发器，其中所述第一触发器在上升沿上定时而所述第二触发器在下降沿上被定时。

9.如权利要求4所述的芯片，其特征在于，所述逻辑电路包括接收所述第一和第二触发器输出的AND门，并且所述数据输出信号是所述AND门的输出。

10.如权利要求4所述的芯片，其特征在于，所述逻辑电路包括一状态机，该状态机提供一输出控制信号来控制至少一个多路复用器电路，从而控制所述数据输出信号是来自第一触发器还是来自第二触发器。

11.如权利要求1所述的芯片，其特征在于，还包括用于把所述数据输出信号同步至第二周期性信号的同步电路，以及其中所述同步电路包括响应于所述完整循环编码信号提供第一周期性信号的周期性信号导出电路并且其中的第一周期性信号是用于同步的。

12.如权利要求1所述的芯片，其特征在于，所述接收器包括初始接收电路，该电路用于比较所述完整循环编码信号和一参考信号以对此响应提供一接收信号，并且所述接收器还包括用于提供作为该接收数据的延迟版本的至少两个延迟信号的延迟电路以及以逻辑电路提供该数据输出信号。

13.如权利要求12所述的芯片，其特征在于，所述至少两个延迟信号包括1/4数据时间段延迟信号和3/4数据时间段延迟信号。

14.一种芯片，包括：

接收器，该接收器用于接收在数据时间段内表示数据并且至少一些数据时间段不具有多于一个循环的循环编码信号，并且响应于该循环编码信号提供一数据输出信号。

15.如权利要求14所述的芯片，其特征在于，所述循环编码信号是其中没有数据时间段具有多于一编码信号的一个循环的循环编码信号。

16.如权利要求14所述的芯片，其特征在于，在某些数据时间段中的所述完整循环编码信号与其他数据时间段内的循环编码信号反相，并且在某些数据时间段中的所述完整循环编码信号组成一个循环而在其他数据时间段内的循环编码信号组成半个循环。

17.如权利要求14所述的芯片，其特征在于，还包括一种接收器，该接收器包括用于接收所述循环编码信号并对此响应提供一接收数据的初始接收电路、延迟电路以及以逻辑电路提供从另一个循环编码信号中恢复数据的数据输出信号。

18.如权利要求17所述的芯片，其特征在于，所述逻辑电路还提供一反相的数据输出信号。

19.如权利要求17所述的芯片，其特征在于，所述逻辑电路响应于所述接收信号在数据时间段起始处的改变，但不响应于所述接收信号在中间的数据时间段的改变。

20.如权利要求17所述的芯片，其特征在于，所述逻辑电路包括用于接收所述第一和第二触发器输出的AND门，并且所述数据输出信号是所述AND门的输出。

21.如权利要求17所述的芯片，其特征在于，所述逻辑电路包括一状态机，该状态机提供一输出控制信号来控制至少一个多路复用器电路，从而控制所述数据输出信号是来自第一触发器还是来自第二触发器。

22.如权利要求14所述的芯片，其特征在于，所述接收器还接收互补的循环编码信号并且该接收器响应于所述循环编码信号和所述互补循环编码信号提供数据输出信号。

23.如权利要求22所述的芯片，其特征在于，所述接收器包括初始接收电路，该电路用于比较所述循环编码信号和所述互补循环编码信号以对此响应提供一接收的数据，并且所述接收器还包括用于提供作为该接收数据的延迟版本的至少两个延迟信号的延迟电路以及提供所述数据输出信号的逻辑电路。

24.如权利要求23所述的芯片，其特征在于，所述逻辑电路响应于所述接收信号在数据时间段起始处的改变，但不响应于所述接收信号在中间的数据时间段的改变。

25.如权利要求23所述的芯片，其特征在于，所述逻辑电路包括用于接收所述至少两个延迟信号的异或门并且所述逻辑电路包括接收该异或门输出并在第一和第二触发器的时钟输入处接收所述接收信号的第一和第二触发器，其中所述第一触发器在上升沿上定时而所述第二触发器在下降沿上被定时。

26.如权利要求14所述的芯片，其特征在于，还包括用于把所述数据输出信号同步至第二周期性信号的同步电路，其中所述同步电路包括响应于所述循环编码信号以提供第一周期性信号的周期性信号导出电路并且其中的第一周期性信号是用于同步的。

27.如权利要求14所述的芯片，其特征在于，在某些数据时间段中所述循环编码信号在该数据时间段的起始处和结尾处的电压相同，而在某些数据时间段中所述循环编码信号在该数据时间段的起始处、中间和结尾处的电压相同，而在某些数据时间段中所述循环编码信号与在其他数据时间段中的循环编码信号反相。

28.一种系统，包括：

一发送器，包括：

(a)循环编码电路，该电路用于接收数据输入信号并且通过持续联结不同编码信号的各部分来响应于此而提供一循环编码信号，其中某些编码信号具有与其他的编码信号不同的频率并且某些编码信号具有与其他的编码信号不同的相位；以及

(b)互补循环编码电路，该电路用于接收数据输入信号并且通过持续联结不同编码信号的部分来响应于此而提供一互补循环编码信号；以及

一接收器，该接收器用于接收所述循环编码信号和互补循环编码信号并响应于此来恢复所述数据输入信号的值，其中所述接收器包括比较所述完整循环编码信号和互补完整循环编码信号以响应于此而提供一接收信号的初始接收电路，并且所述接收器还包括用于提供作为该接收信号的延迟版本的至少两个延迟信号的延迟电路以及提供表示了所述恢复值的所述数据输出信号的逻辑电路。

29.如权利要求28所述的系统，其特征在于，所述编码信号包括频率具有为F的第一信号、与所述第一信号反相的第二信号、具有频率为F/2的第三信号以及与所述第三信号反相的第四信号。

30.如权利要求28所述的系统，其特征在于，所述循环编码信号是其中没有数据时间段具有多于一编码信号的一个循环的完整循环编码数据。

31.如权利要求28所述的系统，其特征在于，所述逻辑电路响应于所述接收信号在数据时间段起始处的改变，但不响应于所述接收信号在中间的数据时间段的改变。

32.如权利要求28所述的系统，其特征在于，所述逻辑电路包括用于接收所述至少两个延迟信号的异或门，并且所述逻辑电路包括接收该异或门输出并且在第一和第二触发器的时钟输入处接收所述接收信号的第一和第二触发器，其中所述第一触发器在上升沿定时而所述第二触发器在下降沿被定时。

33.如权利要求28所述的系统，其特征在于，还包括用于把所述数据输出信号同步至第二周期性信号的同步电路，其中所述同步电路包括响应于所述循环编码信号以提供第一周期性信号的周期性信号导出电路并且其中的第一周期性信号是用于同步的。