CN1841785A - 分裂栅极存储单元及制造分裂栅极存储单元阵列的方法 - Google Patents
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Abstract
披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供了增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。
Description
技术领域
本发明总体上涉及非易失性存储器件和制造非易失性存储器件的方法。更具体地说，本发明涉及这样一种分裂栅极储存器件，其具有的架构(frameworks)提供了增强的浮置栅极耦合比(coupling ratios)，由此能够提高写入和擦除效率和性能。
背景技术
通常，非易失性存储器件是即使断电时仍然保持所存储的数据的储存器件。典型地，非易失性存储器件用在电能并非总可用、频繁断电和/或需要更低功耗的多种产品和装置中，例如移动电信装置、存储卡、智能卡和其他装置和应用。通常，非易失性存储器件包括，例如EPROM(可擦除可写入只读存储器)器件、EEPROM(电可擦除可写入只读存储器)器件、SRAM和闪速存储器。更具体地说，一种类型的非易失性存储器被称为分裂栅极、浮置栅极、EEPROM储存器件。由于此类储存器件具有低成本，因此一般在系统可再写入和高可靠性非易失性存储器解决方案中将这些分裂栅极晶体管储存器件用在多种应用中，尤其是嵌入式系统中。
图1A示出了常规非易失性分裂栅极存储器件(10)的截面图。具体而言，图1A描绘了形成于p型半导体衬底层(11)上的一对分裂栅极存储单元M1和M2。在衬底(11)中形成多个n型扩散区(12)和(13)。扩散区(12)是由单元M1和M2共享的公共源极区(12)，扩散区(13)是漏极区。存储单元M1和M2相对于公共源极区(12)具有镜像结构。具体而言，每个单元M1、M2包括公共源极区(12)和漏极区(13)之间的沟道区(14)、浮置栅极(15)、控制栅极(16)、栅极绝缘层(17)、形成于浮置栅极(15)上的多氧化物层(18)以及隧道绝缘层(19)。
浮置栅极(15)为电隔离的栅电极，被形成为重叠沟道区(14)的一部分和公共源极区(12)的一部分。控制栅极(16)被形成为重叠沟道(14)与漏极区(13)相邻的一部分，并且重叠浮置栅极(15)的侧壁和上部分。栅极绝缘层(17)形成于衬底(11)上方以使浮置栅极(15)和控制栅极(16)与衬底(11)绝缘。多氧化物层(18)通过硅的局部氧化(LOCOS)工艺形成于浮置栅极(15)上。隧道绝缘层(19)设置于浮置栅极(15)和控制栅极(16)之间并覆盖浮置栅极(15)的一个侧壁和沟道区(14)的一部分。
在一种常规设计中，每个控制栅极(16)都是沿行方向(与图纸的平面正交)延伸的字线且沿着行共同连接到每个存储单元。层间介质层(20)形成于存储单元M1、M2上方。公共源极线(22)从第一级金属化层构图而来并通过接触插塞(21)连接到公共源极区(12)。公共源极线(22)沿着与字线(或控制栅极(16))相同的方向延伸。漏极区(13)通过公共位线(未示出)连接，公共位线由第二金属化层形成且正交于行方向延伸。共享公共源极的每一对行形成一页。
通常，根据存储在各自的浮置栅电极(15)中的电荷将存储单元M1和M2设置为逻辑“1”或“0”。具体而言，浮置栅极(15)用于这样改变存储单元晶体管的阈值电压，使得根据存储在浮置栅极(15)上的电荷，存储单元晶体管处于高阈值状态(不导通状态)或低阈值状态(导通状态)，其中，在读出操作期间将导通或不导通状态作为逻辑电平输出。
实际上，每个存储单元晶体管由串联的存储晶体管和读取/选择晶体管形成，其中所述存储晶体管由浮置栅极(15)以及邻接浮置栅极(15)并被其重叠的沟道(14)的部分形成，且其中所述读取/选择晶体管由控制栅极(16)以及邻接控制栅极(16)并被其重叠的沟道(14)的部分形成。流经沟道(14)的电流由储存和读取/选择晶体管的组合控制，其中所述浮置栅极(15)根据存储单元的逻辑状态基本上作为用于选择/读取晶体管的ON/OFF开关而运行。
具体而言，在已写入状态(高阈值状态)中，在浮置栅电极(15)上存储了过量的电子。使用被称为CHE(沟道热电子)SSI(源极侧注入)的技术将存储单元M1和M2写入至高阈值电压，以将在沟道(14)中流动的电子通过栅极绝缘层(17)注入到浮置栅极(15)中。这些热沟道注入的电子被俘获在浮置栅电极(15)上并在浮置栅极(15)上生成净负电压，造成了将存储单元从不导通状态改变为导通状态所需的阈值电压的升高。在读出操作期间，带负电荷的浮置栅极(15)对抗(oppose)由施加到读取/选择晶体管的控制栅极(16)的正电压所产生的电场。实际上，已写入的存储单元处于不导通状态，因为在读出操作期间当把正常的读取/选择控制电压施加到控制栅极(16)时并没有源极-漏极电流流动。
另一方面，在未写入状态(低阈值状态)中，浮置栅极(15)缺乏负电荷(与已写入状态相比)。具体而言，在擦除过程中，利用被称为Fowler-Nordheim(FN)隧穿的技术将浮置栅极(15)上的电子通过隧道氧化物层(19)转移到控制栅极(16)。当存储单元被擦除时，浮置栅极(15)被放电以具有净的正电荷，该正电荷根据控制栅极(16)上的电压开启或关闭存储单元晶体管。当存储单元被擦除时，浮置栅极(15)上的正电压导致浮置栅极(15)下面的沟道(14)的部分变成反相。不过，在未写入状态下，将通过施加到控制栅极(16)的电压控制沟道(14)中的电流。
图1B为示出在擦除、写入和读取操作期间用于存储单元M1和M2的常规操作条件的表格。在图1B所示的常规方案中，将读取电压设置为1.8伏。用于“ON”(低阈值/未写入)存储单元的阈值电压Vth在约-0.5V到0.8V的范围内，用于“OFF”(高阈值/已写入)存储单元的Vth约为3.2V到约4.7V。
图1B示出了用于执行读取操作的操作电压。在读取周期期间，将1.8V的读取电压施加到控制栅极(16)(字线)，将0V施加到源极(12)和衬底(11)，将0.8V电压施加到漏极区(13)(位线)。在这些条件下，如果所选择的存储单元处于“高阈值”或“OFF”状态，那么存储晶体管就不会导通。所选择的位线中没有电流流动将被检测到并输出为逻辑“0”。另一方面，如果所选择的存储单元处于“低阈值”或“ON”状态，那么存储晶体管将导通。所选择的位线中流动的电流将被检测到并输出为逻辑“1”。
图1B示出了用于擦除过程以使浮置栅极(15)放电的操作电压。在擦除过程中，将漏极(13)、源极(12)和衬底(11)设定为0V，并将预定电压(12V或更大)施加到控制栅极(16)。控制栅极(16)上的高电压产生触发FN隧穿的强电场，使得浮置栅极(15)中的电子通过隧道绝缘层(19)从浮置栅极(15)转移到控制栅极(16)。在擦除期间，强电场集中在形成于浮置栅极(15)的边缘尖锐区域(15a)(参见图1A)，而FN隧穿发生在这样的尖锐区域(15a)附近。随着负电荷从浮置栅极(15)转移且正电荷在浮置栅极(16)上积聚，FN隧穿机制将一直持续到隧道氧化物层(19)两侧没有足够的电压维持FN隧穿机制为止。如上所述，浮置栅极(15)上的正电荷将存储单元置于“低阈值”状态，允许单元在读取操作期间导通(并从而被读取为逻辑“1”)。
图1B还示出了用于执行写入操作的操作电压。如上所述，通过源极侧沟道热电子注入为存储单元M1、M2写入。在写入期间，将1.5V的电压施加到控制栅极(16)，这足以激活控制栅极(16)下方的沟道(14)。此外，将0.5V的电压施加到漏极(13)，将0V电压施加到衬底(11)，并将相对较大的9V源极电压通过源极线(22)施加到源极(12)。源极到漏极的电压差产生沟道热电子。源极电压通过电容C1电容性耦合到浮置栅极(15)，这在浮置栅极(15)和沟道(14)之间产生电场。随着电子从漏极(13)流到源极(12)并获得动能，这些电子的路径被浮置栅极和衬底之间的电场所改变。那些能量足以克服衬底-栅极氧化物(Si-SiO2)势垒的电子将加速从沟道(14)向着浮置栅电极(15)通过栅极氧化物(17)，并被俘获在浮置栅电极(15)上。随着负电荷积聚在浮置栅极(15)上，在擦除过程中产生的正电荷被中和，热沟道电子注入将一直持续到没有足够的电压维持注入机制为止。如上所述，浮置栅极(15)上的负电荷将存储单元置于“高阈值”状态，防止单元在读取操作期间导通(并从而被读取为逻辑“0”)。
尽管图1A的常规分裂栅极存储器架构提供了优于其他常规非易失性存储器设计的长处，但是图1A的分裂栅极架构在数据保持和循环耐性方面却存在性能问题。例如，如上所述，擦除操作需要向控制栅极(16)施加高电压(例如12V或更大)以触发通过隧穿氧化物(19)从浮置栅极(15)到控制栅极(16)的隧穿。随着时间的流逝，向控制栅极(16)连续施加这样的高电压可能负面影响和压迫(stress)隧穿层(19)的介质材料，导致缺陷，可能使器件可靠性不可预测，特别是对于薄隧穿氧化物层更是如此。
此外，对于写入而言，虽然源极侧热沟道电子注入是效率很高的写入技术，但图1A的常规分裂栅极存储器架构仅能提供源极(12)和浮置栅极(15)之间较低程度的电容耦合。具体而言，如图1A所示，耦合比C1受到公共源极(12)和浮置栅极(15)之间的重叠面积的限制。增大的耦合比产生出更大的写入速度。在常规设计中，必须要把较大的9V源极电压施加到源极区以通过提高源极区(12)的横向扩散来有效地提高耦合比。
不过，施加到源极区(12)的大源极电压可能由于源极耗尽区(12a)的增大而导致穿通(punch-through)和结击穿(junction breakdown)。确实，源极耗尽区(12a)的横向扩散增大能够因为过大的电流导致源极区(12)附近穿通。随着图1A的常规架构缩小到更小的设计规则，由于所需的间隙X1裕量减小，使用大源极电压的能力受到了限制。
发明内容
总地说来，本发明的示范性实施例包括非易失性存储器件和制造非易失性存储器件的方法。更具体地说，本发明的示范性实施例包括这样一种分裂栅极储存器件，其具有的架构提供了增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。
在一个示范性实施例中，提供了分裂栅极存储单元架构用于实现非易失性存储器。分裂栅极存储单元包括形成于半导体衬底中的第一和第二扩散区。在所述第一和第二扩散区之间于所述半导体衬底上形成浮置栅电极，其中所述浮置栅电极的第一侧与所述第一扩散区的一部分重叠。在所述浮置栅电极的第二侧和所述第二扩散区之间在所述半导体衬底上形成控制栅电极。隧穿介质层设置于所述控制栅电极和所述浮置栅电极的第二侧之间。耦合栅电极形成于所述半导体衬底中的所述第一扩散区上并与所述浮置栅电极的第一侧和上表面相邻。耦合介质层设置于所述耦合栅电极和所述浮置栅电极的第一侧和上表面之间。在所述控制栅极和所述耦合栅极之间形成绝缘间隔体。
在该示范性分裂栅极单元架构中，耦合栅极在所述浮置栅极和公共扩散(例如，源极)区之间获得了增大的耦合比。增大的耦合比是通过在该区域中在浮置栅电极的侧壁和耦合栅极之间的额外电容耦合以及在该区域中在浮置栅电极的上表面和所述耦合栅电极之间的电容耦合获得的。
在本发明的另一示范性实施例中，浮置栅极可以形成为具有非对称形状以实现更高效的FN隧穿擦除效率。例如，在一个实施例中，所述浮置栅电极的第一侧(与耦合栅极相邻)可以形成得比所述浮置栅电极的第二侧(与控制栅电极相邻)厚。在另一个实施例中，浮置栅电极的第一侧可以具有尖锐的尖端形结构(tip-shaped structure)。在又一个实施例中，浮置栅电极的上表面从浮置栅电极的第一侧向着浮置栅电极的第二侧向下倾斜。
在所有这样的实施例中，浮置栅电极的非对称形状使得沿着浮置栅电极从浮置栅电极的第一侧到与控制栅极相邻的第二侧面积减小，从而在控制栅电极和浮置栅电极的第二侧之间获得了跨隧穿氧化物层的较强集中场，从而，即使使用施加到控制栅电极的较低控制电压也更容易触发FN隧穿。
在本发明的另一示范性实施例中，提供了一种用于制造分裂栅极存储单元阵列的方法。在半导体衬底上形成浮置栅电极，其中所述浮置栅电极形成为沿着其长度具有变化的厚度且第一侧具有最大厚度。在所述浮置栅电极上形成第一介质层。在所述半导体衬底中相邻所述浮置栅电极的第一侧形成第一扩散区，其中所述第一扩散区如此形成，使得所述浮置栅电极的第一侧与所述第一扩散区重叠。耦合栅电极形成于所述浮置栅电极的上表面上和所述浮置栅电极的第一侧上的所述第一介质层上方。在所述浮置栅电极与所述耦合栅电极相邻的上表面上形成间隔体并基本与所述浮置栅电极的第二侧对准，其中所述第二侧具有小于所述浮置栅电极的所述第一侧的厚度的厚度。与所述间隔体相邻且与所述浮置栅电极的所述第二侧相邻形成控制栅电极。在所述半导体衬底中相邻所述控制栅电极形成第二扩散区。
通过以下的示范性实施例的详细说明，本发明的这些和其他示范性实施例、方面、目的、特征和优点将变得明显，该详细说明应与附图相联系阅读。
附图说明
图1A为常规分裂栅极非易失性存储单元的截面示意图。
图1B为表格，示出了根据现有技术在擦除、写入和读取操作期间，用于图1A的存储单元的操作条件。
图2A和2B是根据本发明示范性实施例的分裂栅极非易失性存储单元的截面示意图。
图3A～3E为图2A所示的分裂栅极存储单元在根据本发明示范性实施例的制造分裂栅极非易失性存储单元的方法的各阶段的截面示意图。
图4是根据本发明另一示范性实施例的分裂栅极非易失性存储单元的截面示意图。
图5A～5G为图4的分裂栅极存储单元在根据本发明示范性实施例的制造分裂栅极非易失性存储单元的方法的各阶段的截面示意图。
具体实施方式
现在将参考附图更充分地描述本发明的示范性实施例，在附图中要理解为了清晰起见夸大了层和区域的厚度和尺寸。还要理解的是，当称一层在另一层或衬底“上”或“上方”时，该层可以直接在另一层或衬底上，或者也可能存在插入层。此外，在所有附图中所用的类似的附图标记指示具有相同或类似功能的元件。
图2A和2B是根据本发明示范性实施例的分裂栅极非易失性存储器件(100)的截面示意图。具体而言，图2A描绘了形成于p型半导体衬底层(101)上的两对分裂栅极存储单元M1/M2和M3/M4。多个扩散区(108)和(120)形成于衬底(101)中。具体而言，在一个示范性实施例中，扩散区(108)是在存储单元对M1/M2和M3/M4之间共享的公共源极区(108)，而扩散区(120)是漏极区。存储单元对M1/M2和M3/M4相对于公共源极区(108)具有镜像结构。
具体而言，每个存储单元M1～M4包括沟道区(140)、栅极绝缘层(102)、浮置栅电极(104b)、控制栅电极(118)(或擦除控制栅极)、隧穿介质层(116)、耦合栅电极(110)(或写入控制栅极)、耦合介质层(106)、绝缘分隔体(114)和帽盖层(112)。
沟道区(140)在公共源极区(108)和漏极区(120)之间。栅极绝缘层(102)形成于衬底上以使多个栅电极(104b)、(110)和(118)与有源硅衬底(101)绝缘。每个浮置栅电极(104b)在扩散区(108)和(120)之间形成于半导体衬底(101)上方，其中浮置栅电极(104b)的第一侧与公共源极区(108)的一部分重叠。控制栅电极(118)在浮置栅电极(104b)的第二侧和漏极扩散区(120)之间形成于半导体衬底(101)上。隧穿介质层(116)设置于所述控制栅电极(118)和所述浮置栅电极(104b)的第二侧之间。耦合栅电极(110)形成于源极区(108)上并与浮置栅电极(104b)的第一侧和上表面相邻。耦合介质层(106)设置于耦合栅电极(110)和浮置栅电极(104b)的第一侧和上表面之间。绝缘分隔体(114)形成于控制栅极(118)和耦合栅极(110)之间。帽盖层(112)形成于耦合栅电极(110)之上。
图2A的示范性分裂栅极存储器架构提供了多种优于图1A的常规架构的长处和增强的性能。例如，如图2B所示，分裂栅极存储架构的耦合栅极(110)在浮置栅极(104b)和公共源极(108)区之间获得了增大的耦合比。的确，增大的耦合比是通过在该区域中在浮置栅电极(104b)的侧壁和耦合栅极(110)之间的额外电容耦合C2以及在该区域中在浮置栅电极(104b)的上表面和耦合栅电极(110)之间的额外电容耦合C3获得的。在图2A和2B的示范性分裂栅极架构中，到浮置栅极(104b)的耦合比为C1+C2+C3，大于图1A的常规分裂栅极设计的耦合比C1。
可以理解，增大的耦合比(C1+C2+C3)允许在热沟道电子源极侧注入写入过程期间将更小的源极电压施加到源极区(108)，而不造成写入效率或写入速度的降低。此外，与常规设计相比，向源极区(108)施加更小的源极电压使得从源极区(108)形成的耗尽区的尺寸减小，从而降低了源极区穿通和结击穿的可能性。
还要理解的是，图2A、2B的示范性分裂栅极架构在使用FN隧穿进行擦除方面提供了增强的性能和可靠性。例如，浮置栅极(104b)和源极区(108)(源极电压在此保持在0V)之间增强的耦合使得能够将更小的电压施加到控制栅极(118)(小于12V)，同时跨隧穿层(116)产生电场，该电场强到足以在擦除过程中触发从浮置栅极(104b)到控制栅极(118)的FN隧穿。
图3A到3E为横截面图，示出了根据本发明的示范性实施例制造图2A的分裂栅极存储器件的方法。先参考图3A，栅极绝缘层(102)和多晶硅层(104)形成于半导体衬底层(101)上。在一个示范性实施例中，衬底层(101)是p型导电性的。可以使用常规方法形成栅极绝缘层(102)。例如，栅极绝缘层(102)可以是使用热氧化工艺生长的氧化硅层(SiO2)。在本发明的一个示范性实施例中，栅极绝缘层(102)形成为具有约60到约100范围内的厚度。
可以使用公知的技术，例如CVD(化学气相淀积)形成多晶硅层(104)。在一个示范性实施例中，多晶硅层(104)形成为具有约1000到约2500范围内的厚度。使用公知技术在多晶硅层(104)上形成光致抗蚀掩膜(105)。光致抗蚀掩膜(105)形成为具有开口(105a)，暴露多晶硅层(104)的部分。
参考图3B，使用光致抗蚀剂掩模(105)作为蚀刻掩模用于蚀刻多晶硅层(104)的暴露部分，直至栅极氧化物层(102)以形成第一浮置栅极图案(104a)。接着，在第一浮置栅极图案(104a)的表面上形成耦合氧化物层(106)。在一个实施例中，使用热氧化形成耦合氧化物层(106)，且氧化物层(106)被形成为具有约100到约200范围内的厚度。执行离子注入工艺以形成N+公共源极区(108)。
参考图3C，使用公知技术形成包括耦合栅电极(110)和帽盖层(112)的堆叠栅极结构(110/112)。例如，在一个示范性实施例中，通过在耦合氧化物层(106)上方依次形成多晶硅层(耦合栅极层)和氧化物层(帽盖层)来形成堆叠栅极结构。在一个示范性实施例中，多晶硅层形成为具有约1000到约2000范围内的厚度，且氧化物层形成为具有约500到约2000的厚度。然后使用常规蚀刻方法蚀刻多晶硅和氧化物层，直至耦合氧化物层(106)以形成堆叠栅极结构(110/112)。
参考图3D，在堆叠栅极结构(110/112)上方形成绝缘层并随后蚀刻，以在栅极堆叠(110/112)的侧壁上形成分隔体(114)。可以使用公知技术由氧化硅形成分隔体(114)。其后，使用帽盖介质层(112)和分隔体(114)作为蚀刻掩模执行蚀刻工艺以蚀刻耦合氧化物层(106)和第一浮置栅极图案(104a)的暴露部分，直至栅极绝缘层(102)，由此形成浮置栅电极(104b)。
参考图3E，在浮置栅电极(104b)(图3D中)的暴露侧壁表面上形成隧穿氧化物层(116)。在一个示范性实施例中，使用热氧化工艺形成隧穿氧化物层(116)。在一个示范性实施例中，隧穿氧化物层(116)形成为具有约50到约90范围内的厚度。其后，在分隔体(114)的侧壁和隧穿氧化物层(116)上形成控制(擦除)栅电极(118)。可以通过以约2000到约3000的量淀积多晶硅的保形层并使用适当的蚀刻工艺蚀刻多晶硅层以形成控制电极(118)来形成控制栅电极(118)。然后，使用公知技术执行离子注入工艺以形成漏极区(120)。
图4是根据本发明示范性实施例的分裂栅极非易失性存储器件(200)的截面示意图。具体而言，图4描绘了形成于p型半导体衬底层(201)上的两对分裂栅极存储单元M1/M2和M3/M4。多个扩散区(214)和(226)形成于衬底(201)中。具体而言，在一个示范性实施例中，扩散区(214)是在存储单元对M1/M2和M3/M4之间共享的公共源极区(214)，而扩散区(226)是漏极区。存储单元对M1/M2和M3/M4相对于公共源极区(214)具有镜像结构。
具体而言，每个存储单元M1～M4包括沟道区(240)、栅极绝缘层(202)、浮置栅电极(204b)、控制栅电极(224)(或擦除控制栅极)、隧穿介质层(222)、耦合栅电极(216)(或写入控制栅极)、耦合介质层(212)、绝缘分隔体(220)和帽盖层(218)。
沟道区(240)在公共源极区(214)和漏极区(226)之间。栅极绝缘层(202)形成于衬底(201)上以使多个栅电极(204b)、(224)和(216)与有源硅衬底(201)绝缘。浮置栅电极(204b)在扩散区(214)和(226)之间形成于半导体衬底(201)上方，其中浮置栅电极(204b)的第一侧与公共源极区(214)的一部分重叠。在一个示范性实施例中，浮置栅电极(204b)的第一侧比浮置栅电极(204b)的第二侧厚。浮置栅电极(204b)的第一侧形成尖端形结构。此外，浮置栅电极(204b)的上表面从浮置栅电极的第一侧向着浮置栅电极的第二侧向下倾斜。
控制栅电极(224)在浮置栅电极(204b)的第二侧和漏极扩散区(226)之间形成于半导体衬底(201)上。隧穿介质层(222)设置于所述控制栅电极(224)和所述浮置栅电极(204b)的第二侧之间。耦合栅电极(216)形成于源极区(214)上且与浮置栅电极(204b)的第一侧和倾斜上表面相邻。耦合介质层(212)设置于耦合栅电极(216)和浮置栅电极(204b)的第一侧和上表面之间。绝缘分隔体(220)形成于控制栅极(224)和耦合栅极(216)之间。帽盖层(218)形成于耦合栅电极(216)顶部。
基于类似于以上参考图2A和2B所述的理由，图4的示范性分裂栅极存储架构相对于图1A的常规架构提供了多种优点和增强的性能。具体而言，分裂栅极存储架构的耦合栅极(216)利用耦合栅极(216)和浮置栅极(204b)的上表面和侧壁表面之间的额外耦合区域在浮置栅极(204b)和公共源极(214)区之间获得了增强的耦合比。
此外，浮置栅电极(204b)的不对称形状带来了更为高效的FN隧穿擦除效率。的确，沿着浮置栅电极(204b)从邻接源极(214)的第一侧到浮置栅电极(204b)的第二侧(邻接控制栅极(224))面积减小，在控制栅电极(224)和浮置栅电极(204b)的第二侧之间产生了跨隧穿氧化物层(222)的较强集中场。在浮置栅电极(204b)这一更小区域上的集中的电场允许在施加到控制栅电极(224)的更低控制电压下产生更为高效的FN隧穿。
图5A到5G为横截面图，示出了根据本发明的示范性实施例制造图4的分裂栅极存储器件的方法。先参考图5A，栅极绝缘层(202)和多晶硅层(204)形成于半导体衬底层(201)上。在一个示范性实施例中，衬底层(201)是p型导电性的。可以使用常规技术形成栅极绝缘层(202)。例如，栅极绝缘层(202)可以是使用热氧化工艺生长的氧化硅层(SiO2)。在本发明的一个示范性实施例中，栅极绝缘层(202)形成为具有约60到约100范围内的厚度。可以使用公知的技术，例如CVD(化学气相淀积)形成多晶硅层(204)。在一个示范性实施例中，多晶硅层(204)形成为具有约1000到约2500范围内的厚度。
如图5A所进一步示出的，使用公知技术在多晶硅层(204)上形成硬掩模(206)。例如，可以通过淀积并蚀刻一层氮化硅形成硬掩模(206)。形成具有开口(206a)的硬掩模(206)，该开口暴露多晶硅层(204)的部分。
参考图5B，使用硬掩模(206)作为蚀刻掩模以在多晶硅层(204)的暴露表面上形成牺牲氧化物层(208)。在本发明的一个示范性实施例中，使用热氧化工艺生长厚度在约1000到约1500范围内的热氧化物层以形成牺牲氧化物层(208)。
参考图5C，执行适当的氧化物蚀刻工艺以除去牺牲氧化物层(208)。其后，使用硬掩模图案(206)执行另一热氧化工艺以在多晶硅层(204)的暴露表面上生长氧化物层(210)。在本发明的一个示范性实施例中，将氧化物层(210)生长至约100到约200范围内的厚度。
参考图5D，使用公知方法除去硬掩模图案(206)。其后，使用公知技术将此前被掩模图案(206)覆盖的多晶硅层(204)的暴露部分蚀刻下至栅极绝缘层(202)，以形成浮置栅极图案(204a)。然后执行氧化工艺以在多晶硅浮置栅极图案(204a)的暴露侧壁表面上生长氧化物层(210a)。氧化物层(210)和(210a)共同形成耦合氧化物层(212)，封住浮置栅极图案(204a)的每个部分。
参考图5E，执行离子注入工艺以形成源极扩散区(214)。在一个示范性实施例中，源极扩散区(214)是使用任何适当的n型掺杂剂材料形成的N+区域。其后，使用公知技术形成包括耦合(写入)栅电极(216)和帽盖层(218)的堆叠栅极结构(216/218)。例如，在一个示范性实施例中，通过在耦合氧化物层(212)上方依次形成多晶硅层(耦合(写入)栅极层)和氧化物层(帽盖层)来形成堆叠栅极结构。在一个示范性实施例中，多晶硅层形成为具有约1000到约2000范围内的厚度，且氧化物层是形成为具有约500A到约1000A的厚度的氧化硅层。然后使用常规蚀刻方法蚀刻多晶硅和氧化硅层，直至耦合氧化物层(212)以形成堆叠栅极结构(216/218)。
参考图5F，在堆叠栅极结构(216/218)上方形成绝缘层并随后蚀刻，以在栅极堆叠(216/218)的侧壁上形成分隔体(220)。可以使用公知技术由氧化硅形成分隔体(220)。其后，使用帽盖介质层(218)和分隔体(220)作为蚀刻掩模执行蚀刻工艺以蚀刻耦合氧化物层(212)和浮置栅极图案(204a)的暴露部分，直至栅极绝缘层(202)，由此形成浮置栅电极(204b)。
参考图5G，在(图5F的)浮置栅电极(204b)的暴露表面上形成隧穿氧化物层(222)。在一个示范性实施例中，使用热氧化在浮置栅电极(204b)的暴露侧壁表面上生长隧穿氧化物层(222)以形成隧穿氧化物层(222)。在一个示范性实施例中，隧穿氧化物层(222)形成为具有约50到约90范围内的厚度。其后，在分隔体(220)的侧壁和隧穿氧化物层(222)上形成控制(擦除)栅电极(224)。可以通过以约2000到约3000的量淀积多晶硅的保形层并使用适当的各向异性蚀刻工艺蚀刻多晶硅层以形成控制电极(224)来形成控制栅电极(224)。然后，使用公知技术执行离子注入工艺以形成N+漏极区(226)。
尽管已经参考附图在此描述了示范性实施例，应当理解，本发明不局限于这里所述的示范性实施例，在不背离本发明的范围或精神的情况下，本领域的普通技术人员很容易构想出许多其他的改变和改进。所有这些改变和改进旨在被包括在如权利要求所界定的本发明的范围之内。
本申请要求于2005年3月14日提交的韩国专利申请No.2005-0021074的优先权，在此将其引入以做参考。
Claims (17)
1.一种分裂栅极存储单元，包括：
形成于半导体衬底中的第一和第二扩散区；
在所述第一和第二扩散区之间形成于所述半导体衬底上的浮置栅电极，其中所述浮置栅电极的第一侧与所述第一扩散区的一部分重叠；
在所述浮置栅电极的第二侧和所述第二扩散区之间形成于所述半导体衬底上的控制栅电极；
设置于所述控制栅电极和所述浮置栅电极的第二侧之间的隧穿介质层；
形成于所述半导体衬底中的所述第一扩散区上并与所述浮置栅电极的所述第一侧和上表面相邻的耦合栅电极；
设置于所述耦合栅电极和所述浮置栅电极的所述第一侧和上表面之间的耦合介质层；以及
形成于所述控制栅极和所述耦合栅极之间的绝缘间隔体。
2.如权利要求1所述的存储单元，其中所述浮置栅电极的所述第一侧比所述浮置栅电极的所述第二侧厚。
3.如权利要求2所述的存储单元，其中所述浮置栅电极的所述第一侧形成尖端形结构。
4.如权利要求2所述的存储单元，其中所述浮置栅电极的所述上表面从所述浮置栅电极的所述第一侧向着所述浮置栅电极的所述第二侧向下倾斜。
5.如权利要求1所述的存储单元，其中所述隧穿介质层具有约50到约90范围内的厚度。
6.如权利要求1所述的存储单元，其中所述耦合介质层具有约100到约200范围内的厚度。
7.如权利要求1所述的存储单元，其中所述耦合栅电极连接到电源线。
8.如权利要求1所述的存储单元，还包括形成于所述耦合栅电极的上表面上的帽盖层。
9.如权利要求1所述的存储单元，还包括形成于所述半导体衬底和所述浮置栅电极之间的栅极绝缘层。
10.一种制造分裂栅极存储单元阵列的方法，包括：
在半导体衬底上形成浮置栅电极，其中所述浮置栅电极形成为沿着其长度具有变化的厚度且第一侧具有最大厚度；
在所述浮置栅电极上形成第一介质层；
在所述半导体衬底中相邻所述浮置栅电极的所述第一侧形成第一扩散区，其中所述第一扩散区如此形成，使得所述浮置栅电极的所述第一侧与所述第一扩散区重叠；
在所述浮置栅电极的所述第一侧上以及所述浮置栅电极的上表面上在所述第一介质层上方形成耦合栅电极；
在所述浮置栅电极与所述耦合栅电极相邻的上表面上形成间隔体并基本与所述浮置栅电极的第二侧对准，所述第二侧具有小于所述浮置栅电极的所述第一侧的厚度的厚度；
与所述间隔体相邻且与所述浮置栅电极的所述第二侧相邻形成控制栅电极；以及
在所述半导体衬底中相邻所述控制栅电极形成第二扩散区。
11.如权利要求10所述的方法，其中形成所述浮置栅电极包括：
在所述半导体衬底上形成多晶硅层；
在所述多晶硅层上形成硬掩模以暴露所述多晶硅层的一部分；
在所述多晶硅层的所述暴露部分上形成具有变化厚度的牺牲氧化物层；
除去所述牺牲氧化物层；
在所述多晶硅表面的所述暴露部分的上表面上形成第一绝缘层；
除去所述硬掩模；以及
使用所述第一绝缘层作为掩模蚀刻所述多晶硅层以界定所述浮置栅电极的所述第一侧。
12.如权利要求11所述的方法，其中在所述浮置栅电极上形成所述第一介质层包括在所述浮置栅电极的所述第一侧上形成第二绝缘层，其中所述第一和第二绝缘层形成所述第一介质层。
13.如权利要求11所述的方法，其中形成牺牲氧化物层是通过热氧化所述多晶硅层进行的。
14.如权利要求10所述的方法，其中所述第一介质层形成为具有约50到约200范围内的厚度。
15.如权利要求10所述的方法，其中所述第二介质层形成为具有约40到约100范围内的厚度。
16.如权利要求10所述的方法，其中形成所述耦合栅电极包括：
形成包括所述半导体衬底上的第二多晶硅层和所述多晶硅层上的帽盖层的堆叠层；
构图所述帽盖层以形成掩模层；以及
使用所述掩模层蚀刻所述第二多晶硅层以形成所述耦合栅电极，所述耦合栅电极具有在其上表面上的绝缘帽盖层。
17.如权利要求10所述的方法，还包括：
使用所述分隔体和绝缘帽盖层作为掩模蚀刻所述浮置栅电极以形成所述浮置栅电极的所述第二侧。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103608788A (zh) * | 2011-05-13 | 2014-02-26 | 硅存储技术公司 | 操作具有耦合栅的分裂式栅极快闪存储单元的方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093707A (ja) * | 2004-09-22 | 2006-04-06 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| KR100621553B1 (ko) * | 2004-09-22 | 2006-09-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2006253685A (ja) * | 2005-03-07 | 2006-09-21 | Samsung Electronics Co Ltd | スプリットゲート不揮発性メモリ装置及びそれの形成方法 |
| US7704830B2 (en) * | 2007-06-07 | 2010-04-27 | Freescale Semiconductor, Inc. | Split gate memory cell using sidewall spacers |
| US7528047B2 (en) * | 2007-06-07 | 2009-05-05 | Freescale Semiconductor, Inc. | Self-aligned split gate memory cell and method of forming |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| TWI389304B (zh) * | 2008-07-21 | 2013-03-11 | Nanya Technology Corp | 非揮發性記憶體單元及其製造方法 |
| US20100127331A1 (en) * | 2008-11-26 | 2010-05-27 | Albert Ratnakumar | Asymmetric metal-oxide-semiconductor transistors |
| US8946806B2 (en) * | 2011-07-24 | 2015-02-03 | Globalfoundries Singapore Pte. Ltd. | Memory cell with decoupled channels |
| CN102969346B (zh) * | 2011-08-31 | 2016-08-10 | 硅存储技术公司 | 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元 |
| CN102437161B (zh) * | 2011-11-24 | 2015-09-09 | 上海华虹宏力半导体制造有限公司 | 分裂栅极存储单元及其操作方法 |
| US8811093B2 (en) * | 2012-03-13 | 2014-08-19 | Silicon Storage Technology, Inc. | Non-volatile memory device and a method of operating same |
| US8890230B2 (en) | 2012-07-15 | 2014-11-18 | United Microelectronics Corp. | Semiconductor device |
| US9876086B2 (en) | 2013-12-13 | 2018-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory device with floating gate having a tip corner |
| KR101977999B1 (ko) * | 2014-04-23 | 2019-05-14 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US9666680B1 (en) | 2015-11-18 | 2017-05-30 | United Microelectronics Corp. | Flash cell and forming process thereof |
| CN107026171A (zh) * | 2016-01-29 | 2017-08-08 | 联华电子股份有限公司 | 闪存存储器及其制作方法 |
| US11462622B1 (en) * | 2021-06-23 | 2022-10-04 | Globalfoundries Singapore Pte. Ltd. | Memory cells and methods of forming a memory cell |
Family Cites Families (9)
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| US6329685B1 (en) * | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
| US6727545B2 (en) | 2000-09-20 | 2004-04-27 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling |
| KR100435261B1 (ko) * | 2002-08-07 | 2004-06-11 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리소자의 제조방법 |
| US6873006B2 (en) * | 2003-03-21 | 2005-03-29 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region |
| US6737700B1 (en) * | 2003-05-13 | 2004-05-18 | Powerchip Semiconductor Corp. | Non-volatile memory cell structure and method for manufacturing thereof |
| KR20040098106A (ko) | 2003-05-13 | 2004-11-20 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100574952B1 (ko) * | 2003-11-04 | 2006-05-02 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법 |
| KR100505714B1 (ko) * | 2003-11-26 | 2005-08-03 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법 |
| KR100525005B1 (ko) * | 2004-05-06 | 2005-10-31 | 삼성전자주식회사 | 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법 |
-
2005
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Cited By (2)
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|---|---|---|---|---|
| CN103608788A (zh) * | 2011-05-13 | 2014-02-26 | 硅存储技术公司 | 操作具有耦合栅的分裂式栅极快闪存储单元的方法 |
| CN103608788B (zh) * | 2011-05-13 | 2016-08-17 | 硅存储技术公司 | 操作具有耦合栅的分裂式栅极快闪存储单元的方法 |
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