CN1848295A - 存储多值数据的非易失性半导体存储器 - Google Patents

Abstract

在对存储单元的数据写入的开始时，电压生成电路以第1控制时间对控制栅供给第1控制栅电压，同时以比第1控制时间短的第1写入时间对漏供给写入电压。校验的结果，在对于存储单元的写入是不充分的情况下，电压供给部比第1控制时间短的时间对控制栅供给在第1控制栅电压上增加了恒定电压的第2控制栅电压，同时以比第1写入时间短的第2写入时间对漏供给写入电压。

Description

存储多值数据的非易失性半导体存储器

相关申请的相互参照

本申请基于2005年4月12日提交的在先日本专利申请第2005-114748号并要求其优先权，该申请的全部内容引用于此作为参考。

技术领域

本发明涉及存储多值数据的例如NOR型非易失性半导体存储器。

背景技术

已开发了各种各样的例如利用EEPROM单元构成的、能以电的方式一并地擦除的非易失性半导体存储器(以下称为闪速存储器)。将该闪速存储器大致分为NAND型和NOR型。对于哪一种闪速存储器来说，在数据的写入或擦除时都必须高精度地且高速地控制在存储单元中被设定的阈值电压。在以前的NAND型闪速存储器中，为了高精度地且高速地设定阈值电压，开发了分阶段地增加写入电压的方法(例如特开平11-39887公报)。

但是，近年来伴随存储容量的增大，开发了在1个存储单元中存储大于等于2比特(4值)的多值数据的技术。在使1个存储单元存储例如“00”、“01”、“10”、“11”等的多值数据的情况下，与只存储“0”、“1”的2值的数据的情况相比，必须以更高的精度来控制存储单元的阈值电压。但是，为了高精度地调整阈值电压，必须重复进行写入和校验，在以前的分阶段地增加写入电压的方法中，在调整中需要长的时间。因而，由于与写入的高速化的要求相反，故在存储多值数据的情况下，写入序列的最佳化是重要的。因此，希望有能使多值数据的写入序列最佳化的非易失性半导体存储器。

发明内容

按照本发明的第1方面，提供下述的一种半导体存储器，该半导体存储器具备：存储单元；电压供给部，在对上述存储单元写入数据时，对上述存储单元的控制栅供给控制栅电压，对上述存储单元的漏供给漏电压；以及控制部，在对上述存储单元的数据写入后，校验上述存储单元的阈值，在对上述存储单元的数据写入开始时，上述电压供给部以第1控制时间对上述控制栅供给第1控制栅电压，同时以比上述第1控制时间短且在上述第1控制栅电压的供给开始后开始供给、在上述第1控制时间经过之前结束供给的第1写入时间对上述漏供给规定的写入电压，由上述控制部进行的第1校验的结果，在对于上述存储单元的写入是不充分的情况下，上述电压供给部以比上述第1控制时间短的第2控制时间对上述控制栅供给在上述第1控制栅电压上增加了恒定电压的第2控制栅电压，同时以在上述第2控制栅电压的供给开始后开始供给、在经过上述第2控制时间为止结束供给的、比上述第1写入时间短的第2写入时间对上述漏供给上述规定的写入电压，由上述控制部进行的第2校验的结果，在判断为对于上述存储单元的写入是不充分的情况下，上述电压供给部以上述第2控制时间对上述控制栅供给在第2控制栅电压上增加了上述恒定电压的第3控制栅电压，同时以上述第2写入时间对上述漏供给上述规定的写入电压。

按照本发明的第2方面，提供下述的一种半导体存储器，该半导体存储器具备：存储单元；电压供给部，在对上述存储单元写入数据时，对上述存储单元的控制栅供给控制栅电压，对上述存储单元的漏供给漏电压；控制部，在对上述存储单元的数据写入后，校验上述存储单元的阈值；以及计数部，对写入次数进行计数，在对上述存储单元的数据写入开始时，上述电压供给部以第1控制时间对上述控制栅供给第1控制栅电压，同时以比上述第1控制时间短且在上述第1控制栅电压的供给开始后开始供给、在上述第1控制时间经过之前结束供给的第1写入时间对上述漏供给规定的写入电压，由上述控制部进行的校验的结果，在对于上述存储单元的写入是不充分的且上述计数部的计数值小于等于规定值的情况下，上述电压生成部重复以比上述第1控制时间短的第2控制时间发生上述第1控制栅电压并供给上述控制栅和比上述第1写入时间短的第2写入时间发生上述写入电压并供给上述漏的写入动作，在上述计数部的计数值达到了规定值的情况下，上述生成供给部通过重复以上述第2控制时间发生在上述第1控制栅电压上增加了恒定电压的第2控制栅电压并供给上述控制栅和上述第2写入时间发生上述写入电压并供给上述漏的写入动作来设定比上述第1、第2控制栅电压的增加部分窄的阈值分布。

按照本发明的第3方面，提供下述的一种半导体存储器，该半导体存储器具备：存储单元；电压供给部，在对上述存储单元写入数据时，对上述存储单元的控制栅供给控制栅电压，对上述存储单元的漏供给漏电压；控制部，在对上述存储单元的数据写入后，校验上述存储单元的阈值；以及计数部，对写入次数进行计数，在对上述存储单元的数据写入开始时，上述电压供给部以第1控制时间对上述控制栅供给第1控制栅电压，同时以比上述第1控制时间短且在上述第1控制栅电压的供给开始后开始供给、在上述第1控制时间经过之前结束供给的第1写入时间对上述漏供给规定的写入电压，由上述控制部进行的校验的结果，在对于上述存储单元的写入是不充分的且上述计数部的计数值小于等于规定值的情况下，上述电压生成部重复以比上述第1控制时间短的第2控制时间发生在上述第1控制栅电压上增加了恒定电压的第2控制栅电压并供给上述控制栅和以比上述第1写入时间短的第2写入时间发生上述写入电压并供给上述漏的写入动作，在上述计数部的计数值达到了规定值的情况下，上述电压生成部通过重复以上述第2控制时间发生比上次的写入时的第2控制栅电压低的第3控制栅电压并供给上述存储单元的控制栅和以上述第2写入时间发生上述写入电压并供给上述漏的写入动作，利用比上述恒定电压低的电压来控制存储单元的阈值电压。

附图说明

图1是示出与第1实施形态有关的写入序列的波形图。

图2是概略地示出闪速存储器的结构图。

图3是概略地示出图2的核心部的结构图。

图4是概略地示出图2的块的结构的电路图。

图5是示出存储4值的数据的存储单元的阈值电压的图。

图6是示出存储单元的写入特性的图。

图7是示出存储单元的阈值电压的变动的状况的图。

图8是示出与第1实施形态有关的写入动作的流程图。

图9是示出与第1实施形态有关的存储单元的阈值电压的变动的状况的图。

图10是示出与第2实施形态有关的写入序列的波形图。

图11是示出与第2实施形态有关的写入动作的流程图。

图12是示出与第2实施形态有关的存储单元的阈值电压的变动的状况的图。

图13是示出与第3实施形态有关的写入序列的波形图。

图14是示出与第3实施形态有关的写入动作的流程图。

图15是示出与第3实施形态有关的存储单元的阈值电压的变动的状况的图。

具体实施方式

以下，参照附图说明本发明的实施形态。

首先，参照图2、图3、图4，说明被应用于第1实施形态的存储多值数据的闪速存储器的概略结构。如图2中所示，存储单元阵列(MCA)1具有n个块B0～Bn-1。各块B0～Bn-1是数据擦除的最小单位。存储单元阵列1具有选择存储单元的译码电路2、校验用读出放大器(S/A)3A、读出用读出放大器(S/A)3B和数据译码器4。此外，对于存储单元阵列1的各块B0～Bn-1共同地配置了数据线5。

将译码电路2连接到地址总线6上，根据从控制器10供给的地址信号选择字线(行线)、位线(列线)来选择存储单元。将校验用读出放大器3A和读出用读出放大器3B的输入端连接到数据线5上。在存储单元中例如存储4值、2比特的数据的情况下，如后述那样，例如为了生成3个基准电流，校验用读出放大器3A和读出用读出放大器3B具有使用了至少1个基准单元的基准电流生成电路。这些读出放大器3A、3B比较从基准电流生成电路供给的基准电流与流过被选择的存储单元的电流。

将校验用读出放大器3A的输出端连接到数据总线7上，在数据的写入时或擦除时从存储单元检出被读出的信号，供给控制器10。将读出用读出放大器3B的输出端连接到数据译码器4上。数据译码器4对从读出用读出放大器3B供给的信号进行译码，生成输出信号。将数据译码器4的输出端连接到输入输出部(I/O)11上，将在数据的读出时从数据译码器4输出的信号经输入输出部11输出到外部。

将地址总线6、数据总线7连接到控制器10上。在控制器10上连接了输入输出部11、CUI(指令用户界面)12、ROM13、第1、第2电压生成电路8、9。输入输出部11将从外部供给的指令CMD供给CUI12，将存储单元的写入数据供给控制器10。输入输出部11将从读出用读出放大器3B供给的读出数据输出到外部。

此外，CUI12接受从外部输入的芯片启动信号CE、写启动信号WE等的信号和地址信号Add，对这些信号进行处理后供给控制器10。在ROM13中存储了控制控制器10的动作用的各种程序。控制器10根据上述指令CMD和程序来控制闪速存储器整体的动作。即，将地址信号供给地址总线6，将写入数据供给数据总线7。再者，控制器10在数据的写入时、校验时、读出时和擦除时控制第1、第2电压生成电路8、9，使其生成规定的电压。第1电压生成电路8在数据的写入时、校验时和读出时生成供给存储单元的控制栅的电压、即字线电压。将该字线电压经译码电路2内的后述的行主译码器、行预译码器供给字线。此外，第2电压生成电路9在数据的写入时生成供给存储单元的漏的漏电压。将该漏电压经译码电路2的列预译码器、列栅供给存储单元的漏。

图3示出了存储单元阵列1的结构。在块B0～Bn-1的排列的端部上配置选择字线WL的行主译码器701，在各块之间配置选择块的行子译码器702。在各块B0～Bn-1的位线BL的端部上配置列译码器，列译码器具有选择位线BL的列栅704和列预译码器703。将列栅704连接到数据线5上。在图2中示出的译码电路2中配置了行主译码器701和列预译码器703。

图4示出了各块B0～Bn-1的结构。如图4中所示，该闪速存储器例如是NOR型的闪速存储器，交叉地配置各多条位线BL和字线WL，在位线BL和字线WL的交叉部中配置存储单元MC。存储单元MC例如利用EEPROM来构成。在将各列中被配置的存储单元MC的控制栅连接到字线WL上，将源分别连接到共同源线上。

(第1实施形态)

其次，说明由上述闪速存储器进行的多值数据的写入动作。

如图5中所示，在存储例如4值的存储单元的情况下，在比读出时的字线电位低的电压的范围内设定了与数据“11”、“10”、“01”相当的阈值电压，将与数据“00”相当的阈值电压设定为比字线电位高的电位。这样，由于必须在比字线电位低的电压的范围内设定多个阈值电压，故在存储多值数据的情况下，必须高精度地控制阈值电压。

图6示出了通过对擦除状态的存储单元的控制栅和漏施加写入电压以将被加速的热电子注入到浮栅中使阈值电压上升的情况下的闪速存储器的写入特性。从图6可明白，如果使对漏施加的电压为恒定，则存储单元的阈值电压Vth依赖于对控制栅施加的电压Vg，而且与漏电压的施加时间的对数成比例地变化。

但是，如图7中所示，各存储单元的特性不是恒定的，擦除状态的存储单元的阈值电压分布在规定的范围内。如果在该状态下进行写入动作，则变化为与存储单元的写入特性对应的阈值分布。写入后的阈值分布几乎不依赖于擦除状态下的阈值分布，由存储单元的写入特性来决定。其原因是，如果将擦除时的阈值分布换算为写入时间，则相当于大致可忽略的值。

此外，由于闪速存储器以块单位一并地擦除，故不能个别地擦除存储单元的数据。因此，在写入时，必须充分地注意不要成为过写入(overprogram)。

因此，在第1实施形态中，在写入开始时，突然对存储单元施加存储单元不成为过写入的电压。其后校验存储单元的阈值电压，其结果，通过对写入不充分的存储单元进行追加写入，对存储单元设定应设定的阈值电压(目标阈值电压)。

图1示出与第1实施形态有关的写入序列，图8是示出写入/擦除控制电路15的动作的流程图。首先，选择写入对象的存储单元(ST1)。其后，对被选择的存储单元供给写入电压。在从擦除状态到最初的写入中，对存储单元的控制栅施加不成为过写入的程度的初始控制栅电压Vgint，在初始写入时间tPWint、例如几μs内对漏施加恒定电压Vd(ST2)。将初始写入时间tPWint设定为比栅电压Vgint的供给时间短。即，漏电压的施加时间与控制栅电压的施加时间的关系如图1中所示，在施加了控制栅电压后施加漏电压，在停止了漏电压的施加后，停止控制栅电压的施加。利用第1电压生成电路8生成控制栅电压，利用第2电压生成电路9生成漏电压Vd。对被选择的字线供给控制栅电压，对被选择的位线供给漏电压Vd。

其后，对于每个比特校验阈值电压，判别存储单元的阈值电压是否达到了与写入数据对应的电压(ST3)。其结果，在写入不足的情况下，执行追加写入(ST4)。此时，漏电压Vd与初始的电压不改变，将控制栅电压Vg设定为使其上升了恒定电压Vstep的Vgint+Vstep。此外，将写入时间设定为比初始写入时间短的时间tPW、例如1μs。在写入时间的条件下进行了追加写入后，再次校验该电压(ST3)。其结果，在还存在写入不足的存储单元的情况下，对该存储单元将控制栅电压Vg设定为再使其上升了恒定电压Vstep的Vgint+2Vstep，进行追加写入。重复这样的动作，直到全部比特成为目标阈值电压的分布内。

图9示出了重复上述第1实施形态的写入序列的情况下的存储单元的阈值电压的变化。从图9可明白，在重复了与初始写入时间tPWint和相接的写入时间tPW对应的写入的情况下，即使是初始写入时间tPWint或比其短的时间tPWint1，通过重复写入，可使对于一次的写入动作的阈值电压的变动收敛为恒定电压Vstep。即，在初始写入时间例如是比1μs长的tPWint1的情况下，其次的追加写入中的阈值电压变动比Vstep小，从相接的追加写入起，阈值电压的变动收敛为恒定电压Vstep。此外，在初始写入时间例如是比1μs短的tPWint2的情况下，其次的追加写入中的阈值电压变动比Vstep大，从相接的追加写入起，阈值电压的变动收敛为恒定电压Vstep。

此外，在如图5中示出的例如多值数据“10”或“01”那样阈值电压的分布比恒定电压Vstep大的情况下，使初始写入时间tPWint例如比1μs长，在使阈值电压的变动小于等于恒定电压Vstep的状态下写入。但是，如果初始写入时间tPWint例如比1μs过长，则如图9中示出的箭头A那样，追加写入的次数增加，写入时间变长。此外，如果初始写入时间tPWint例如比1μs过短，则如图9中示出的箭头B那样，由于追加写入初始的阈值电压的变动比Vstep大，故存在产生过写入的可能性。因此，通过在阈值电压的变动收敛于恒定电压Vstep时的写入时间附近将初始写入时间tPWint设定为比其长一些的时间，可谋求最佳化。即，在图9中示出的例子的情况下，最好将初始写入时间tPWint设定为例如约1.5μs。

按照上述第1实施形态，在写入的初期中，利用不成为过写入的初始控制栅电压(第1电压)Vgint、初始写入时间(第1写入时间)tPWint进行写入，校验的结果，在写入不充分的情况下，通过用在第1电压Vgint上增加了恒定电压Vstep的电压并利用比第1写入时间tPWint短的再写入时间(第2写入时间)重复写入，可将每次写入的阈值电压的变动设定为恒定电压Vstep。这样，由于每次写入的阈值电压的变动为恒定，故在如多值数据的写入那样必须高精度地控制阈值电压的情况下，可将阈值电压的分布幅度控制得较窄。

此外，通过将初始写入时间设定在再写入时间的附近，可减少写入次数。因此，可对存储单元高速地设定所需要的阈值电压。

(第2实施形态)

图10示出了与第2实施形态有关的写入序列，图11示出了其流程图，图12示出了存储单元的阈值电压的变化。在第1实施形态中，关于追加写入动作，在初始控制栅电压Vg上每次增加恒定电压Vstep进行了写入。与此不同，第2实施形态示出了在多值数据的阈值电压的分布比恒定电压Vstep小的情况下合适的写入序列。

在多值数据的阈值电压的分布比恒定电压Vstep小的情况下，如果在第1实施形态中示出的条件下进行追加写入，则由于阈值电压的变动收敛于恒定电压Vstep，故发生了过写入。

因此，如图10、图11中所示，第2实施形态将初始写入时间tPWint设定为例如几μs开始写入，其后，在不使控制栅电压Vg变化的情况下进行几次追加写入。在利用该写入动作不能消除写入不足的情况下，将控制栅电压Vg增加恒定电压Vstep部分再进行几次追加写入。

以下，详细地说明第2实施形态的动作。首先，选择写入对象的存储单元(ST11)。其次，与第1实施形态同样地设定初始控制栅电压Vgint、漏电压Vd，将初始写入时间tPWint设定为比第1实施形态长的例如几μs开始写入(ST12)。其后，对于每个比特校验阈值电压，判别存储单元的阈值电压是否达到了与写入数据对应的电压(ST13)。其结果，在写入不足的情况下，判别对写入次数进行计数的计数器(CNT)的计数值是否达到了规定值(ST14)。其结果，在计数值未达到规定值的情况下，不改变控制栅电压Vg、写入时间tPW、漏电压Vd执行追加写入(ST15)。其后，使计数器(CNT)的计数值加1(ST16)，再次校验存储单元的阈值电压(ST13)。其结果，在写入不足的情况下，判别计数器(CNT)的计数值是否达到了规定值(ST14)。其结果，在计数值达到了规定值的情况下，使计数器(CNT)的计数值初始化(ST17)。其后，将控制栅电压Vg增加恒定电压Vstep的部分，不改变写入时间tPW、漏电压Vd执行追加写入(ST18)。其后，使计数器(CNT)的计数值加1(ST16)，再次校验存储单元的阈值电压(ST13)。重复这样的追加写入动作，直到全部比特成为目标阈值电压的范围内。

在此，例如每s次(s是大于等于1的自然数)的存储单元的阈值电压的变化部分ΔVth与恒定电压Vstep的关系如下式所示。

$\underset{n=1}{\overset{s}{\∑}}\mathrm{\ΔVth}\left(n\right)=\mathrm{Vstep}$

此外，在将目标阈值电压(图12中示出的目标阈值电压的分布幅度)表示为Vtarget的情况下，目标阈值电压Vtarget与阈值电压的变化部分ΔVth的关系如下式所示。

$\underset{n=1}{\overset{s}{\∫}}\mathrm{\ΔVth}\left(n\right)\≤\mathrm{Vt}\arg \mathrm{et}$

上述目标阈值电压Vtarget与各阈值电压的变化部分ΔVth的关系如下式那样来表示。

ΔVth(1)、...、ΔVth(s-1)、ΔVth(s)≤Vtarget

这样，利用s次的写入，存储单元的阈值电压的变化部分的总量成为Vstep，分别将每1次的写入的阈值电压的变化部分ΔVth(n)设定为比目标阈值电压Vtarget小。因此，在各追加写入中，可正确地设定存储单元的阈值电压而不会超过Vtarget。

按照上述第2实施形态，在每多次的规定的写入中存储单元的阈值电压未达到规定的阈值电压的情况下，将控制栅电压Vg增加恒定电压Vstep的部分，在该次数内的写入动作中，不增加控制栅电压Vg进行了再写入。因而，如图12中所示，可用比恒定电压Vstep小的电压设定阈值电压，故与第1实施形态相比，能以更高的精度控制阈值电压。

此外，即使在第2实施形态中，如果使初始写入时间tPWint过长，则追加写入次数增加，写入时间增加。因而，通过将追加写入时间tPWint设定在阈值电压的变动收敛时的写入时间的附近，可谋求写入序列的最佳化。

(第3实施形态)

图13、图14、图15示出了第3实施形态，与第2实施形态同样地示出了多值数据的阈值电压的分布比恒定电压Vstep小的情况下的写入序列。

如图13中所示，在初始写入时间tPWint后将控制栅电压各增加恒定电压Vstep进行追加写入这一点与第1实施形态是同样的。但是，第3实施形态在进行了规定的次数的追加写入后，通过将控制栅电压降低到初始控制栅电压Vgint进行再写入，再次减小了阈值电压的变动。

参照图13、图14说明第3实施形态的动作。

首先，选择写入对象的存储单元(ST21)。其次，与第1实施形态同样地设定初始控制栅电压Vgint、漏电压Vd，将初始写入时间tPWint设定为例如几μs开始写入(ST22)。其后，对于每个比特校验阈值电压，判别存储单元的阈值电压是否达到了与写入数据对应的电压(ST23)。其结果，在写入不足的情况下，判别对写入次数进行计数的计数器(CNT)的计数值是否达到了规定值(ST24)。其结果，在计数值未达到规定值的情况下，使控制栅电压Vg增加恒定电压Vstep的部分，不改变写入时间tPW、漏电压Vd执行追加写入(ST25)。其后，将计数器(CNT)的计数值加1(ST26)，再次校验存储单元的阈值电压(ST23)。其结果，在写入不足的情况下，判别计数器(CNT)的计数值是否达到了规定值(ST24)。其结果，在计数值达到了规定值的情况下，使计数器(CNT)的计数值初始化(ST27)。其后，将控制栅电压Vg降低恒定电压Vdown的部分。将降低了该恒定电压Vdown的部分的下一个写入周期的初始控制栅电压设定成比上一个的写入周期的初始控制栅电压高一些。即，在上一个的写入周期的初始控制栅电压例如是Vgint的情况下，下一个写入周期的初始控制栅电压例如为Vgint+Vstep，将再下一个写入周期的初始控制栅电压设定为例如Vgint+2Vstep。

此外，不变更写入时间tPW、漏电压Vd。在这样的条件下执行下一个追加写入(ST28)。其后，将计数值加1(ST26)，再次校验存储单元的阈值电压(ST23)。重复这样的追加写入动作，直到全部比特成为目标阈值电压的范围内。

在此，例如每s次的追加写入的存储单元的阈值电压的变化部分ΔVth、目标阈值电压Vtarget、恒定电压Vstep的关系如下式那样来表示。

ΔVth(1)、...、ΔVth(s-1)、ΔVth(s)≤Vtarget＜Vstep

这样，在s次的写入中，分别将每1次的写入的阈值电压的变化部分ΔVth(n)设定为比目标阈值电压Vtarget和Vstep小。因此，在各追加写入中，可正确地设定存储单元的阈值电压而不会超过Vtarget。

按照上述第3实施形态，在阈值电压未达到与写入数据对应的规定的电压的情况下，将控制栅电压Vg各增加恒定电压Vstep进行追加写入。在追加写入次数达到了规定值的情况下，在使控制栅电压Vg降低了恒定电压Vdown的部分后再次进行追加写入。因此，如图15中所示，阈值电压Vth的变动不收敛于恒定电压Vstep，以比Vstep小的值变动。因而，可利用比恒定电压Vstep小的电压高精度地调整存储单元的阈值电压。

对于本领域的专业人员来说，可容易地实现本发明的附加的优点和变型。因而，本发明在其更宽的方面不限于在这里示出的和描述的特定的细节和代表性的实施例。因此，在不偏离由后附的权利要求及其等效内容所限定的本发明的普遍性的概念的精神和范围的情况下，可作各种各样的修正。

Claims (17)

1.一种半导体存储器，其特征在于：

具备：

存储单元；

电压供给部，在对上述存储单元写入数据时，对上述存储单元的控制栅供给控制栅电压，对上述存储单元的漏供给漏电压；以及

控制部，在对上述存储单元的数据写入后，校验上述存储单元的阈值，

在对上述存储单元的数据写入开始时，上述电压供给部以第1控制时间对上述控制栅供给第1控制栅电压，同时以比上述第1控制时间短且在上述第1控制栅电压的供给开始后开始供给、在上述第1控制时间经过之前结束供给的第1写入时间对上述漏供给规定的写入电压，

由上述控制部进行的第1校验的结果，在对于上述存储单元的写入是不充分的情况下，上述电压供给部以比上述第1控制时间短的第2控制时间对上述控制栅供给在上述第1控制栅电压上增加了恒定电压的第2控制栅电压，同时以在上述第2控制栅电压的供给开始后开始供给、在经过上述第2控制时间为止结束供给的、比上述第1写入时间短的第2写入时间对上述漏供给上述规定的写入电压，

由上述控制部进行的第2校验的结果，在判断为对于上述存储单元的写入是不充分的情况下，上述电压供给部以上述第2控制时间对上述控制栅供给在第2控制栅电压上增加了上述恒定电压的第3控制栅电压，同时以上述第2写入时间对上述漏供给上述规定的写入电压。

2.如权利要求1中所述的半导体存储器，其特征在于：

上述第1写入时间被设定在使上述存储单元的阈值电压的变动收敛在上述控制栅电压的增加部分内的写入时间的附近。

3.如权利要求1中所述的半导体存储器，其特征在于：

上述第1写入时间比上述第2写入时间长，是利用由上述第2写入时间进行的写入使上述存储单元的阈值电压的变动与上述控制栅电压的增加部分大致相等的时间。

4.如权利要求1中所述的半导体存储器，其特征在于：

上述存储单元是NOR型闪速存储器。

5.如权利要求1中所述的半导体存储器，其特征在于：

上述存储单元存储至少2值的数据。

6.一种半导体存储器，其特征在于：

具备：

存储单元；

电压供给部，在对上述存储单元写入数据时，对上述存储单元的控制栅供给控制栅电压，对上述存储单元的漏供给漏电压；

控制部，在对上述存储单元的数据写入后，校验上述存储单元的阈值；以及

计数部，对写入次数进行计数，

在对上述存储单元的数据写入开始时，上述电压供给部以第1控制时间对上述控制栅供给第1控制栅电压，同时以比上述第1控制时间短且在上述第1控制栅电压的供给开始后开始供给、在上述第1控制时间经过之前结束供给的第1写入时间对上述漏供给规定的写入电压，

由上述控制部进行的校验的结果，在对于上述存储单元的写入是不充分的且上述计数部的计数值小于等于规定值的情况下，上述电压生成部重复以比上述第1控制时间短的第2控制时间发生上述第1控制栅电压并供给上述控制栅和以比上述第1写入时间短的第2写入时间发生上述写入电压并供给上述漏的写入动作，在上述计数部的计数值达到了规定值的情况下，上述电压生成部通过重复以上述第2控制时间发生在上述第1控制栅电压上增加了恒定电压的第2控制栅电压并供给上述控制栅和以上述第2写入时间发生上述写入电压并供给上述漏的写入动作来设定比上述第1、第2控制栅电压的增加部分窄的阈值分布。

7.如权利要求6中所述的半导体存储器，其特征在于：

上述第1控制栅电压和上述第1控制时间被设定在使阈值电压的变动部分收敛在比上述电压的增加部分小的范围内的上述第2写入时间的附近。

8.如权利要求6中所述的半导体存储器，其特征在于：

在用Vstep表示上述恒定电压、用ΔVth表示每s次(s是大于等于1的自然数)写入的上述存储单元的阈值电压的变化部分的情况下，用下式来表示它们之间的关系：

$\underset{n=1}{\overset{s}{\mathrm{\Σ}}}\mathrm{\ΔVth}\left(n\right)=\mathrm{Vstep}.$

9.如权利要求6中所述的半导体存储器，其特征在于：

在将上述存储单元中应设定的阈值电压的分布幅度表示为目标阈值电压Vtarget的情况下，用下式来表示目标阈值电压Vtarget与每s次写入的阈值电压的变化部分ΔVth的关系：

ΔVth(1)、...ΔVth(s-1)、ΔVth(s)≤Vtarget。

10.如权利要求6中所述的半导体存储器，其特征在于：

上述存储单元是NOR型闪速存储器。

11.如权利要求10中所述的半导体存储器，其特征在于：

上述存储单元存储至少2值的数据。

12.一种半导体存储器，其特征在于：

具备：

存储单元；

电压供给部，在对上述存储单元写入数据时，对上述存储单元的控制栅供给控制栅电压，对上述存储单元的漏供给漏电压；

控制部，在对上述存储单元的数据写入后，校验上述存储单元的阈值；以及

计数部，对写入次数进行计数，

在对上述存储单元的数据写入开始时，上述电压供给部以第1控制时间对上述控制栅供给第1控制栅电压，同时以比上述第1控制时间短且在上述第1控制栅电压的供给开始后开始供给、在上述第1控制时间经过之前结束供给的第1写入时间对上述漏供给规定的写入电压，

由上述控制部进行的校验的结果，在对于上述存储单元的写入是不充分的且上述计数部的计数值小于等于规定值的情况下，上述电压生成部重复以比上述第1控制时间短的第2控制时间发生在上述第1控制栅电压上增加了恒定电压的第2控制栅电压并供给上述控制栅和以比上述第1写入时间短的第2写入时间发生上述写入电压并供给上述漏的写入动作，在上述计数部的计数值达到了规定值的情况下，上述电压生成部通过重复以上述第2控制时间发生比上次的写入时的第2控制栅电压低的第3控制栅电压并供给上述存储单元的控制栅和以上述第2写入时间发生上述写入电压并供给上述漏的写入动作，利用比上述恒定电压低的电压来控制存储单元的阈值电压。

13.如权利要求12中所述的半导体存储器，其特征在于：

上述第3控制栅电压是比上述第1控制栅电压高的电压。

14.如权利要求12中所述的半导体存储器，其特征在于：

上述第3控制栅电压是比上述第1控制栅电压高、比上述第2控制栅电压低的电压。

15.如权利要求12中所述的半导体存储器，其特征在于：

在将上述存储单元中应设定的阈值电压的分布幅度表示为目标阈值电压Vtarget的分布幅度的情况下，用下式来表示目标阈值电压Vtarget与每s次写入的阈值电压的变化部分ΔVth的关系：

ΔVth(1)、...ΔVth(s-1)、ΔVth(s)≤Vtarget。

16.如权利要求12中所述的半导体存储器，其特征在于：

上述存储单元是NOR型闪速存储器。

17.如权利要求16中所述的半导体存储器，其特征在于：

上述存储单元存储至少2值的数据。

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