CN1855545A - Mos晶体管、cmos集成电路器件及相关制造方法 - Google Patents

Mos晶体管、cmos集成电路器件及相关制造方法 Download PDF

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Abstract

本发明公开了一种包括多逸出功金属氮化物栅电极的MOS晶体管。该MOS晶体管包括半导体衬底和形成于所述半导体衬底上的中心栅电极。该中心栅电极由金属氮化物层形成。源极侧栅电极和漏极侧栅电极形成于所述中心栅电极的相应的相对侧壁上。源极和漏极侧栅电极由含有电负性小于氮的第一杂质或电负性大于氮的第二杂质的掺杂金属氮化物构成。本发明能够抑制MOS晶体管的短沟道效应，而不会使电流可驱动性劣化。

Description

MOS晶体管、CMOS集成电路器件及相关制造方法
技术领域
本发明总体上涉及金属氧化物半导体(MOS)晶体管及其相关制造方法。更具体地，本发明涉及一种包括多逸出功金属氮化物栅电极的MOS晶体管、包括其的互补金属氧化物半导体(CMOS)集成电路器件以及相关制造方法。
背景技术
现代半导体器件一般包括大量的有源器件，例如MOS晶体管。随着半导体器件集成水平的提高，MOS晶体管的尺寸相应地趋于减小。结果，MOS晶体管的沟道长度区域减小。不幸地是，随着MOS晶体管的沟道长度减小，MOS晶体管变得对短沟道效应越来越敏感，这可能显著地损害半导体器件的性能。
为了抑制短沟道效应，普遍使用了晕离子注入技术。在晕离子注入技术中，利用倾斜离子注入工艺将与MOS晶体管的沟道区具有同样导电类型的杂质离子注入到MOS晶体管的栅电极下方的沟道区的相对边缘中。结果，沟道区相对边缘中的杂质浓度增大，防止MOS晶体管的阈值电压因为短沟道效应而突然增大。不幸的是，在使用晕离子注入技术制造短沟道MOS晶体管时，短沟道MOS晶体管的电流可驱动性可能会降低。这是因为晕离子注入技术引起了沟道区相对边缘的杂质浓度升高。因此，为了解决由晕离子注入技术引起的问题，在高性能短沟道MOS晶体管中使用了包括了至少两个逸出功彼此不同的导电层的栅电极。
例如在授予Xiang等人(下文中，Xiang)的美国专利No.6586808B1中披露了采用多逸出功栅电极的MOS晶体管及其制造方法。根据Xiang，在半导体层中形成源极区和漏极区，且在源极区和漏极区之间的沟道区上形成栅电极。栅电极包括一对与源极和漏极区相邻的侧栅电极以及在侧栅电极之间的中心栅电极。侧栅电极由逸出功与中心栅电极不同的材料层形成。举例来说，中心栅电极一般由硅层、硅-锗(Si-Ge)层、金属层和金属化合物层中任一种形成，侧栅电极一般也由硅层、硅-锗(Si-Ge)层、金属层和金属化合物层中的任一种形成。
在Xiang中，为了形成侧栅电极和侧栅电极的外侧壁上的栅极分隔体，需要两个独立的各向异性刻蚀步骤。各向异性刻蚀步骤可能会对沟道区造成严重的蚀刻损伤，由此劣化了源极和漏极区的结漏电流特性。此外，利用Xiang中披露的技术难以形成包括负金属氧化物半导体(NMOS)或正金属氧化物半导体(PMOS)晶体管的高性能CMOS集成电路器件。这是因为对于NMOS和PMOS晶体管，Xiang需要复杂的工艺来形成具有两个不同材料层的侧栅电极。
例如，在授予Alieu等人(下文中，Alieu)的美国专利No.6528399B1中披露了制造具有多逸出功栅电极的MOS晶体管的另一种方法。根据Alieu，在半导体衬底上形成包括硅层或含有少量锗的硅层的初始栅电极。至少在初始栅电极的侧壁上形成外部锗层，并将具有外部锗层的衬底退火，以将外部锗层的锗原子扩散到初始栅电极的边缘中。结果，形成了由硅层构成的中心栅电极以及包括硅锗层的侧栅电极。
硅锗栅电极(例如，侧栅电极)具有比硅栅电极(例如，中心栅电极)低的逸出功。因此，根据Alieu的栅电极能够抑制PMOS晶体管中的短沟道效应。不过不幸的是，难以将Alieu的栅电极用到NMOS晶体管中。
发明内容
根据本发明的一个实施例，金属氧化物半导体(MOS)晶体管包括半导体衬底和形成于所述半导体衬底上的中心栅电极，其中所述中心栅电极包括金属氮化物。该晶体管还包括形成于所述中心栅电极的相对侧壁上的源极侧栅电极和漏极侧栅电极，其中所述源极和漏极侧栅电极包括掺杂的金属氮化物，所述掺杂的金属氮化物含有电负性小于氮的第一杂质或电负性大于氮的第二杂质，且其中所述源极和漏极侧栅电极分别具有与所述中心栅电极的逸出功不同的逸出功。该晶体管还包括形成于所述半导体衬底中的源极区以及形成于所述半导体衬底中的漏极区，所述源极区形成为邻接所述源极侧栅电极并与所述漏极侧栅电极相对，所述漏极区设置为邻接所述漏极侧栅电极并与所述源极侧栅电极相对。
根据本发明的另一实施例，互补金属氧化物半导体(CMOS)集成电路器件包括：所述半导体衬底，具有第一区域和第二区域；形成于所述第一区域中的第一源极区和第一漏极区；以及形成于所述第一源极区和第一漏极区之间的第一沟道区。该器件还包括形成于所述第一沟道区上的第一金属氮化物栅电极，所述第一金属氮化物栅电极包括邻接所述第一源极区形成的第一源极侧栅电极、邻接所述第一漏极区形成的第一漏极侧栅电极，以及形成于所述第一源极侧栅电极和所述第一漏极侧栅电极之间的第一中心栅电极。第一源极侧栅电极和第一漏极侧栅电极一般含有电负性小于氮且逸出功大于所述第一中心栅电极的第一杂质。该器件还包括形成于所述第二区域中的第二源极区和第二漏极区，以及形成于所述第二源极区和所述第二漏极区之间的第二沟道区，以及形成于所述第二沟道区上的第二金属氮化物栅电极，所述第二金属氮化物栅电极包括邻接所述第二源极区形成的第二源极侧栅电极、邻接所述第二漏极区形成的第二漏极侧栅电极，以及形成于所述第二源极侧栅电极和所述第二漏极侧栅电极之间的第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极含有电负性大于氮且逸出功小于所述第二中心栅电极的第二杂质。
根据本发明的又一实施例，互补金属氧化物半导体(CMOS)集成电路器件包括：半导体衬底，所述半导体衬底具有第一区域和第二区域，以及从所述半导体衬底向上凸出并形成于所述第一区域中的第一鳍主体。所述器件还包括形成于所述第一鳍主体中的第一源极区和第一漏极区，以及形成于所述第一源极区和第一漏极区之间所述第一鳍主体中的第一沟道区，以及形成覆盖所述第一沟道区的相对侧壁和顶表面的第一金属氮化物栅电极，所述第一金属氮化物栅电极包括邻接所述第一源极区的第一源极侧栅电极、邻接所述第一漏极区的第一漏极侧栅电极以及所述第一源极侧栅电极和所述第一漏极侧栅电极之间的第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极含有电负性小于氮且逸出功大于所述第一中心栅电极的第一杂质。该器件还包括从所述半导体衬底向上凸出并形成于所述第二区域中的第二鳍主体、以及形成于所述第二鳍主体中的第二源极区和第二漏极区、以及形成于所述第二源极区和所述第二漏极区之间所述第二鳍主体中的第二沟道区。该器件还包括形成覆盖所述第二沟道区的相对侧壁和顶表面的第二金属氮化物栅电极，其中所述第二金属氮化物栅电极包括邻接所述第二源极区的第二源极侧栅电极、邻接所述第二漏极区的第二漏极侧栅电极，以及所述第二源极侧栅电极和所述第二漏极侧栅电极之间的第二中心栅电极。所述第二源极侧栅电极和第二漏极侧栅电极含有电负性大于氮且逸出功小于所述第二中心栅电极的第二杂质。
根据本发明另一实施例，一种制造MOS晶体管的方法包括：制备半导体衬底，并在所述半导体衬底上形成栅极绝缘层。所述方法还包括在所述栅极绝缘层上形成栅极图案，其中所述栅极图案至少包括接触所述栅极绝缘层的金属氮化物层。所述方法还包括：将电负性小于氮的第一杂质或者电负性大于氮的第二杂质注入所述栅极图案的相对侧上，以在所述金属氮化物层图案的相应相对侧中形成源极侧栅电极和漏极侧栅电极并在所述源极侧栅电极和所述漏极侧栅电极之间界定中心栅电极，其中所述源极侧栅电极和所述漏极侧栅电极都具有与所述中心栅电极不同的逸出功，且其中所述中心栅电极、所述源极侧栅电极和所述漏极侧栅电极构成金属氮化物栅电极。所述方法还包括在所述金属氮化物栅电极下的沟道区的相应的相对侧上形成源极区和漏极区，其中所述源极区形成于邻接所述源极侧栅电极的半导体衬底中，且所述漏极区形成于邻接所述漏极侧栅电极的半导体衬底中。
根据本发明的另一实施例，一种制造互补金属氧化物半导体(CMOS)集成电路器件的方法包括：制备具有第一区域和第二区域的半导体衬底，并在所述半导体层的预定区域中形成隔离层，以分别在所述第一和第二区域中界定第一和第二有源区。所述方法还包括：在所述第一和第二有源区上形成栅极绝缘层，并形成分别跨过所述第一和第二有源区的第一和第二栅极图案，其中所述第一和第二栅极图案包括接触所述栅极绝缘层的相应的第一和第二金属氮化物层图案。所述方法还包括：将电负性小于氮的第一杂质选择性地注入所述第一栅极图案的相对侧中，以在所述第一金属氮化物层图案的相应相对侧中形成第一源极侧栅电极和第一漏极侧栅电极，并同时在所述第一源极侧栅电极和所述第一漏极侧栅电极之间界定第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极形成以跨过所述第一有源区。所述方法还包括：将电负性大于氮的第二杂质选择性地注入所述第二栅极图案的相对侧中，以在所述第二金属氮化物层图案的相应相对侧中形成第二源极侧栅电极和第二漏极侧栅电极，并同时在所述第二源极侧栅电极和所述第二漏极侧栅电极之间界定第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极形成以跨过所述第二有源区。
根据本发明的又一实施例，一种制造互补金属氧化物半导体(CMOS)集成电路器件的方法包括：制备具有第一区域和第二区域的半导体衬底，并蚀刻所述半导体衬底的预定区域以形成在相应的第一和第二区域中从所述半导体衬底向上凸出的第一和第二鳍主体。所述方法还包括在所述第一和第二鳍主体的相应表面上形成栅极绝缘层。所述方法还包括：跨过相应的第一和第二鳍主体形成第一和第二栅极图案，其中所述第一和第二栅极图案至少包括分别接触所述栅极绝缘层的第一和第二金属氮化物层图案。所述方法还包括：将电负性小于氮的第一杂质选择性地注入所述第一栅极图案的相对侧中，以在所述第一金属氮化物层图案的相应相对侧中形成第一源极侧栅电极和第一漏极侧栅电极，并在所述第一源极侧栅电极和所述第一漏极侧栅电极之间界定第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极跨过所述第一鳍主体。所述方法还包括：将电负性大于氮的第二杂质注入所述第二栅极图案的相对侧中，以在所述第二金属氮化物层图案的相应相对侧中形成第二源极侧栅电极和第二漏极侧栅电极，并在所述第二源极侧栅电极和所述第二漏极侧栅电极之间界定第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极跨过所述第二鳍主体。
附图说明
以下参考附图中所示的几个实施例描述本发明。在所有附图中，类似的附图标记表示类似的示范性元件、组件或步骤，且为了清晰起见夸大了层厚。在附图中：
图1为示出了具有多逸出功栅电极的典型MOS晶体管的横截面图；
图2A为能带图，示出了在具有如图1所示的结构的NMOS晶体管中的中心栅电极的阈值电压。
图2B为能带图，示出了在具有如图1所示的结构的NMOS晶体管中的侧栅电极的阈值电压；
图3A为能带图，示出了在具有如图1所示的结构的PMOS晶体管中的中心栅电极的阈值电压；
图3B为能带图，示出了在具有如图1所示的结构的PMOS晶体管中的侧栅电极的阈值电压；
图4为示出了根据本发明实施例的平面MOS晶体管的横截面图；
图5为示出了根据本发明另一实施例的鳍型CMOS晶体管的横截面图；
图6到12为横截面图，示出了根据精选的本发明的实施例制造平面CMOS晶体管的方法；
图13为曲线图，示出了根据氟离子注入条件的氮化钽层的逸出功；
图14为横截面图，示出了用于模拟根据常规方法和根据本发明实施例形成的MOS晶体管的阈值电压特性的结构；以及
图15为曲线图，示出了图14所示的MOS晶体管的阈值电压特性的模拟。
具体实施方式
下文将参考对应附图描述本发明的示范性实施例。这些实施例作为教导示例提供。本发明的实际范围由权利要求限定。
图1为示出了具有多逸出功栅电极的典型MOS晶体管的横截面图。
参考图1，在半导体衬底1中形成源极区3s和漏极区3d。沟道区5形成于源极区3s和漏极区3d之间的半导体衬底1的区域中。在沟道区5上形成栅电极9，并在栅电极9和沟道区5之间形成栅极绝缘层7。栅电极9包括邻接源极区3s的源极侧栅电极9s和邻接漏极区3d的漏极侧栅电极9d以及源极侧栅电极9s和漏极侧栅电极9d之间的中心栅电极9c。通常将沟道区5分成源极侧栅电极9s下的源极侧沟道区5s、中心栅电极9c下的中心沟道区5c以及漏极侧栅电极9d下的漏极侧沟道区5d。
源极侧栅电极9s和漏极侧栅电极9d构成与中心栅电极9c具有不同逸出功的侧栅电极。举例来说，在图1所示的MOS晶体管为NMOS晶体管时，侧栅电极9s和9d一般具有大于中心栅电极9c的逸出功。相反，在图1所示的MOS晶体管为PMOS晶体管时，侧栅电极9s和9d一般具有小于中心栅电极9c的逸出功。
图2A为针对图1所示MOS晶体管为NMOS晶体管的情况沿图1的线I-I’截取的中心栅电极9c和中心沟道区5c的能带图。图2B为当图1所示MOS晶体管为NMOS晶体管时沿图1中的线II-II’截取的源极侧栅电极9s和源极侧沟道区5s的能带图。在图2A和2B中，附图标记“Ec”、“Ev”和“Ei”分别表示沟道区的导带、价带和中间能隙带。为了解释的目的，假定源极侧栅电极9s与漏极侧栅电极9d具有同样的逸出功。不过，事实上，它们可以具有不同的逸出功。
参考图2A和2B，其中未向侧沟道区5s和5d施加诸如晕离子注入工艺的离子注入工艺，侧沟道区5s和5d通常与中心沟道区5c具有同样的杂质浓度。例如，侧沟道区5s和5d以及中心沟道区5c可以形成具有均匀杂质浓度的P型半导体衬底。在这种情况下，中心栅电极9c的逸出功Фm1可以大于沟道区5c、5s和5d的逸出功Фsp，且源极侧栅电极9s的逸出功Фm2(即，“侧栅极逸出功”)可以大于中心栅极逸出功Фm1。在这种情况下，在热平衡状态下中心栅电极9c的费米能级“Efl”一般与中心沟道区5c的费米能级“Efp”相同，在热平衡状态下侧栅电极9s的费米能级“Ef2”一般与侧沟道区5s的费米能级“Efp”相同。结果，中心沟道区5c的相应价带“Ev”和导带“Ec”一般如图2A所示弯曲，从而在中心沟道区5c的表面具有第一平带电压“VFB1”，而侧沟道区5s的相应价带“Ev”和导带“Ec”可以如图2B所示弯曲，从而在侧沟道区5s的表面具有第二平带电压VFB2。
第二平带电压VFB2可以高于第一平带电压VFB1。这是因为如上所述，侧栅极逸出功Фm2大于中心栅极逸出功Фm1。因此，用于将侧沟道区5s和5d反型为N型区域的侧部阈值电压高于用于将中心沟道区5c反型为N型区域的中心阈值电压。换言之，即使中心沟道区5c的长度减小也有可能显著地抑制因漏极诱致的势垒降低(DIBL)造成的短沟道效应。总之，如果侧栅极逸出功Фm2大于中心栅极逸出功Фm1，就能够不使用晕离子注入工艺而减轻NMOS晶体管的短沟道效应。此外，由于不执行晕离子注入工艺，所以侧沟道区5s和5d与中心沟道区5c具有同样的杂质浓度。于是，能够防止NMOS晶体管的电流可驱动性降低。
图3A为当图1所示MOS晶体管为PMOS晶体管时沿图1的线I-I’截取的中心栅电极9c和中心沟道区5c的能带图。图3B为当图1所示MOS晶体管为PMOS晶体管时沿图1中的线II-II’截取的源极侧栅电极9s和源极侧沟道区5s的能带图。在图3A和3B中，附图标记“Ec”、“Ev”和“Ei”分别表示沟道区的导带、价带和中间能隙带。为了解释的目的，假定源极侧栅电极9s与漏极侧栅电极9d具有同样的逸出功。不过，事实上，它们可以具有不同的逸出功。
参考图3A和3B，当未向侧沟道区5s和5d施加诸如晕离子注入工艺的离子注入工艺时，侧沟道区5s和5d通常与中心沟道区5c具有同样的杂质浓度。换言之，在这种情况下，侧沟道区5s和5d以及中心沟道区5c一般将形成具有均匀杂质浓度的N型半导体衬底。中心栅电极9c的逸出功Фm1′(即，“中心栅极逸出功”)通常小于沟道区5c、5s和5d的逸出功Фsn，且源极侧栅电极9s的逸出功Фm2′(即，“侧栅极逸出功”)通常小于中心栅极逸出功Фm1′。在这种情况下，在热平衡状态下中心栅电极9c的费米能级Ef1′与中心沟道区5c的费米能级Efn相同，在热平衡状态下侧栅电极9s的费米能级Ef2′与侧沟道区5s的费米能级Efn相同。结果，中心沟道区5c的价带Ev和导带Ec可以如图3A所示弯曲，从而在中心沟道区5c的表面具有第一平带电压VFB1′，而侧沟道区5s的价带Ev和导带Ec可以如图3B所示弯曲，从而在侧沟道区5s的表面具有第二平带电压VFB2′。
第二平带电压VFB2′的绝对值一般大于第一平带电压VFB1′的绝对值。这是因为如上所述，侧栅极逸出功Фm2′小于中心栅极逸出功Фm1′。因此，由于用于将侧沟道区5s和5d反型为P型区域的侧部阈值电压的绝对值大于用于将中心沟道区5c反型为P型区域的中心阈值电压的绝对值，即使中心沟道区5c的长度减小，也有可能显著抑制因漏极诱致的势垒降低(DIBL)导致的短沟道效应。总之，如果侧栅极逸出功Фm2′小于中心栅极逸出功Фm1′，就能够即使不使用晕离子注入而改善PMOS晶体管的短沟道效应。此外，由于不执行晕离子注入工艺，所以侧沟道区5s和5d与中心沟道区5c具有同样的杂质浓度。于是，能够防止PMOS晶体管的电流可驱动性降低。
图4为示出了根据本发明实施例的平面MOS晶体管50的横截面图。
参考图4，在半导体衬底16的预定区域中形成隔离层17，以界定有源区，诸如P型有源区17a或N型有源区17b。半导体衬底16一般包括绝缘体上硅(SOI)衬底，其包括支撑衬底11、形成于支撑衬底11上的掩埋绝缘层13以及形成于掩埋绝缘层13上的半导体层15。在图4所示的实施例中，隔离层17形成于半导体层15中。掩埋绝缘层13一般包括氧化硅层，半导体层15一般包括硅层。或者，半导体衬底16可以包括诸如硅衬底的体半导体衬底。
在MOS晶体管50为NMOS晶体管时，有源区17一般包括P型有源区17a。在这种情况下，在P型有源区17a的相对边缘上形成N型源极区42s和N型漏极区42d。相反，在MOS晶体管50为PMOS晶体管时，有源区17一般包括N型有源区17b。在这种情况下，在N型有源区17b的相对边缘上形成P型源极区44s和P型漏极区44d。
N型源极区42s和N型漏极区42d一般分别包括N型高浓度源极区41s和N型高浓度漏极区41d。此外，N型源极区42s和N型漏极区42d一般还包括N型低浓度源极区和漏极区35，其分别从N型高浓度源极区41s和N型高浓度漏极区41d延伸。N型低浓度源极和漏极区35形成为邻接N型高浓度源极区41s和N型高浓度漏极区41d之间的沟道区。
P型源极区44s和P型漏极区44d一般分别包括P型高浓度源极区43s和P型高浓度漏极区43d。此外，P型源极区44s和P型漏极区44d一般还包括P型低浓度源极和漏极区37，其分别从P型高浓度源极区43s和P型高浓度漏极区43d延伸。P型低浓度源极和漏极区37形成为邻接P型高浓度源极区43s和P型高浓度漏极区43d之间的沟道区。
多逸出功栅电极24′形成于源极区42s(或44s)和漏极区42d(或44d)之间的沟道区上。多逸出功栅电极24′通过栅极绝缘层19a(或19b)与沟道区绝缘。多逸出功栅电极24′至少包括接触栅极绝缘层19a(或19b)的金属氮化物栅电极21′。
金属氮化物栅电极21′一般包括过渡金属氮化物层。例如，金属氮化物栅电极21′可以包括氮化钽层或氮化钛层。金属氮化物栅电极21′一般包括邻接源极区42s(或44s)的源极侧栅电极21s和邻接漏极区42d(或44d)的漏极侧栅电极21d以及源极侧栅电极21s和漏极侧栅电极21d之间的中心栅电极21c。
源极侧栅电极21s和漏极侧栅电极21d，即，侧栅电极一般具有与中心栅电极21c不同的逸出功。例如，当MOS晶体管50为NMOS晶体管时，侧栅电极21s和21d一般具有大于中心栅电极21c的逸出功，以便如参考图2A和2B所述抑制短沟道效应。在MOS晶体管50为NMOS晶体管时，中心栅电极21c一般包括未掺杂金属氮化物栅电极，侧栅电极21s和21d一般包括掺杂金属氮化物栅电极，该掺杂金属氮化物栅电极含有电负性低于氮的第一杂质。
或者，当MOS晶体管50为PMOS晶体管时，侧栅电极21s和21d一般具有小于中心栅电极21c的逸出功，以便如参考图3A和3B所述抑制短沟道效应。在MOS晶体管50为PMOS晶体管时，中心栅电极21c一般包括未掺杂金属氮化物栅电极，侧栅电极21s和21d一般包括掺杂金属氮化物栅电极，该掺杂金属氮化物栅电极含有电负性高于氮的第二杂质。
金属层的逸出功与金属层中的杂质的电负性之间的关系曾在，例如Gotoh等人在Joumal of Vacuum Society Technology B，Vol.21，No.4，Jul/Aug2003，pp.1607-1611的题为“Measurement of Work Function of Transition MetalNitride and Carbide Thin Films”的文章中进行过描述。
在本发明的一些实施例中，由于氮具有3.0的电负性，第一杂质可以是电负性小于3.0的元素，且第二杂质可以是电负性大于3.0的元素。例如，第一杂质可以是电负性为2.5的碳离子，第二杂质可以是电负性为4.0的氟离子。结果，掺碳的金属氮化物层可以具有大于未掺杂金属氮化物层的逸出功，且掺氟的金属氮化物层可以具有小于未掺杂金属氮化物层的逸出功。因此，当中心栅电极为未掺杂氮化钽层时，掺碳的氮化钽层可以用作NMOS晶体管的侧栅电极，掺氟的金属氮化物层可以用作PMOS晶体管的侧栅电极。
多逸出功栅电极24′一般还包括堆叠在金属氮化物栅电极21′上的顶栅电极23′。在这种情况下，金属氮化物栅电极21′一般具有5到20的厚度，顶栅电极23′一般具有1000到2000的厚度。顶栅电极23′一般包括由诸如硅层的半导体层构成的栅极图案。
栅极间隔体39一般形成于多逸出功栅电极24′的侧壁上。此外，通常在栅极间隔体39与栅电极24′之间提供同形的偏移绝缘层25。偏移绝缘层25延伸覆盖栅电极24′、源极区42s(或44s)和漏极区42d(或44d)的顶表面。偏移绝缘层25一般具有100到200的厚度。换言之，栅电极24′的侧壁上的偏移绝缘层25沿着平行于半导体衬底16的表面的水平方向一般具有100到200的厚度。一般形成偏移绝缘层25来控制低浓度源极和漏极区35(或37)与侧栅电极21s和21d之间交叠的宽度。
在提供有栅极间隔体39的情况下，低浓度源极和漏极区35(或37)可以与栅电极24′的侧壁自对准，高浓度源极区41s(或43s)和高浓度漏极区41d(或43d)可以与栅极间隔体39的外侧壁自对准。
可以将参考图4所述的多逸出功栅电极用于如图5所示的鳍型场效应晶体管的栅电极。
图5为示出了根据本发明另一实施例的一对鳍型CMOS晶体管的横截面图。
参考图5，半导体衬底具有第一区域200和第二区域300。半导体衬底包括支撑衬底101、形成于支撑衬底101上的掩埋绝缘层103和形成于掩埋绝缘层103上的半导体层。构图半导体层以形成第一鳍主体105a和第二鳍主体105b，它们分别在第一和第二区域200和300中凸出。
在本发明的一些实施例中，半导体衬底为体半导体衬底。在半导体衬底为体半导体衬底时，第一鳍主体105a和第二鳍主体105b由形成于体半导体衬底中预定区域中的隔离层界定，且该隔离层下凹，以便第一和第二鳍主体105a和105b从体半导体层凸出。
第一源极区115s和第一漏极区115d形成于第一鳍主体105a的相对侧上。第一源极区115s和第一漏极区115d之间的第一鳍主体105a的部分充当第一沟道区。第一沟道区被第一栅电极113a覆盖。换言之，第一栅电极113a覆盖第一沟道区的侧壁和顶表面。第一栅电极113a通过栅极绝缘层107a与第一沟道区电绝缘。第一栅电极113a一般至少包括接触第一栅极绝缘层107a的第一金属氮化物栅电极109a。此外，第一栅电极113a一般还包括堆叠在第一金属氮化物栅电极109a上的第一顶栅电极111a。
类似地，第二源极区117s和第二漏极区117d在第二鳍主体105b的相对侧。第二源极区117s和第二漏极区117d之间的第二鳍主体105b的部分充当第二沟道区。第二沟道区被第二栅电极113b覆盖。换言之，第二栅电极113b覆盖第二沟道区的侧壁和顶表面。第二栅电极113b通过第二栅极绝缘层107b与第二沟道区电绝缘。第二栅电极113b一般至少包括接触第二栅极绝缘层107b的第二金属氮化物栅电极109b。此外，第二栅电极113b一般还包括堆叠在第二金属氮化物栅电极109b上的第二顶栅电极111b。
第一和第二顶栅电极111a和111b通常与参考图4所述的顶栅电极23’由同样的材料形成。此外，第一和第二金属氮化物栅电极109a和109b一般与参考图4所述的金属氮化物栅电极21′具有同样的结构。换言之，第一金属氮化物栅电极109a一般包括邻接第一源极区115s的第一源极侧栅电极109s′和邻接第一漏极区115d的第一漏极侧栅电极109d′以及第一源极侧栅电极109s′和第一漏极侧栅电极109d′之间的第一中心栅电极109c′。类似地，第二金属氮化物栅电极109b一般包括邻接第二源极区117s的第二源极侧栅电极109s″和邻接第二漏极区117d的第二漏极侧栅电极109d″以及第二源极侧栅电极109s″和第二漏极侧栅电极109d″之间的第二中心栅电极109c″。
在第一区域200为NMOS晶体管区域时，第一源极和漏极区115s和115d为N型杂质区，第一源极和漏极侧栅电极109s′和109d′可以具有大于第一中心栅电极109c′的逸出功，以便抑制如参考图4所述的NMOS晶体管的短沟道效应。换言之，在第一中心栅电极109c′为未掺杂金属氮化物层时，第一源极和漏极侧栅电极109s′和109d′包括掺碳的金属氮化物层。
在第二区域300为PMOS晶体管区域时，第二源极和漏极区117s和117d为P型杂质区，第二源极和漏极侧栅电极109s″和109d″一般具有大于第二中心栅电极109c″的逸出功，以便抑制如参考图4所述的PMOS晶体管的短沟道效应。例如，在第二中心栅电极109c″为未掺杂金属氮化物层时，第二源极和漏极侧栅电极109s″和109d″一般包括掺氟的金属氮化物层。
第一和第二栅极绝缘层107a和107b中的每个均一般包括覆盖沟道区的侧壁的侧壁栅极绝缘层107s和覆盖沟道区的顶表面的顶栅极绝缘层107t。第一鳍主体105a具有第一宽度W1和第一高度H1，且第二鳍主体105b具有第二宽度W2和第二高度H2。通常，第一宽度W1可以与第二宽度W2相同或不同，第一高度H1可以与第二高度H2相同或不同。在第一和第二宽度W1和W2大于约0.1μm时，顶栅极绝缘层107a和107b的顶栅极绝缘层107t可以与侧壁栅极绝缘层107s具有同样的厚度。另一方面，在第一和第二宽度W1和W2小于约0.1μm时，顶栅极绝缘层107a和107b的顶栅极绝缘层107t一般具有大于侧壁栅极绝缘层107s的厚度。
图6到12为横截面图，示出了根据选择的本发明的实施例制造平面CMOS晶体管的方法。
参考图6，在具有第一区域200和第二区域300的半导体衬底16的预定区域中形成隔离层17，由此分别在第一和第二区域200和300中界定第一和第二有源区17a和17b。半导体衬底16一般包括SOI衬底，其具有支撑衬底11、形成于支撑衬底11上的掩埋绝缘层13以及形成于掩埋绝缘层13上的半导体层15。隔离层17通常形成于半导体层15中。或者，半导体衬底16可以包括体半导体衬底。
参考图7，在半导体层15中在有源区17a和17b上形成栅极绝缘层19，并在半导体层15上形成栅极导电层24。栅极导电层24通常包括金属氮化物层21。当金属氮化物层21的厚度小于1000时，在随后工艺中通过构图金属氮化物层21形成的栅电极的高度可能较小，以至可能难以控制形成于栅电极的侧壁上的栅极间隔体的宽度和减小栅电极的电阻。因此，金属氮化物层21优选地形成为具有至少大于1000的厚度。不过，如果金属氮化物层21的厚度变得过大，金属氮化物层21可能会在高物理应力之下与半导体层15分离。因此，栅极导电层24优选地通过依次堆叠金属氮化物层21和顶栅极导电层23来形成。金属氮化物层21优选形成为具有5到20的厚度，顶栅极导电层23优选形成为具有1000到2000的厚度。
金属氮化物层21优选由未掺杂的过渡金属氮化物层形成。例如，金属氮化物层21可以由未掺杂的氮化钽层或未掺杂的氮化钛层形成。此外，顶栅极导电层23典型地由诸如硅层的半导体层形成。
参考图8，构图栅极导电层24以分别在第一区域200和第二区域300中形成第一栅极图案24a和第二栅极图案24b。因此，通常形成第一栅极图案24a，使之具有依次堆叠的第一金属氮化物层图案21a和第一顶栅电极23a，通常形成第二栅极图案24b，使之具有依次堆叠的第二金属氮化物层图案21b和第二顶栅电极23b。第一和第二栅极图案24a和24b形成为分别跨过第一和第二有源区17a和17b。
在构图栅极导电层24时，一般蚀刻栅极绝缘层19，以在构图栅极导电层24的同时暴露邻接栅极图案24a和24b的有源区17a和17b。结果，第一栅极绝缘层图案19a通常保留在第一栅极图案24a下，而第二栅极绝缘层图案19b通常保留在第二栅极图案24b下。然后在第一和第二栅极图案24a和24b上方在半导体层15上形成偏移绝缘层25。偏移绝缘层25优选地由诸如氧化硅层或氮化硅层的绝缘层形成。
参考图9，在偏移绝缘层25上形成覆盖第二区域300的第一光致抗蚀剂图案27。然后使用第一光致抗蚀剂图案27作为离子注入掩模将第一杂质29注入到第一栅极图案24a的相对侧中。如图9所示，优选使用倾斜离子注入技术注入第一杂质29。结果，分别在第一金属氮化物层图案21a的相对侧上形成了掺有第一杂质29的第一源极侧栅电极21s′和第一漏极侧栅电极21d′。此外，在第一源极侧栅电极21s′和第一漏极侧栅电极21d′之间界定了由初始金属氮化物层(亦即，未掺杂的金属氮化物层)构成的第一中心栅电极21c′。第一源极侧栅电极21s′和第一漏极侧栅电极21d′被形成为跨过第一有源区17a。相应地，第一中心栅电极21c’也被形成为跨过第一有源区17a。
在第一区域200为NMOS晶体管区时，第一杂质29通常包括电负性小于氮的杂质。例如，第一杂质29可以是电负性为2.5的碳离子。在第一杂质29的电负性小于氮时，第一源极侧栅电极21s′和第一漏极侧栅电极21d′通常具有大于第一中心栅电极21c′的逸出功。
第一源极和漏极侧栅电极21s′和21d′以及第一中心栅电极21c′构成第一金属氮化物栅电极21a′。第一金属氮化物栅电极21a′和第一顶栅电极23a构成第一栅电极24a′。
参考图10，除去第一光致抗蚀剂图案27。然后，在偏移绝缘层25上形成第二光致抗蚀剂图案31以覆盖第一区域200。然后使用第二光致抗蚀剂图案31作为离子注入掩模将第二杂质33注入第二栅极图案24b的相对侧中。如图10所示，优选地利用倾斜离子注入技术注入第二杂质33。结果，在第二金属氮化物层图案21b的相对侧上形成了掺有第二杂质33的第二源极侧栅电极21s″和第二漏极侧栅电极21d″，且在第二源极侧栅电极21s″和第二漏极侧栅电极21d″之间界定了由初始金属氮化物层(即未掺杂的金属氮化物层)构成的第二中心栅电极21c″。第二源极侧栅电极21s″和第二漏极侧栅电极21d″被形成为跨过第二有源区17b，且第二中心栅电极21c″也被形成为跨过第二有源区17b。
在第二区域300为PMOS晶体管区时，第二杂质33具有大于氮的电负性。例如，第二杂质33可以是电负性为4.0的氟离子。在这种情况下，第二源极侧栅电极21s″和第二漏极侧栅电极21d″具有小于第二中心栅电极21c″的逸出功。
第二源极和漏极侧栅电极21s″和21d″以及第二中心栅电极21c″构成第二金属氮化物栅电极21b′。第二金属氮化物栅电极21b′和第二顶栅电极23b构成第二栅电极24b′。
参考图11，除去第二光致抗蚀剂图案31。然后，利用第一栅电极24a′和第一栅电极24a′的侧壁上的偏移绝缘层25作为离子注入掩模将N型掺杂剂选择性注入第一有源区17a中，由此形成第一低浓度源极和漏极区35。类似地，利用第二栅电极24b′和第二栅电极24b′侧壁上的偏移绝缘层25作为离子注入掩模将P型掺杂剂选择性注入第二有源区17b中，由此形成第二低浓度源极和漏极区37。
在第一低浓度源极和漏极区35与第一源极和漏极侧栅电极21s′和21d′完全重叠的时候，即使第一源极和漏极侧栅电极21s′和21d′的逸出功大于第一中心栅电极21c′的逸出功，形成于第一区域200中的NMOS晶体管的短沟道效应也可能得不到抑制。类似地，在第二低浓度源极和漏极区37与第二源极和漏极侧栅电极21s″和21d″完全重叠的时候，即使第二源极和漏极侧栅电极21s″和21d″的逸出功小于第二中心栅电极21c″的逸出功，形成于第二区域300中的PMOS晶体管的短沟道效应也可能得不到抑制。因此，基于第一低浓度源极和漏极区35和第二低浓度源极和漏极区37的横向扩散可以决定第一和第二栅电极24a′和24b′的侧壁上的偏移绝缘层25的厚度“T”。换言之，可以形成偏移绝缘层25以优化低浓度源极和漏极区35和37与源极和漏极侧栅电极21s′、21s″、21d′和21d″之间的重叠宽度。例如，优选偏移绝缘层25同形地形成至100到200的厚度。
在本发明的其他实施例中，可以在注入第一杂质29之前或之后利用第一光致抗蚀剂图案27作为离子注入掩模注入用于形成第一低浓度源极和漏极区35的N型掺杂剂。类似地，可以在注入第二杂质33之前或之后利用第二光致抗蚀剂图案31作为离子注入掩模注入用于形成第二低浓度源极和漏极区37的P型掺杂剂。
参考图12，在包括低浓度源极和漏极区35和37的衬底上形成分隔体绝缘层，并各向异性蚀刻分隔体绝缘层以形成分别形成于第一栅电极24a′和第二栅电极24b′的侧壁上方的第一和第二分隔体39a和39b。在用于形成第一和第二分隔体39a和39b的各向异性刻蚀工艺期间可能会过蚀刻偏移绝缘层25。在这种情况下，可能会暴露第一和第二栅电极24a′和24b′的顶表面以及低浓度源极和漏极区35和37的顶表面。
利用第一栅电极24a′、第一栅极分隔体39a以及第一栅电极24a′和第一栅极分隔体39a之间的偏移绝缘层25作为离子注入掩模将N型掺杂剂选择性注入第一有源区17a中，由此在半导体层15中形成第一高浓度源极和漏极区41s和41d。然后利用第二栅电极24b′、第二栅极分隔体39b、以及第二栅电极24b′和第二栅极分隔体39b之间的偏移绝缘层25作为离子注入掩模将P型掺杂剂注入第二有源区17b中，由此形成第二高浓度源极和漏极区43s和43d。第一高浓度源极区41s和与其邻接的第一低浓度源极区35构成第一源极区42s，第一高浓度漏极区41d和与其邻接的第一低浓度漏极区35构成第一漏极区42d。类似地，第二高浓度源极区43s和与其邻接的第二低浓度源极区37构成第二源极区44s，第二高浓度漏极区43d和与其邻接的第二低浓度漏极区37构成第二漏极区44d。
现在，将参考图5描述根据本发明的其他实施例制造鳍型CMOS晶体管的方法。
参考图5，提供SOI衬底。SOI衬底包括支撑衬底101、形成于支撑衬底101上的掩埋绝缘层103和形成于掩埋绝缘层103上的半导体层。此外，SOI衬底包括第一区域200和第二区域300。第一和第二区域200和300分别包括NMOS晶体管区和PMOS晶体管区。构图半导体层以形成在相应的第一和第二区域200和300中向上凸出的各第一和第二鳍主体105a和105b。第一和第二鳍主体105a和105b通常形成为具有与半导体层的厚度相同的高度。
在第一和第二鳍主体105a和105b上形成栅极绝缘层。然后在栅极绝缘层上方在半导体衬底上形成栅极导电层。一般通过依次堆叠金属氮化物层和顶栅极导电层来形成栅极导电层。或者，栅极导电层可以仅由金属氮化物层形成。优选使用参考图6到12所述的方法形成金属氮化物层和顶栅极导电层。
构图栅极导电层以形成跨过第一和第二鳍主体105a和105b的第一和第二栅极图案。当通过依次堆叠金属氮化物层和顶栅极导电层形成栅极导电层时，第一栅极图案包括依次堆叠的第一金属氮化物层图案和第一顶栅电极111a，且第二栅极图案包括依次堆叠的第二金属氮化物层图案和第二顶栅电极111b。
在形成第一和第二栅极图案期间，可能会过蚀刻栅极绝缘层，从而暴露与栅极图案邻接的鳍主体105a和105b的两端。在这种情况下，第一栅极绝缘层107a可能会留在第一栅极图案和第一鳍主体105a之间，第二栅极绝缘层107b可能会留在第二栅极图案和第二鳍主体105b之间。
第一源极侧栅电极109s′和第一漏极侧栅电极109d′形成在第一金属氮化物层图案的相应的相对侧上。结果，在第一源极侧栅电极109s′和第一漏极侧栅电极109d′之间界定了第一中心栅电极109c′。类似地，第二源极侧栅电极109s″和第二漏极侧栅电极109d″形成在第二金属氮化物层图案的相应的相对侧上。结果，在第二源极侧栅电极109s″和第二漏极侧栅电极109d′′之间界定了第二中心栅电极109c″。优选使用参考图6到12所述的方法形成第一源极和漏极侧栅电极109s′和109d′和第二源极和漏极侧栅电极109s″和109d″。
第一源极和漏极侧栅电极109s′和109d′以及第一中心栅电极109c′构成第一金属氮化物栅电极109a，且第一金属氮化物栅电极109a和第一顶栅电极111a构成第一栅电极113a。类似地，第二源极和漏极侧栅电极109s″和109d″以及第二中心栅电极109c″构成第二金属氮化物栅电极109b，且第二金属氮化物栅电极109b和第二顶栅电极111b构成第二栅电极113b。
接着，利用参考图6到12所述的方法在第一鳍主体105a的相对侧上分别形成第一源极区115s和第一漏极区115d。此外，利用参考图6到12所述的方法在第二鳍主体105b的相应的相对侧上形成第二源极区117s和第二漏极区117d。
图13为一曲线图，依据氮化钽层中的氟含量示出了采用掺氟氮化钽层或未掺杂氮化钽层作为栅电极的MOS电容器的平带电压和氮化钽层的逸出功。每个MOS晶体管都通过在N型硅衬底上依次堆叠栅极氧化物层和CVD氮化钽层形成，N型硅衬底具有2×1018/cm3的杂质浓度，将栅极氧化物层和CVD氮化钽层形成为分别具有18和40的厚度。在图13中，左边的座标表示采用CVD氮化钽层的MOS电容器的平带电压VFB，右边的座标表示CVD氮化钽层的逸出功Фm。
参考图13，MOS电容器具有平带电压约为-0.26V的初始CVD氮化钽层(例如，未掺杂的CVD氮化钽层)。在以1×1015atoms/cm2的剂量和15KeV的能量将氟离子注入CVD氮化钽层中之后，MOS电容器表现出大约-0.48V的平带电压。此外，在以1×1015atoms/cm2的剂量和20KeV的能量将氟离子注入CVD氮化钽层中之后，MOS电容器表现出大约-0.64V的平带电压。结果，当CVD氮化钽层中的氟含量增加时，MOS晶体管的平带电压也在负的方向中增大。可以理解，这是因为随着CVD氮化钽层中氟含量的增大，CVD氮化钽层(即，掺氟的CVD氮化钽层)的逸出功减小，如图3A、3B和13所示。因此，掺氟的CVD氮化钽层适于PMOS晶体管的侧栅电极。
图14为横截面图，示出了用于计算根据本发明实施例的NMOS晶体管的阈值电压特性的器件结构。
参考图14，该器件包括SOI衬底16，衬底包括支撑衬底11、形成于支撑衬底11上的掩埋氧化物层13以及形成于掩埋氧化物层13上的硅层。在硅层15中形成接触掩埋氧化物层13的相应的N型源极区和漏极区42s和42d。硅层15具有100的厚度，源极和漏极区42s和42d具有100的深度。源极和漏极区42s和42d掺有砷离子，具有5×1020/cm3的杂质浓度。
栅电极21′设置在源极区42s和漏极区42d之间的沟道区17ch上，且栅电极21′通过厚度为13的栅极氧化物层19a与沟道区17ch电绝缘。栅电极21′包括邻接源极区42s的源极侧栅电极21s、邻接漏极区42d的漏极侧栅电极21d以及源极侧栅电极21s和漏极侧栅电极21d之间的中心栅电极21c。
源极侧栅电极21s和漏极侧栅电极21d，即，“侧栅电极”均具有100的宽度WS。因此，栅电极21′的宽度，或者沟道区17ch的长度由中心栅电极21c的宽度决定。中心栅电极21c为逸出功为4.6eV的氮化钽层，侧栅电极21s和21d为逸出功为4.87eV的掺杂氮化钽层。沟道区17ch具有1×1010/cm3的杂质浓度。
图15为曲线图，示出了图14所示的NMOS晶体管的阈值电压特性的模拟结果以及常规NMOS晶体管的阈值电压特性。常规NMOS晶体管包括具有4.6eV的单一逸出功的栅电极，而不是如图14所示的双逸出功栅电极21′。在图15的曲线中，横座标表示沟道长度Lg，纵坐标表示常规NMOS晶体管和根据本发明的NMOS晶体管的阈值电压Vt。阈值电压Vt为源极电压Vs为0V，漏极电压VD为0.05V时测得的栅极电压。在图15中，标有参考符号“▲”的数据表示常规NMOS晶体管的阈值电压，而标有参考符号“○”的数据表示根据本发明的实施例的NMOS晶体管的阈值电压。
如图15所示，沟道长度Lg小于约0.065μm的常规短沟道NMOS晶体管的阈值电压与沟道长度Lg大于0.1μm的常规长沟道NMOS晶体管的阈值电压相比急剧降低。相反，沟道长度小于约0.022μm的根据本发明实施例的短沟道NMOS晶体管仍然表现出约0.35到0.4V的始终如一的阈值电压。
根据如上所述的本发明的实施例，邻接源极和漏极区的一对侧栅电极包括掺杂的金属氮化物层，该掺杂的金属氮化物层含有电负性小于氮的第一杂质或电负性大于氮的第二杂质，且侧栅电极之间的中心栅电极由未掺杂的金属氮化物层构成，该未掺杂的金属氮化物层具有与掺杂的金属氮化物层不同的逸出功。因此，当将包括掺杂的金属氮化物层和未掺杂的金属氮化物层的栅电极用在MOS晶体管中时，能够抑制MOS晶体管的短沟道效应，而不会使电流可驱动性劣化。此外，可以分别将第一杂质和第二杂质选择性地注入NMOS晶体管和PMOS晶体管中。因此，根据本发明的实施例，有可能容易地制造包括NMOS晶体管和PMOS晶体管的高性能CMOS集成电路器件。
上述示范性实施例为教导示例。本领域的普通技术人员将要理解，在不背离权利要求所限定的本发明的范围的情况下可以对示范性实施例做出多种形式和细节上的变化。
本申请要求于2005年4月29日提交的韩国专利申请No.10-2005-0036416的优先权，在此全文引入其公开以做参考。

Claims (82)

1.一种金属氧化物半导体晶体管，包括：
半导体衬底；
形成于所述半导体衬底上的中心栅电极，所述中心栅电极包括金属氮化物；
形成于所述中心栅电极的相对侧壁上的源极侧栅电极和漏极侧栅电极，其中所述源极和漏极侧栅电极包括掺杂的金属氮化物，所述掺杂的金属氮化物含有电负性小于氮的第一杂质或电负性大于氮的第二杂质，且其中所述源极和漏极侧栅电极分别具有与所述中心栅电极的逸出功不同的逸出功；
形成于所述半导体衬底中的源极区，所述源极区形成为邻接所述源极侧栅电极并与所述漏极侧栅电极相对；以及
形成于所述半导体衬底中的漏极区，所述漏极区设置为邻接所述漏极侧栅电极并与所述源极侧栅电极相对。
2.如权利要求1所述的金属氧化物半导体晶体管，其中所述半导体衬底包括绝缘体上硅衬底或体硅衬底。
3.如权利要求1所述的金属氧化物半导体晶体管，其中所述金属氮化物包括过渡金属氮化物。
4.如权利要求3所述的金属氧化物半导体晶体管，其中所述过渡金属氮化物包括氮化钽或氮化钛。
5.如权利要求1所述的金属氧化物半导体晶体管，其中所述第一杂质为碳离子。
6.如权利要求1所述的金属氧化物半导体晶体管，其中所述第二杂质包括氟离子。
7.如权利要求1所述的金属氧化物半导体晶体管，其中所述中心栅电极、所述源极侧栅电极和所述漏极侧栅电极共同形成金属氮化物栅电极，且所述金属氧化物半导体晶体管还包括：
覆盖所述金属氮化物栅电极的侧壁的栅极分隔体。
8.如权利要求7所述的金属氧化物半导体晶体管，还包括：
形成于所述栅极分隔体和所述金属氮化物栅电极之间的偏移绝缘层。
9.如权利要求8所述的金属氧化物半导体晶体管，其中所述偏移绝缘层的厚度在100和200之间。
10.如权利要求1所述的金属氧化物半导体晶体管，其中所述中心栅电极、所述源极侧栅电极和所述漏极侧栅电极共同形成金属氮化物栅电极，且所述金属氧化物半导体晶体管还包括：
形成于所述金属氮化物栅电极上的顶栅电极。
11.如权利要求10所述的金属氧化物半导体晶体管，其中所述金属氮化物栅电极的厚度在5和20之间。
12.如权利要求10所述的金属氧化物半导体晶体管，其中所述顶栅电极包括半导体栅极图案，所述半导体栅极图案的厚度在1000和2000之间。
13.如权利要求10所述的金属氧化物半导体晶体管，其中所述中心栅电极、所述源极侧栅电极和所述漏极侧栅电极共同形成金属氮化物栅电极，且所述金属氧化物半导体晶体管还包括：
覆盖所述金属氮化物栅电极和所述顶栅电极的侧壁的栅极分隔体。
14.如权利要求13所述的金属氧化物半导体晶体管，还包括：
形成于所述栅电极和所述栅极分隔体之间的偏移绝缘层。
15.如权利要求14所述的金属氧化物半导体晶体管，其中所述偏移绝缘层的厚度在100和200之间。
16.如权利要求1所述的金属氧化物半导体晶体管，还包括：
从所述半导体衬底向上凸出的鳍主体；
其中所述中心栅电极、所述源极侧栅电极和所述漏极侧栅电极覆盖所述鳍主体的侧壁和顶表面；且
其中所述源极区和所述漏极区分别形成于邻接所述源极侧栅电极和邻接所述漏极侧栅电极的鳍主体中。
17.一种互补金属氧化物半导体集成电路器件，包括：
具有第一区域和第二区域的半导体衬底；
形成于所述第一区域中的第一源极区和第一漏极区，以及形成于所述第一源极区和所述第一漏极区之间的第一沟道区；
形成于所述第一沟道区上的第一金属氮化物栅电极，所述第一金属氮化物栅电极包括邻接所述第一源极区形成的第一源极侧栅电极、邻接所述第一漏极区形成的第一漏极侧栅电极以及形成于所述第一源极侧栅电极和所述第一漏极侧栅电极之间的第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极含有电负性小于氮且逸出功大于所述第一中心栅电极的第一杂质；
形成于所述第二区域中的第二源极区和第二漏极区，以及形成于所述第二源极区和所述第二漏极区之间的第二沟道区；以及
形成于所述第二沟道区上的第二金属氮化物栅电极，所述第二金属氮化物栅电极包括邻接所述第二源极区形成的第二源极侧栅电极、邻接所述第二漏极区形成的第二漏极侧栅电极，以及形成于所述第二源极侧栅电极和所述第二漏极侧栅电极之间的第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极含有电负性大于氮且逸出功小于所述第二中心栅电极的第二杂质。
18.如权利要求17所述的互补金属氧化物半导体集成电路器件，其中所述半导体衬底包括绝缘体上硅衬底或体硅衬底。
19.如权利要求17所述的互补金属氧化物半导体集成电路器件，其中所述第一区域为负金属氧化物半导体晶体管区域且所述第二区域为正金属氧化物半导体晶体管区域。
20.如权利要求17所述的互补金属氧化物半导体集成电路器件，其中所述金属氮化物为过渡金属氮化物。
21.如权利要求20所述的互补金属氧化物半导体集成电路器件，其中所述过渡金属氮化物为氮化钽或氮化钛。
22.如权利要求17所述的互补金属氧化物半导体集成电路器件，其中所述第一杂质为碳离子。
23.如权利要求17所述的互补金属氧化物半导体集成电路器件，其中所述第二杂质为氟离子。
24.如权利要求17所述的互补金属氧化物半导体集成电路器件，还包括：
覆盖所述第一金属氮化物栅电极的侧壁的第一栅极分隔体；以及
覆盖所述第二金属氮化物栅电极的侧壁的第二栅极分隔体。
25.如权利要求24所述的互补金属氧化物半导体集成电路器件，还包括：
插置在所述第一栅极分隔体和所述第一金属氮化物栅电极之间以及所述第二栅极分隔体和所述第二金属氮化物栅电极之间的偏移绝缘层。
26.如权利要求25所述的互补金属氧化物半导体集成电路器件，其中所述偏移绝缘层的厚度在100和200之间。
27.如权利要求17所述的互补金属氧化物半导体集成电路器件，还包括：
形成于所述第一金属氮化物栅电极上的第一顶栅电极；以及
形成于所述第二金属氮化物栅电极上的第二顶栅电极。
28.如权利要求27所述的互补金属氧化物半导体集成电路器件，其中所述第一和第二金属氮化物栅电极的厚度在5和20之间。
29.如权利要求27所述的互补金属氧化物半导体集成电路器件，其中所述第一和第二顶栅电极包括厚度在1000和2000之间的半导体栅极图案。
30.如权利要求27所述的互补金属氧化物半导体集成电路器件，还包括：
覆盖包括所述第一金属氮化物栅电极的第一栅电极和所述第一顶栅电极的侧壁的第一栅极分隔体；以及
覆盖包括所述第二金属氮化物栅电极的第二栅电极和所述第二顶栅电极的侧壁的第二栅极分隔体。
31.如权利要求30所述的互补金属氧化物半导体集成电路器件，还包括：
形成于所述第一栅极分隔体和所述第一栅电极之间以及所述第二栅极分隔体和所述第二栅电极之间的偏移绝缘层。
32.如权利要求31所述的互补金属氧化物半导体集成电路器件，其中所述偏移绝缘层的厚度在100和200之间。
33.一种互补金属氧化物半导体集成电路器件，包括：
具有第一区域和第二区域的半导体衬底；
从所述半导体衬底向上凸出并形成于所述第一区域中的第一鳍主体；
形成于所述第一鳍主体中的第一源极区和第一漏极区以及形成于所述第一源极区和所述第一漏极区之间所述第一鳍主体中的第一沟道区；
形成覆盖所述第一沟道区的相对侧壁和顶表面的第一金属氮化物栅电极，所述第一金属氮化物栅电极包括邻接所述第一源极区形成的第一源极侧栅电极、邻接所述第一漏极区形成的第一漏极侧栅电极以及形成于所述第一源极侧栅电极和所述第一漏极侧栅电极之间的第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极含有电负性小于氮且逸出功大于所述第一中心栅电极的第一杂质；
从所述半导体衬底向上凸出并形成于所述第二区域中的第二鳍主体；
形成于所述第二鳍主体中的第二源极区和第二漏极区以及形成于所述第二源极区和所述第二漏极区之间所述第二鳍主体中的第二沟道区；以及
形成覆盖所述第二沟道区的相对侧壁和顶表面的第二金属氮化物栅电极，所述第二金属氮化物栅电极包括邻接所述第二源极区形成的第二源极侧栅电极、邻接所述第二漏极区形成的第二漏极侧栅电极以及形成于所述第二源极侧栅电极和所述第二漏极侧栅电极之间的第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极含有电负性大于氮且逸出功小于所述第二中心栅电极的第二杂质。
34.如权利要求33所述的互补金属氧化物半导体集成电路器件，其中所述半导体衬底包括绝缘体上硅衬底，所述绝缘体上硅衬底包括支撑衬底、形成于所述支撑衬底上的掩埋绝缘层，以及形成于所述掩埋绝缘层上的半导体层，其中所述第一和第二鳍主体包括由所述半导体层的预定区域构成的半导体图案。
35.如权利要求33所述的互补金属氧化物半导体集成电路器件，还包括：
插置在所述第一金属氮化物栅电极和所述第一沟道区之间的第一栅极绝缘层，其中所述第一栅极绝缘层包括形成于所述第一沟道区的相对侧壁上的第一侧壁栅极绝缘层以及形成于所述第一沟道区的顶表面上的第一顶栅极绝缘层；以及
插置在所述第二金属氮化物栅电极和所述第二沟道区之间的第二栅极绝缘层，其中所述第二栅极绝缘层包括形成于所述第二沟道区的相对侧壁上的第二侧壁栅极绝缘层以及形成于所述第二沟道区的顶表面上的第二顶栅极绝缘层。
36.如权利要求35所述的互补金属氧化物半导体集成电路器件，其中所述第一顶栅极绝缘层比所述第一侧壁栅极绝缘层厚，且所述第二顶栅极绝缘层比所述第二侧壁栅极绝缘层厚。
37.如权利要求33所述的互补金属氧化物半导体集成电路器件，其中所述金属氮化物包括过渡金属氮化物。
38.如权利要求37所述的互补金属氧化物半导体集成电路器件，其中所述过渡金属氮化物包括氮化钽或氮化钛。
39.如权利要求33所述的互补金属氧化物半导体集成电路器件，其中所述第一杂质包括碳离子。
40.如权利要求33所述的互补金属氧化物半导体集成电路器件，其中所述第二杂质包括氟离子。
41.如权利要求33所述的互补金属氧化物半导体集成电路器件，还包括：
形成于所述第一金属氮化物栅电极上的第一顶栅电极；以及
形成于所述第二金属氮化物栅电极上的第二顶栅电极。
42.如权利要求41所述的互补金属氧化物半导体集成电路器件，其中所述第一和第二金属氮化物栅电极各自的厚度在5和20之间。
43.如权利要求41所述的互补金属氧化物半导体集成电路器件，其中所述第一和第二顶栅电极包括各自的厚度在1000和2000之间的半导体栅极图案。
44.一种制造金属氧化物半导体晶体管的方法，包括：
制备半导体衬底；
在所述半导体衬底上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极图案，所述栅极图案至少包括接触所述栅极绝缘层的金属氮化物层；
将电负性小于氮的第一杂质或者电负性大于氮的第二杂质注入所述栅极图案的相对侧中，以在所述金属氮化物层图案的相应相对侧中形成源极侧栅电极和漏极侧栅电极并在所述源极侧栅电极和所述漏极侧栅电极之间界定中心栅电极，其中所述源极侧栅电极和所述漏极侧栅电极都具有与所述中心栅电极不同的逸出功，且其中所述中心栅电极、所述源极侧栅电极和所述漏极侧栅电极构成金属氮化物栅电极；以及
在所述金属氮化物栅电极下的沟道区的相应的相对侧上形成源极区和漏极区，其中所述源极区形成于邻接所述源极侧栅电极的半导体衬底中，且所述漏极区形成于邻接所述漏极侧栅电极的半导体衬底中。
45.如权利要求44所述的方法，其中所述半导体衬底包括绝缘体上硅衬底，所述绝缘体上硅衬底包括支撑衬底、形成于所述支撑衬底上的掩埋绝缘层以及形成于所述掩埋绝缘层上的半导体层。
46.如权利要求44所述的方法，其中形成所述栅极图案包括：
在所述栅极绝缘层上形成金属氮化物层；以及
构图所述金属氮化物层。
47.如权利要求46所述的方法，其中所述金属氮化物层包括过渡金属氮化物层。
48.如权利要求47所述的方法，其中所述过渡金属氮化物层包括氮化钽层或氮化钛层。
49.如权利要求44所述的方法，其中形成所述栅极图案包括：
在所述栅极绝缘层上依次形成金属氮化物层和顶栅极导电层；以及
构图所述顶栅极导电层和所述金属氮化物层以形成堆叠在所述金属氮化物层图案上的金属氮化物层图案和顶栅电极。
50.如权利要求49所述的方法，其中所述金属氮化物层由厚度在5和20之间的过渡金属氮化物层形成，且所述顶栅极导电层由厚度在1000和2000之间的半导体层形成。
51.如权利要求50所述的方法，其中所述过渡金属氮化物层包括氮化钽层或氮化钛层，且所述半导体层包括硅层。
52.如权利要求44所述的方法，其中所述第一杂质包括碳离子。
53.如权利要求44所述的方法，其中所述第二杂质包括氟离子。
54.如权利要求44所述的方法，其中使用倾斜离子注入技术注入所述第一或第二杂质。
55.如权利要求44所述的方法，还包括：
在注入所述第一或第二杂质之前在所述栅极图案上方所述半导体衬底上形成偏移绝缘层。
56.如权利要求55所述的方法，其中所述偏移绝缘层形成为具有100和200的厚度。
57.如权利要求55所述的方法，其中形成所述源极区和所述漏极区包括：
使用所述栅极图案和所述偏移绝缘层作为离子注入掩模将第一导电类型或第二导电类型的掺杂剂注入所述半导体衬底中，以形成低浓度源极和漏极区；
在所述偏移绝缘层的侧壁上形成栅极分隔体；以及
使用所述栅极图案、所述栅极分隔体和所述偏移绝缘层作为离子注入掩模将与所述低浓度源极和漏极区具有同样导电类型的掺杂剂注入所述半导体衬底中，以形成高浓度源极和漏极区，所述偏移绝缘层在所述栅极图案和所述栅极分隔体之间。
58.如权利要求44所述的方法，其中制备所述半导体衬底包括：
蚀刻所述半导体衬底以形成从所述半导体衬底向上凸出的鳍主体，其中所述栅极图案形成为跨过所述鳍主体且覆盖所述鳍主体的相对侧壁和顶表面，且所述源极区和所述漏极区形成于所述鳍主体中。
59.一种制造互补金属氧化物半导体集成电路器件的方法，包括：
制备具有第一区域和第二区域的半导体衬底；
在所述半导体层的预定区域中形成绝缘层，以分别在所述第一和第二区域中界定第一和第二有源区；
在所述第一和第二有源区上形成栅极绝缘层；
形成分别跨过所述第一和第二有源区的第一和第二栅极图案，其中所述第一和第二栅极图案分别包括接触所述栅极绝缘层的第一和第二金属氮化物层图案；
将电负性小于氮的第一杂质选择性地注入所述第一栅极图案的相对侧中，以在所述第一金属氮化物层图案的相应相对侧中形成第一源极侧栅电极和第一漏极侧栅电极，并同时在所述第一源极侧栅电极和所述第一漏极侧栅电极之间界定第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极形成为跨过所述第一有源区；以及
将电负性大于氮的第二杂质选择性地注入所述第二栅极图案的相对侧中，以在所述第二金属氮化物层图案的相应相对侧中形成第二源极侧栅电极和第二漏极侧栅电极，并同时在所述第二源极侧栅电极和所述第二漏极侧栅电极之间界定第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极形成为跨过所述第二有源区。
60.如权利要求59所述的方法，其中所述半导体衬底包括绝缘体上硅衬底，所述绝缘体上硅衬底包括支撑衬底、形成于所述支撑衬底上的掩埋绝缘层以及形成于所述掩埋绝缘层上的半导体层。
61.如权利要求59所述的方法，其中形成所述第一和第二栅极图案包括：
在所述栅极绝缘层上方所述半导体衬底上形成金属氮化物层；以及
构图所述金属氮化物层以形成跨过所述第一有源区的第一金属氮化物层图案和跨过所述第二有源区的第二金属氮化物层图案。
62.如权利要求61所述的方法，其中所述金属氮化物层包括过渡金属氮化物层。
63.如权利要求62所述的方法，其中所述过渡金属氮化物层包括氮化钽层或氮化钛层。
64.如权利要求59所述的方法，其中形成所述第一和第二栅极图案包括：
在所述栅极绝缘层上方所述半导体衬底上依次形成金属氮化物层和顶栅极导电层；以及
构图所述顶栅极导电层和所述金属氮化物层，以形成跨过所述第一有源区的第一金属氮化物层图案和第一顶栅电极以及跨过所述第二有源区的第二金属氮化物层图案和第二顶栅电极。
65.如权利要求64所述的方法，其中所述金属氮化物层包括厚度在5和20之间的过渡金属氮化物层，且所述顶栅极导电层包括厚度在1000和2000之间的半导体层。
66.如权利要求65所述的方法，其中所述过渡金属氮化物层包括氮化钽层或氮化钛层，且所述半导体层包括硅层。
67.如权利要求59所述的方法，其中所述第一杂质包括碳离子。
68.如权利要求59所述的方法，其中所述第二杂质包括氟离子。
69.如权利要求59所述的方法，其中使用倾斜离子注入技术注入所述第一和第二杂质。
70.如权利要求59所述的方法，还包括：
在注入所述第一和第二杂质之前在包括所述栅极图案的所述衬底上形成偏移绝缘层。
71.如权利要求70所述的方法，其中所述偏移绝缘层的厚度在100和200之间。
72.如权利要求70所述的方法，还包括：
使用所述第一栅极图案和所述第一栅极图案的相应侧壁上的所述偏移绝缘层作为离子注入掩模将第一掺杂剂注入所述第一有源区中，以形成第一低浓度源极和漏极区；
使用所述第二栅极图案和所述第二栅极图案的相应侧壁上的所述偏移绝缘层作为离子注入掩模将第二掺杂剂注入所述第二有源区中，以形成第二低浓度源极和漏极区；
分别在接触所述第一栅极图案的所述偏移绝缘层的相应侧壁上以及接触所述第二栅极图案的所述偏移绝缘层的相应侧壁上形成第一和第二分隔体；
使用所述第一栅极图案、所述第一栅极分隔体以及所述第一栅极图案和所述第一栅极分隔体之间的所述偏移绝缘层作为离子注入掩模将与所述第一掺杂剂具有同样导电类型的第三掺杂剂注入所述第一有源区中，以形成第一高浓度源极和漏极区；以及
使用所述第二栅极图案、所述第二栅极分隔体以及所述第二栅极图案和所述第二栅极分隔体之间的所述偏移绝缘层作为离子注入掩模将与所述第二掺杂剂具有同样导电类型的第四掺杂剂注入所述第二有源区中，以形成第二高浓度源极和漏极区。
73.一种制造互补金属氧化物半导体集成电路器件的方法，包括：
制备具有第一区域和第二区域的半导体衬底；
蚀刻所述半导体衬底的预定区域以形成在相应的第一和第二区域中从所述半导体衬底向上凸出的第一和第二鳍主体；
在所述第一和第二鳍主体的相应表面上形成栅极绝缘层；
跨过相应的第一和第二鳍主体形成第一和第二栅极图案，其中所述第一和第二栅极图案至少包括分别接触所述栅极绝缘层的第一和第二金属氮化物层图案；
将电负性小于氮的第一杂质选择性地注入所述第一栅极图案的相对侧中，以在所述第一金属氮化物层图案的相应相对侧中形成第一源极侧栅电极和第一漏极侧栅电极，并在所述第一源极侧栅电极和所述第一漏极侧栅电极之间界定第一中心栅电极，其中所述第一源极侧栅电极和所述第一漏极侧栅电极跨过所述第一鳍主体；以及
将电负性大于氮的第二杂质注入所述第二栅极图案的相对侧中，以在所述第二金属氮化物层图案的相应相对侧中形成第二源极侧栅电极和第二漏极侧栅电极，并在所述第二源极侧栅电极和所述第二漏极侧栅电极之间界定第二中心栅电极，其中所述第二源极侧栅电极和所述第二漏极侧栅电极跨过所述第二鳍主体。
74.如权利要求73所述的方法，其中形成所述第一和第二栅极图案包括：
在所述栅极绝缘层上方所述半导体衬底上形成金属氮化物层；以及
构图所述金属氮化物层以形成跨过所述第一鳍主体的第一金属氮化物层图案和跨过所述第二鳍主体的第二金属氮化物层图案。
75.如权利要求74所述的方法，其中所述金属氮化物层包括过渡金属氮化物层。
76.如权利要求75所述的方法，其中所述过渡金属氮化物层包括氮化钽层或氮化钛层。
77.如权利要求73所述的方法，其中形成所述第一和第二栅极图案包括：
在所述栅极绝缘层上方所述半导体衬底上依次形成金属氮化物层和顶栅极导电层；以及
构图所述顶栅极导电层和所述金属氮化物层，以形成跨过所述第一鳍主体的第一金属氮化物层图案和第一顶栅电极以及跨过所述第二鳍主体的第二金属氮化物层图案和第二顶栅电极。
78.如权利要求77所述的方法，其中所述金属氮化物层由厚度在5和20之间的过渡金属氮化物层形成，且所述顶栅极导电层由厚度在1000和2000之间的半导体层形成。
79.如权利要求78所述的方法，其中所述过渡金属氮化物层包括氮化钽层或氮化钛层，且所述半导体层包括硅层。
80.如权利要求73所述的方法，其中所述第一杂质包括碳离子。
81.如权利要求73所述的方法，其中所述第二杂质包括氟离子。
82.如权利要求73所述的方法，其中使用倾斜离子注入技术注入所述第一和第二杂质。
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