CN1856773A - 包括多个存储结构的半导体器件 - Google Patents

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Abstract

本发明涉及一种在具有多个系统(例如6和3)的半导体器件(2)上传输数据的结构和方法。每个系统具有至少一个处理器(例如7)和局部存储结构(例如8)。在每个系统内，每个处理器与每个局部存储结构电耦合。每个局部存储结构与其它的每个局部存储结构电耦合。每个局部存储结构适合与每个处理器共享地址空间。每个处理器适合向每个局部存储结构传输数据和指令。

Description

包括多个存储结构的半导体器件
技术领域
本发明涉及一种增大半导体中的处理器到存储器速度的结构和相关方法。
背景技术
电子结构一般包括在电子结构内运行的信号的漫长存取时间。漫长的存取时间使整个电子结构的性能下降，由此使得电子结构没有效率。因此，需要增大电子结构内的信号存取时间，以便产生更有效的电子结构。
发明内容
本发明提供了一种半导体器件，包括：
半导体器件内的多个系统，每个系统包括至少一个处理器和局部存储结构，其中在每个所述系统内，每个所述处理器与每个所述局部存储结构电耦合，每个所述局部存储结构与其余的每个局部存储结构电耦合，每个所述局部存储结构适合与每个所述处理器共享地址空间，每个所述处理器适合向每个所述局部存储结构传输数据和指令。
本发明提供了一种控制数据流的方法，包括：
在半导体器件内提供多个系统，每个系统包括至少一个与局部存储结构电耦合的处理器；
使每个所述局部存储结构与其余的每个局部存储结构电耦合；
使每个所述局部存储结构与其余的每个局部存储结构共享地址空间；以及
每个所述处理器向每个所述局部存储结构传输数据和指令。
附图说明
图1表示出按照本发明的实施例、包括第一系统和第二系统的半导体器件的方框图。
图2表示出图1的替换型实施例，即按照本发明的实施例、包括多个系统的半导体器件的方框图，每个系统包括多个处理器。
图3表示出图1的替换型实施例，即按照本发明的实施例、包括多个系统的半导体器件的方框图，每个系统包括解码器和读队列。
图4表示出图2的替换型实施例，即按照本发明的实施例、包括多个系统的半导体器件的方框图，每个系统包括多个与解码器和读队列耦合的处理器。
具体实施方式
图1示出了包括第一系统6和第二系统3的半导体器件2的方框图，其中按照本发明的实施例，第一系统6包括第一处理器7和第一局部存储结构8，第二系统3包括第二处理器9和第二存储结构1。在图1中，第一系统6和第二系统3是为了图示目的而示出的，因此半导体器件2可包括与第一系统6和/或第二系统3相等同的多个系统。而且，多个系统中的每一个可包括多个处理器(正如以下在图2的描述中详细提及的)。第一处理器7通过链路72与第一局部存储结构8电耦合。第二处理器9通过链路74与第二局部存储结构1电耦合。在每个系统6和3中，每个处理器7和9在相应的局部存储结构8和1的附近，但是没有触及这些局部存储结构8和1。在每个系统6和3中，每个处理器7和9与相应的局部存储结构8和1之间的物理距离，为约50微米-约400微米。每个处理器7和9控制半导体器件2的多个功能，例如压缩功能、计算功能、加密功能、解码功能等。将处理器7和局部存储结构8分为一组，而将处理器9与局部存储结构1分为一组，这样增大了半导体器件可以行使功能的整个速度，因为每个处理器7和9分别物理上接近每个存储结构8和1。第一系统6中的局部存储结构8通过链路10与第二系统3中的局部存储结构1电耦合。链路10可以是高速串行链路。高速串行链路可以是本领域普通技术人员公知的任何高速串行链路，例如约10兆比特/秒的通用串行总线(USB)1.0、约2.5千兆比特/秒的外围分量互连(PCI)。第一局部存储结构8包括与存储控制器4耦合的存储器5。第二局部存储结构1包括与存储控制器15耦合的存储器11。存储器5包括处理器7的一组数据和/或指令，从而处理器7可以执行半导体器件2的多个功能(如上所述)。存储器11包括处理器9的一组数据和/或指令，从而处理器9可以执行半导体器件2的多个功能(如上所述)。第一系统6中的存储器5可包括适合由处理器7和处理器9存取的第一共享地址空间。第二系统3中的存储器11可包括适合由处理器7和处理器9存取的第二共享地址空间。此外，处理器7可存取局部存储器5中不与处理器9共享的地址空间，处理器9可存取局部存储器11中不与处理器7共享的地址空间。因此，根据共享的地址空间和不共享的地址空间，可寻址空间的总量(T)等于，每个系统3和6中可寻址空间的共享部分(S)加上不共享的可寻址空间(U)与处理器个数(N)的积(即，T＝S+N*U)。上述特征能够使处理器7和处理器9从存储器11和/或9的任一个或二者中的共享存储空间存取共享的一组数据和/或指令。或者是，第一系统6中的存储器5不可以与第二系统3中的处理器9共享任何地址空间，第二系统3中的存储器11不可以与第一系统6中的处理器7共享任何地址空间。系统6中的存储控制器4适合控制处理器7和/或存储器5和11之间的数据和/或指令流。系统3中的存储控制器15适合控制处理器9和/或存储器5和11之间的数据和/或指令流。第一系统6保持与第二系统3一致的数据(即，数据是一样的)。存储控制器4适合在处理器7正存取存储器5或存储器11中的存储位置的任何时候，向存储控制器15发送消息(存储器读/写消息)，如果处理器9试图存取存储器5或存储器11中的同一存储位置的话。在处理器9正存取存储器11或存储器5中的存储位置的任何时候，如果处理器7试图存取存储器11或存储器5中的同一存储位置的话，存储控制器15适合向存储控制器4发送消息(存储器读/写消息)。上述特征保持了数据的一致性，并避免系统6和3丢失用于执行任何具体功能的任何数据和/或指令。有关保持数据的一致性，将在以下图3的描述中进一步详细讨论。数据的一致性可以用本领域普通技术人员公知的任何协议来维持，这些协议包括：争用(contention)协议、令牌传递(token passing)协议、轮询(polling)协议等。半导体器件2可以是集成电路(IC)。每个系统6和7中的存储器8可以是随机存取存储器(RAM)、只读存储器(ROM)、可擦可编程只读存储器(EPROM)等。系统6适合向系统7传输“存储器写消息”，反之亦然。每个系统6和3中的处理器9可以是中央处理单元(CPU)、数字信号处理器(DSP)。
图2示出了图1的替换型实施例，即表示出按照本发明的实施例、包括第一系统15和第二系统19的半导体器件12的方框图。与图1相反的是，系统15包括多个与局部存储结构23电耦合的处理器14，16和18。存储结构23包括存储器38和存储控制器40。系统15内的每个处理器14，16和18可执行彼此相关并要求使用同一存储器38的功能(即，以上在图1的描述中所述的功能)。将执行类似功能的处理器14，16和18一起物理接近地与同一存储器38分为一组，这样增大了半导体器件可以行使功能的整个速度，因为每个处理器14，16和18物理接近存储器38。与系统15类似，系统19包括多个与局部存储结构27电耦合的处理器26，28和30。存储结构27包括存储器46和存储控制器48。系统19内的每个处理器26，28和30可执行彼此相关并要求使用同一存储器46的功能(即，以上在图1的描述中所述的功能)。存储器38包括每个处理器14，16和18的一组数据和/或指令，从而每个处理器14，16和18可以执行半导体器件12的多个功能(正如以上在图1的描述中所述的)。第一系统15中的存储器38可包括适合由处理器14，16和18的组合以及处理器26，28和30的组合存取的第一共享地址空间。第二系统19中的存储器46可包括适合由处理器14，16和18的组合以及处理器26，28和30的组合存取的第二共享地址空间。此外，处理器14，16和18的组合可存取局部存储器38中不与处理器26，28和30的组合共享的地址空间，而处理器26，28和30的组合可存取局部存储器46中不与处理器14，16和18的组合共享的地址空间。因此，根据共享的地址空间和不共享的地址空间，可寻址空间的总量(T)等于，每个系统15和19中可寻址空间的共享部分(S)加上不共享的可寻址空间(U)与处理器个数(N)的积(即，T＝S+N*U)。上述特征能够使处理器14，16和18从存储器38和/或46的任一个或二者中的共享存储空间存取共享的一组数据和/或指令。或者是，第一系统15中的存储器38不可以与第二系统19中的处理器26，28和30共享任何地址空间，第二系统19中的存储器46不可以与第一系统15中的处理器14，16和18共享任何地址空间。系统15中的存储控制器40适合通过相应链路20，22和24控制每个处理器14，16和18与存储器38之间的数据和/或指令流。存储控制器40保持系统15内以及在处理器14，16和18与存储器38之间的数据一致性(即数据是一样的)。存储控制器40适合在处理器14，16和18的任一个准备存取存储器38中的存储位置的任何时候，向每个处理器14，16和18发送消息(即，存储器读/写消息)，此时处理器14，16和18的任一个正试图存取存储器38中的同一存储位置。上述特征保持了数据的一致性，并避免处理器14，16和18的任一个丢失用于执行任何具体功能的任何数据和/或指令。有关保持数据的一致性，将在以下图4的描述中进一步详细讨论。
系统19中的存储器46包括每个处理器26，28和30的一组数据和/或指令，从而每个处理器26，28和30可以执行半导体器件12的多个功能(正如以上在图1的描述中所述的)。此外，第二系统19中的存储器46适合与处理器26，28和30共享地址空间。上述特征能够使处理器26，28和30从存储器46中的共享存储空间存取共享的一组数据和/或指令。系统19中的存储控制器48适合通过相应链路32，34和36控制每个处理器26，28和30与存储器46之间的数据和/或指令流。存储控制器48保持系统19内以及在处理器26，28和30与存储器46之间的数据一致性(即数据是一样的)。存储控制器48适合在处理器26，28和30的任一个存取存储器38中的存储位置的任何时候，向每个处理器26，28和30发送消息(即，存储器读/写消息)，此时处理器26，28和30的任一个正试图存取存储器46中的同一存储位置。上述特征保持了数据的一致性，并避免处理器26，28和30的任一个丢失用于执行任何具体功能的任何数据和/或指令。有关保持数据的一致性，将在以下图4的描述中进一步详细讨论。与图1中的系统6和7一样，图2中的系统15和19适合保持彼此一致的数据(参见图1的描述)。每个系统内的处理器之间或系统之间的数据一致性，可以用本领域普通技术人员公知的任何协议来维持，这些协议包括：争用协议、令牌传递协议、轮询协议等。
图3示出了图1的替换型实施例，即表示出按照本发明的实施例、包括与第二系统90耦合的第一系统89的半导体器件42(类似于图1中的半导体器件2)的方框图。包括存储结构86和处理器52的图3中的系统89，与图1中的系统6相关。包括存储结构85和处理器53的图3中的系统90，与图1中的系统7相关。存储结构86包括存储器54和存储控制器35。存储结构85包括存储器55和存储控制器37。与图1相反的是，图3中的存储控制器35包括解码器56和读队列58，而图3中的存储控制器37包括解码器57和读队列59。解码器56通过链路44(相当于图1中的链路10)与解码器57电耦合，借此使第一系统89与第二系统90耦合。在处理器52和53正试图将共享的一组数据和/或指令同时读或写到存储器54或存储器55中的共享存储位置时，系统89适合保持与系统90一致的数据。作为第一实例，如果在处理器52尝试从存储器54中的第一存储位置读取数据和/或指令时，处理器53同时尝试将数据和/或指令写到存储器54中的第一存储位置，那么解码器56将通过链路83向存储器54传送数据和/或指令，通过链路61向读队列58传送数据和/或指令。处理器52然后将通过链路78从读队列58(而不是通过链路76从存储器54)读取数据和/或指令。上述过程能够使处理器52读取最多的当前数据和/或指令。处理器52正常情况下将通过链路76存取存储器54。作为第二实例，如果在处理器53尝试从存储器55中的第二存储位置读取数据和/或指令时，处理器52同时尝试将数据和/或指令写到存储器55中的第二存储位置，那么解码器57将通过链路84向存储器55传送数据和/或指令，通过链路62向读队列59传送数据和/或指令。处理器53然后将通过链路79从读队列59(而不是通过链路81从存储器55)读取数据和/或指令。上述过程能够使处理器53读取最多的当前数据和/或指令。处理器53正常情况下将通过链路81存取存储器55。
图4示出了图2的替换型实施例，即表示出按照本发明的实施例、包括与第二系统110耦合的第一系统108的半导体器件107(类似于图2中的半导体器件12)的方框图。包括存储结构106和多个处理器92，93和94的图4中的系统108，与图2中的系统15相关。包括存储结构119和多个处理器95，96和97的图4中的系统110，与图2中的系统19相关。存储结构106包括存储器105和存储控制器126。存储结构119包括存储器117和存储控制器128。与图2相反的是，图4中的存储控制器126包括解码器104和读队列103，而图4中的存储控制器128包括解码器115和读队列116。多个处理器92，93和94通过总线结构122分别单独与链路100，101和102耦合，多个处理器95，96和97通过总线结构124分别单独与链路111，112和114耦合。解码器104通过链路109(相当于图2中的链路50)与解码器115电耦合，借此使第一系统108与第二系统110耦合。系统108适合保持与系统110一致的数据(正如以上在图3的描述中所述的)。此外，存储控制器126适合保持多个处理器92，93和94与存储器105之间的数据一致性。例如，如果在处理器93尝试从存储器105中的第一存储位置读取数据和/或指令时，处理器92同时尝试将数据和/或指令写到存储器105中的第一存储位置，那么解码器104将通过链路80向存储器105传送数据和/或指令，通过链路128向读队列103传送数据和/或指令。处理器93然后将通过链路101从读队列103(而不是通过链路100从存储器105)读取数据和/或指令。上述过程能够使处理器93读取最多的当前数据和/或指令。处理器93正常情况下将通过链路100存取存储器105。上述过程可应用于系统108中的多个处理器92，93和94与存储器105之间的读/写的任何组合。注意，与系统108有关的上述过程可应用于系统110中的多个处理器95，96和97与存储器117之间的读/写的任何组合。
虽然为了图示目的，本文已经描述了本发明的实施例，但是许多修改和改动对于本领域的技术人员来说都是显而易见的。因此，所附的权利要求书意在包含所有这样的修改和改动，就如同落在本发明的真正精髓和范围内一样。

Claims (30)

1、一种半导体器件，包括：
所述半导体器件内的多个系统，所述每个系统包括至少一个处理器和局部存储结构，其中在每个所述系统内，每个所述处理器与每个所述局部存储结构电耦合，每个所述局部存储结构与其余的每个局部存储结构电耦合，每个所述局部存储结构适合与每个所述处理器共享地址空间，每个所述处理器适合向每个所述局部存储结构传输数据和指令。
2、如权利要求1所述的半导体器件，其特征在于，每个所述系统中的每个局部存储结构包括与其它系统中的处理器共享的第一地址空间，每个所述系统中的每个局部存储结构包括不与任何其它系统中的处理器共享的第二地址空间。
3、如权利要求1所述的半导体器件，其特征在于，每个所述处理器还适合从每个所述局部存储结构取出数据和指令。
4、如权利要求3所述的半导体器件，其特征在于，每个局部存储结构包括与存储控制器耦合的存储器，并且所述存储控制器适合控制每个处理器与每个存储器之间的所述数据和指令流。
5、如权利要求4所述的半导体器件，其特征在于，每个存储器包括解码器和读队列，其中所述多个系统内的第一系统中的解码器适合从所述多个系统内的第二系统接收数据和指令，并向第一系统中的存储器和读队列传输数据；如果在所述第一系统中的处理器正试图从第一系统的存储器中的存储位置读取数据的同时，第二系统向所述存储位置传输数据的话，所述处理器适合从第一系统的读队列读取数据，而不是从所述存储器读取数据。
6、如权利要求4所述的半导体器件，其特征在于，所述存储器选自于由以下存储器构成的组：随机存取存储器、只读存储器和可擦可编程只读存储器。
7、如权利要求1所述的半导体器件，其特征在于，每个所述系统适合向其它的每个所述系统传输存储器写消息。
8、如权利要求1所述的半导体器件，其特征在于，每个所述局部存储结构利用高速串行链路与其余的每个局部存储结构电耦合。
9、如权利要求1所述的半导体器件，其特征在于，每个所述系统内的每个所述处理器与每个所述局部存储结构之间的物理距离，在约50微米至约400微米的范围内。
10、如权利要求1所述的半导体器件，其特征在于，每个所述处理器选自于由以下处理器构成的组：中央处理单元和数字信号处理器。
11、如权利要求1所述的半导体器件，其特征在于，所述多个系统适合保持每个所述存储结构与每个所述处理器之间的数据一致性。
12、如权利要求11所述的半导体器件，其特征在于，所述数据一致性是利用从以下协议构成的组中选择的协议来保持的：争用协议、令牌传递协议和轮询协议。
13、如权利要求1所述的半导体器件，其特征在于，每个系统包括与每个所述系统内的每个所述局部存储结构电耦合的多个处理器。
14、如权利要求13所述的半导体器件，其特征在于，每个局部存储结构包括与存储控制器耦合的存储器，所述存储控制器适合控制所述多个处理器中每个处理器与每个存储器之间的所述数据和指令流。
15、如权利要求14所述的半导体器件，其特征在于，每个系统中的每个存储控制器包括解码器和读队列，其中所述解码器适合从系统内的所述多个处理器中的第一处理器接收数据和指令，并向所述系统中的存储器和读队列传输所述数据和指令；如果在所述系统中的第二处理器正试图从所述存储器中的存储位置读取数据和指令的同时，第一处理器向所述存储位置传输数据和指令的话，第二处理器适合从读队列读取数据和指令，而不是从所述存储器读取数据和指令。
16、一种控制数据流的方法，包括：
在半导体器件内提供多个系统，所述每个系统包括至少一个与局部存储结构电耦合的处理器；
使每个所述局部存储结构与其余的每个局部存储结构电耦合；
使每个所述系统中的每个局部存储结构与每个其它系统中的每个处理器共享地址空间；以及
每个所述处理器向每个所述局部存储结构传输数据和指令。
17、如权利要求16所述的方法，其特征在于，每个所述系统中的每个局部存储结构包括与其它系统中的处理器共享的第一地址空间，每个所述系统中的每个局部存储结构包括不与任何其它系统中的处理器共享的第二地址空间。
18、如权利要求16所述的方法，其特征在于，还包括，所述处理器从每个所述局部存储结构取出数据和指令。
19、如权利要求18所述的方法，其特征在于，每个局部存储结构包括与存储控制器耦合的存储器；
利用每个所述存储控制器，来控制每个处理器与每个存储器之间的数据和指令流。
20、如权利要求19所述的方法，其特征在于，每个存储器包括解码器和读队列；
利用所述多个系统内的第一系统中的解码器，从所述多个系统内的第二系统接收数据和指令；
利用解码器，向第一系统中的存储器和读队列传输数据和指令，其中，如果在所述第一系统中的处理器正试图从所述存储器中的存储位置读取数据和指令的同时，第二系统向所述存储位置传输数据和指令的话，所述处理器适合从读队列读取数据和指令，而不是从所述存储器读取数据和指令。
21、如权利要求19所述的方法，其特征在于，所述存储器选自于由以下存储器构成的组：随机存取存储器、只读存储器和可擦可编程只读存储器。
22、如权利要求16所述的方法，其特征在于，还包括：
利用每个所述系统，向其它的每个所述系统传输存储器写消息。
23、如权利要求16所述的方法，其特征在于，每个所述局部存储结构利用高速串行链路与其它的每个所述局部存储结构电耦合。
24、如权利要求16所述的方法，其特征在于，每个所述系统内的每个所述处理器与每个所述局部存储结构之间的物理距离，在约50微米至约400微米的范围内。
25、如权利要求16所述的方法，其特征在于，每个所述处理器选自于由以下处理器构成的组：中央处理单元和数字信号处理器。
26、如权利要求16所述的方法，其特征在于，还包括：
利用多个系统，保持每个所述存储结构与每个所述处理器之间的数据一致性。
27、如权利要求26所述的方法，其特征在于，所述数据一致性是利用从以下协议构成的组中选择的协议来保持的：争用协议、令牌传递协议和轮询协议。
28、如权利要求16所述的方法，其特征在于，每个系统包括与每个所述系统内的每个所述局部存储结构电耦合的多个处理器。
29、如权利要求26所述的方法，其特征在于，每个局部存储结构包括与存储控制器耦合的存储器；
利用每个所述存储控制器，控制每个系统内的所述多个处理器中每个处理器与每个存储器之间的数据和指令流。
30、如权利要求29所述的方法，其特征在于，每个系统中的每个存储控制器包括解码器和读队列；
利用所述多个系统内的第一系统中的解码器，从所述多个系统内的第一系统中的所述多个处理器中的一个处理器接收数据和指令；
利用所述解码器，向所述系统中的存储器和读队列传输所述数据和指令；
如果在所述系统中的第二处理器正试图从所述存储器中的存储位置读取数据和指令的同时，所述第一处理器向所述存储位置传输数据和指令的话，利用第二处理器，从读队列读取数据和指令，而不是从所述存储器读取数据和指令。
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DE (1) DE602004015125D1 (zh)
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7139881B2 (en) * 2003-09-25 2006-11-21 International Business Machines Corporation Semiconductor device comprising a plurality of memory structures
JP2007034943A (ja) * 2005-07-29 2007-02-08 Sony Corp 共有メモリ装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS547252A (en) * 1977-06-20 1979-01-19 Hitachi Ltd Program control system
CN85104907B (zh) * 1985-06-25 1987-10-14 株式会社日立制作所 分级多处理器系统及其控制方法
US5293491A (en) * 1990-12-28 1994-03-08 International Business Machines Corp. Data processing system and memory controller for lock semaphore operations
GB2283596B (en) * 1993-11-01 1998-07-01 Ericsson Ge Mobile Communicat Multiprocessor data memory sharing
US5940870A (en) * 1996-05-21 1999-08-17 Industrial Technology Research Institute Address translation for shared-memory multiprocessor clustering
JPH10134008A (ja) * 1996-11-05 1998-05-22 Mitsubishi Electric Corp 半導体装置およびコンピュータシステム
US5950228A (en) * 1997-02-03 1999-09-07 Digital Equipment Corporation Variable-grained memory sharing for clusters of symmetric multi-processors using private and shared state tables
FR2770665B1 (fr) * 1997-11-06 2002-12-20 Alsthom Cge Alkatel Dispositif d'echange entre unites de traitement d'informations a processeurs interconnectes par un bus commun
JP3976432B2 (ja) * 1998-12-09 2007-09-19 エヌイーシーコンピュータテクノ株式会社 データ処理装置およびデータ処理方法
JP2000276399A (ja) * 1999-03-24 2000-10-06 Nec Data Terminal Ltd アドレス制御方式
US6449699B2 (en) * 1999-03-29 2002-09-10 International Business Machines Corporation Apparatus and method for partitioned memory protection in cache coherent symmetric multiprocessor systems
US6457100B1 (en) * 1999-09-15 2002-09-24 International Business Machines Corporation Scaleable shared-memory multi-processor computer system having repetitive chip structure with efficient busing and coherence controls
JP2001338492A (ja) * 2000-05-26 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置と制御方法
US6684297B2 (en) * 2001-04-11 2004-01-27 Sun Microsystems, Inc. Reverse directory for facilitating accesses involving a lower-level cache
TWI230897B (en) * 2001-04-20 2005-04-11 Ibm Method for sharing a translation lookaside buffer between CPUs
DE10128475A1 (de) * 2001-06-12 2003-01-02 Siemens Ag Mehrprozessorsystem mit geteiltem Arbeitsspeicher
US6976131B2 (en) * 2002-08-23 2005-12-13 Intel Corporation Method and apparatus for shared cache coherency for a chip multiprocessor or multiprocessor system
US7139881B2 (en) * 2003-09-25 2006-11-21 International Business Machines Corporation Semiconductor device comprising a plurality of memory structures

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