CN1856835A - 同步的ram存储电路 - Google Patents

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CN1856835A CNA2004800279476A CN200480027947A CN1856835A CN 1856835 A CN1856835 A CN 1856835A CN A2004800279476 A CNA2004800279476 A CN A2004800279476A CN 200480027947 A CN200480027947 A CN 200480027947A CN 1856835 A CN1856835 A CN 1856835A
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Abstract

本发明涉及一种RAM存储电路，其包括：多个可被选择性地寻址的存储单元；用于接收和发送数据的数据连接端子；用于接收用于选择存储单元的地址信息的地址输入端；用于接收命令的命令输入端；用于接收系统时钟信号的时钟输入端；存取控制装置，其响应所述地址信息和已接收的命令，以便在系统时钟信号的控制下将所接收的数据写入到利用所述地址信息所选择的存储单元或者从利用所述地址信息所选择的存储单元中读取要发送的数据；用于利用接收选通信号来对所接收的数据进行采样的接收采样电路；用于利用发送选通信号来对要发送的数据进行采样的发送采样电路；发送选通信号产生装置，其在通过所接收的系统时钟信号来进行同步的情况下产生发送选通信号。本发明提供一种接收选通信号产生装置，其在通过所接收的系统时钟信号来进行同步的情况下在内部产生接收选通信号。

Description

同步的RAM存储电路
本发明涉及一种如权利要求1的前序部分中所述的RAM存储电路，并且尤其是涉及用于对在存储电路上所接收的数据进行采样的装置。如已知的那样，首字母缩写词RAM代表随机存取存储器(具有对存储单元的直接且随机的存取的读/写存储器)。同步的动态RAM(所谓的SDRAM)、特别是那些以“倍增的数据速率”运行的、例如作为PC中的主存储器越来越多地被使用的RAM是本发明的优选的、但不是唯一的应用领域。
RAM通常结合控制器一起运行，所述控制器向RAM提供要写入的数据并且接收已从RAM读取的数据。控制器也提供用于选择RAM中要写入或要读出的那些存储单元的地址信息，并且也提供针对RAM中的运行序列的命令。在同步的RAM的情况下，控制器也提供系统时钟信号，该系统时钟信号被用于使地址传输和命令传输同步并对从存储单元读取和向存储单元写入的操作计时。
数字数据通常以所谓的“脉冲串”的形式在RAM与相关的控制器之间传输，所述脉冲串各自包括单个比特序列或单个并行比特字序列，其中数据在脉冲串内的重复率也被称为“数据速率”。当在RAM上接收数据(在写操作期间)或者在控制器上接收数据(读操作)时，以等于数据速率的频率来采样分别到达的数据序列。用于此目的选通信号必须不仅在其频率方面而且在相位方面以这样的方式与所接收的数据的时钟相匹配，使得采样时刻尽可能处于比特周期的中心并且不过分接近于比特边界，在所述比特边界处不再保证有效二进制值的可靠检测。
数据速率越高，用于数据采样的选通信号的同步就越关键。相对新的SDRAM以高的数据速率工作，所述数据速率为系统时钟频率的m倍，其中m等于2(双倍数据速率、所谓的DDR运行)或4或8，或者能够甚至更高。然而，在每种情况下并行地往返于单元阵列的m个不同区域以更慢的系统时钟将数据写入存储单元并从存储单元读取数据，在SDRAM中以数据速率切换的1/m多路复用器被用于已接收的数据的串/并转换和用于已读取的数据的并/串转换，如一般已知的。
在按照现有技术的RAM/控制器系统中，在相应的发送端(在写操作中控制器，在写操作中RAM)与相应的发送数据一起产生单独的数据时钟信号，所述数据时钟信号与所发送的数据的时钟具有固定的相位关系，并且与所述数据并行地经由单独的数据时钟线被发送到接收端。该数据时钟线与数据线在共同的线束中延伸，因此实际上数据与数据时钟信号之间不会出现(或仅出现最小的)传播时间差。在接收端，从所接收的数据时钟信号推导出用于采样所接收的数据的选通信号。
附图的图1示意性地示出按照上述现有技术的用于SDRAM与控制器之间的同步信号传输的装置的实例。
图1在左手侧示出常规的控制器模块110的部分，并且在所述控制器模块的右手侧示出常规的SDRAM模块120的部分。这两个作为分离的芯片上的集成电路而实现的模块被设计用于经由传输线的相互通信，其中所述传输线在图1中用虚线表明。
图1中所示的SDRAM 120具有多个用于与控制器110通信的信号连接端子，即：具有n个引脚的数据连接端子D，用于经由n个并行数据线DL组成的束从控制器110的同样的数据连接端子D′接收和向控制器110的同样的数据连接端子D′发送比特宽度为n的数据脉冲串DAT；同步信号连接端子S，用于经由数据时钟线SL从控制器110的同样的同步信号连接端子S′接收和向控制器110的同样的同步信号连接端子S′发送说明数据时钟的数据时钟信号DTS和DTS′；具有多个引脚的地址输入端A，用于经由地址线AL的束从控制器110的地址输出端A′接收包括多个并行比特ADR的地址信息项；具有多个引脚的命令输入端B，用于经由命令线BL的束从控制器110的命令输出端B′接收多比特命令字BEF；时钟输入端C，用于经由系统时钟线C从控制器110的时钟输出端C′接收系统时钟信号CLK。
为了使在控制器110与SDRAM 120之间传输的信号同步，在相应连接端子上使用发送采样电路和接收采样电路。这样设计这些采样电路中的每一个，使得当时钟边沿出现在其采样控制连接端子(选通连接端子)上时其记录输入端上存在的信号的二进制值并且在输出端上提供(“锁存”)该二进制值，直到利用下一个时钟边沿以相同的方式“锁存”接着最新的二进制值。
在整个存储操作期间，控制器110经由发送放大器CS和系统时钟线CL将系统时钟信号CLK发送到SDRAM 120，在SDRAM 120中所述信号在接收放大器CE中被放大。在控制器110中，命令发送采样电路BS和地址比特发送采样电路AS分别被用于使命令比特BEF和地址比特ADR与所发送的系统时钟信号CLK同步，并且在SDRAM 120中命令接收采样电路BE和地址比特接收采样电路AE分别被用于使所述命令比特和地址比特与在那里接收的系统时钟信号CKL重新同步，以便校正线路CL、BL和AL之间的任何可能的传播时间差。
SDRAM 120中所包含的命令解码器21在通过所接收的系统时钟信号CKL进行同步的情况下对所述命令比特BEF进行解码，以便激励各个命令线22执行相应的命令，其中命令线AK用于执行激活命令以启动对SDRAM的存储单元的存取，命令线WD和RD用于执行写命令(“写数据”)和读命令(“读数据”)，以及命令线IN用于在存储器操作开始时执行初始化命令。对命令线IN的激励打开模式寄存器23以接收用于设定某些模式参数的信息，所述模式参数例如是脉冲串长度(数据脉冲串中的并行数据字的数量)和CAS延迟时间(针对在激活命令与对SDRAM的存储单元的读或写操作之间的等待时间的系统时钟周期的数量)。在初始化阶段期间，控制器110通过将某些地址比特转换为二进制值“1”而将该设定信息经由SDRAM 120的地址输入端A施加到模式寄存器23上，并且该设定信息导致，在该寄存器中某些“配置位”被设置为“1”，以便在存储器操作期间在配置线24上提供规定模式参数的比特模式。
如用于对存储单元进行读写存取的控制装置25一样，SDRAM的存储单元在图1中示意地作为块26被示出。存取控制装置25接收系统时钟信号CLK、命令线22上的信号和模式寄存器23中的配置位；它包含地址解码器和可转接的数据路径网，以便控制将数据写入到存储单元和从存取单元读取数据，如一般已知的。在下面联系写操作和读操作来说明当数据在两个模块之间传输时交互作用的、SDRAM 120和控制器110的其它部分。
在操作期间，在两个模块110和120中利用时钟发生器TG′和TG分别产生发送选通信号SSS′和SSS，所述发送选通信号SSS′和SSS与CLK同步，并且其时钟边沿以对应于数据速率的重复率出现。
写操作：
要写入的数据在控制器110内以所述数据速率例如从控制器的数据缓冲器(未示出)提取。所提取的数据脉冲串经由数据总线DB′被传送到数据发送采样电路DS′的数据输入端，所述数据发送采样电路DS′利用发送选通信号SSS′对数据进行采样。控制器110中的写数据也可以经由线17利用发送选通信号SSS′来提取。如果必要，可以将固定的延迟插入到所述线17中或数据总线DB′中，以便确保，在数据发送采样电路DS′上的数据的比特边界与选通信号SSS′的边沿相距某一最小距离，并因此能够实现可靠的采样。已被采样的写数据DAT′经由数据线DL被发送到SDRAM 120的数据连接端子D。
在所示出的实例的情况下，伴随的同样要发送到SDRAM 120的数据时钟信号DTS′以这样的方式来产生，使得其边沿尽可能处于所发送的数据的比特边界之间的中心。为此，使用单独的发送采样电路SS′，其接收“模拟的”比特序列SBF′，所述比特序列SBF′在控制器110中与所提取的数据同步地被产生，并且在所述比特序列SBF′中两个二进制电平逐比特地在“0”和“1”之间交替变换。该比特序列在发送采样电路SS′中利用选通信号SSS′以与发送采样电路DS′中的数据完全相同的方式来采样，并接着在后置的延迟元件VG1中被延迟时间量t，该延迟时间量等于数据速率的半个周期。以此方式获得的数据时钟信号DTS′经由数据时钟线SL被发送到SDRAM 120的同步信号连接端子S。
在SDRAM 120中，在数据连接端子D上所接收的数据脉冲串DAT′被传送到数据接收采样电路DE的输入端，在数据接收采样电路DE中该数据脉冲串DAT′利用接收选通信号ESS被采样。由所接收的数据时钟信号DTS′、更准确地说利用接收放大器SE推导出该信号ESS。由于已在控制器中所插入的数据时钟信号DTS′的延迟t，由数据时钟信号DTS′推导出的接收选通信号DTS′的边沿相对精确地处于在SDRAM 120上所接收的数据DAT′的比特边界之间的中心。以这样的方式来设计数据接收采样电路DE，使得它既在接收选通信号ESS的上升沿上又在接收选通信号ESS的下降沿上对所接收的数据进行采样。所述电路DE和数据时钟接收放大器SE只在写操作期间通过写状态信号WRS来接通，在SDRAM 120的控制装置25中通过写命令而使所述写状态信号WRS变得有效，并且通过读命令而使所述写状态信号WRS变得无效。
在数据接收采样电路DE中被采样的接收数据经由数据总线DB被传送到存取控制装置25，并且从存取控制装置25被写入到通过地址比特ADR所选择的存储单元。
读操作：
在读操作期间从通过地址比特ADR所选择的存储单元中读出的数据在SDRAM 120的存取控制装置25中以所述数据速率从数据缓冲器(未示出)中被提取。已提取的数据脉冲串经由数据总线DB被传送到数据发送采样电路DS的数据输入端，所述数据发送采样电路DS利用发送选通信号SSS对读数据脉冲串进行采样。读数据可以经由线27利用发送选通信号SSS来提取。如果必要，可以将固定的延迟插入到所述线27中或数据总线DB中，以便确保，数据发送采样电路DS上的数据的比特边界与选通信号SSS的边沿相距某一最小距离，并因此能够实现可靠的采样。已被采样的读数据经由数据线DL被发送到控制器110的数据连接端子D′。
在所示出的实例的情况下，伴随的同样要发送到控制器110的数据时钟信号DTS以这样的方式来产生，使得其边沿与所发送的数据的比特边界完全一致。为此，在SDRAM 120中也使用单独的发送采样电路SS，其接收模拟的比特序列SBF，所述比特序列SBF与所提取的读数据同步地被产生，并且在所述比特序列SBF中两个二进制电平逐比特地在“0”和“1”之间交替变换。该比特序列在发送采样电路SS中利用选通信号SSS以与SDRAM 120的发送采样电路DS中的数据完全相同的方式被采样。以此方式获得的数据时钟信号DTS经由数据时钟线SL被发送到控制器110的同步信号连接端子S′。
在控制器110中，在数据连接端子D′上所接收的读数据脉冲串DAT被传送到数据接收采样电路DE′的输入端，在数据接收采样电路DE′中利用接收选通信号ESS′对读数据脉冲串DAT进行采样。由所接收的数据时钟信号DTS、更准确地说利用接收放大器SE′和后置的延迟元件VG2推导出该信号ESS′，所述延迟元件VG2引起时间量t的延迟、亦即数据速率的半个周期的延迟。以这样的方式来设计数据接收采样电路DE′，使得它既在接收选通信号ESS′的上升沿上又在接收选通信号ESS′的下降沿上对所接收的读数据脉冲串进行采样。所述电路DE′和数据时钟接收放大器SE′只在读操作期间通过读状态信号RDS来接通，在控制器110中在发送读命令时使所述读状态信号RDS变得有效，并且在发送写命令时使所述读状态信号RDS变得无效。
在控制器110的数据接收采样电路DE′中已被采样的读数据经由数据总线DB′被转发以便进一步进行处理。
本发明的目的和解决方案
如从上述说明中可认识到的，在现有技术中为了在同步的RAM与控制器之间进行数据通信，需要在读写时用于数据时钟信号的双向信号连接。这样的连接在两端上需要相应的双向端口、也就是说具有用于在发送和接收操作之间进行转换的装置的接口。在所描述的实例中，该接口分别包括发送采样电路SS和SS′以及接收放大器SE和SE′，其中必要的是能够接通和关断相应的接收放大器，以便阻止所发送的数据时钟信号被反向传输到接收信道中。这需要特别的电路和布线复杂性。双向信号连接的另一个问题是两个接口中的元件的精确的阻抗和传播时间匹配。如果所传输的信号、如所述的数据时钟信号被用作时基并且因此必须满足高度精确的时间标准，则该匹配是特别重要的。
本发明的目的在于，以这样的方式设计同步的RAM，使得能够取消用于控制对RAM上的发送和接收数据的采样的时钟信号的双向传输。根据本发明，该目的通过权利要求1的特征来解决。
因此，在RAM存储电路中实现本发明，所述RAM存储电路包括以下部分：多个可被选择性地寻址的存储单元；用于接收和发送数据的数据连接端子；用于接收用于选择存储单元的地址信息的地址输入端；用于接收命令的命令输入端；用于接收系统时钟信号的时钟输入端；存取控制装置，其响应所述地址信息和已接收的命令，以便在系统时钟信号的控制下将所接收的数据写入到利用地址信息所选择的存储单元以及从所述存储单元读取要发送的数据；用于利用接收选通信号来对所接收的数据进行采样的接收采样电路；用于利用发送选通信号来对要发送的数据进行采样的发送采样电路；发送选通信号产生装置，其在通过所接收的系统时钟信号来进行同步的情况下产生发送选通信号。本发明提供一种接收选通信号产生装置，其在通过所接收的系统时钟信号来进行同步的情况下在内部产生接收选通信号。
由于在RAM存储电路中在内部产生接收选通信号，因此取消了从控制器接收外部数据时钟信号的必要性。仅仅对于读操作来说、即在向控制器发送数据时，仍可期望也产生伴随的、与所发送的数据的采样同步的数据时钟信号并向控制器发送所述数据时钟信号。因此，在RAM与控制器之间至多只需要一个单向的数据时钟连接。
本发明的实施例
在从属权利要求中表征了本发明的有利的实施例。下面参考图2和图3来说明示例性的实施例。
图2示意性地示出具有根据本发明的配置的RAM存储电路结合控制器的一个实例，其中所述控制器专门匹配于该配置；
图3示意性地示出RAM存储电路，该RAM存储电路能够在根据本发明的配置与常规的配置之间进行转换。
在图2和图3中作为实例被示出的RAM存储电路220和320是SDRAM，其设计在多个部分中与已知的图1中所示的SDRAM 120相似。在图2和图3中，相同的元件和信号用与图1中相同的附图标记和缩写来表示。因为这些元件和信号的细节和特性已经参考图1进行了说明，所以下面将仅仅说明相对于图1中所示的电路装置的差异。
图2中所示的SDRAM 220与图1中所示的已知的SDRAM 120的不同在于以下事实，即用于对所接收的数据脉冲串DAT′进行采样的接收采样电路DE的接收选通信号ESS是从所接收的系统时钟信号CLK、确切地说在通过所述时钟信号来同步的时钟发生器TG中推导出的，其中所述时钟发生器TG的输出信号SSS以等于数据速率的重复率包含连续的时钟边沿。(如在图1中所示的已知情况中)在读操作期间被施加到SDRAM的发送采样电路SS和DS上的该信号SSS在图2的情况中通过被提供给SDRAM 220中的接收采样电路DE的输入端而在写操作期间也被用作接收选通信号ESS，来代替在图1的情况中随着数据一起接收的数据时钟信号DTS′。
因此可以取消数据时钟信号从控制器到SDRAM 220的传输。因此为了在SDRAM 220与控制器之间进行通信，不需要双向的时钟信号传输。因而SDRAM 120上的数据时钟端口只需要发送采样电路SS而不需要接收装置。接收装置因此可以被省略，如图2中所示。
与SDRAM 220通信的控制器同样不需要用于伴随写数据的数据时钟信号的发送装置，因此降低控制器的电路复杂性，同样如图2中所示。图2在左侧示出控制器120，该控制器被专门设计用于与SDRAM 220一起使用。它与图1中所示的常规控制器110的不同在于以下事实，即缺少在图1中所示的发送采样电路SS′。也就是说，控制器210的数据时钟信号端口具有单向设计，仅仅用于接收由SDRAM 220在读操作期间所发送的数据时钟信号DTS。
可以有利地以这样的方式来设计RAM存储电路，使得它能够以从控制器到RAM的单向数据时钟传输、即仅仅在读操作期间以数据时钟传输来操作，或者以双向数据时钟传输、即在读操作期间和在写操作期间以数据时钟传输来操作。这样的选择是有利的，以便在利用常规控制器、例如利用图1中所示的控制器110的常规工作模式中也能够没有任何问题地使用RAM。
因此，本发明的一个特别的实施例的特征在于，用于发送数据时钟信号的装置是双向数据时钟信号端口的一部分，该双向数据时钟信号端口也具有用于接收与所接收的数据的时钟同步的外部数据时钟信号，并且其特征在于，设置有转换装置，用于选择性地将内部产生的接收选通信号或由该外部数据时钟信号推导出的接收选通信号施加到接收采样电路的采样输入端上。
图3示出SDRAM 320，其能够以上述方式进行转换。SDRAM 320包括图1中所示的常规SDRAM 120的所有部分，但接收采样电路DE的选通连接端子能够利用模式转换开关(多路复用器)29选择性地连接到数据时钟接收采样电路的输出端上或者内部时钟发生器TG的输出端上。转换开关29的相应转换状态通过转换位MUB的二进制值来确定。
在所示的示例性实施例中，模式寄存器23的单独的配置位被用作模式转换位MUB，并且经由线28被施加到转换开关29的控制输入端上。对于具有单向数据时钟传输的工作模式来说，模式寄存器32中的模式位被设置为“1”，而对于具有双向数据时钟传输的常规模式来说，该模式位保持被设置为“0”。
参考图2和图3所说明的SDRAM 220和320以及相关的控制器可以被设计用于单倍数据速率(SDR工作)，其中以系统时钟的频率来传输数据，并且可以被设计用于以倍增的数据速率工作。在单倍和双倍数据速率的情况下，可以省略相应的内部时钟发生器TG和TG′，并且可以将系统时钟CLK的时钟边沿直接用于相应的选通信号SSS和SSS′。在单倍数据速率的情况下，于是可以以这样的方式来设计发送采样电路SS和SS′(以及用于提取数据的电路)，使得仅仅在CLK的下降沿上或仅仅在CLK的上升沿上实现所述采样。在双倍数据速率的情况下，可以以这样的方式来设计所述电路，使得在CLK的下降沿和CLK的上升沿上实现所述采样。
当然，本发明并不限于上面参考附图所说明的实施例，所述实施形式只应被看作是本发明的可能的实现方案的实例。所述电路的修改和其他变型都可以在本发明思想的范围内。为了考虑信号在存储电路内的传播时间，可以在不同的信号路径中设置固定的补偿延迟，其出于清晰的目的而未在附图中示出。

Claims (4)

1.一种RAM存储电路(220；320)，包括：多个可被选择性地寻址的存储单元(26)；用于接收和发送数据(DAT′，DAT)的数据连接端子(D)；用于接收用于选择存储单元的地址信息(ADR)的地址输入端(A)；用于接收命令的命令输入端(B)；用于接收系统时钟信号(CLK)的时钟输入端(C)；存取控制装置(25)，其响应所述地址信息和已接收的命令，以便在所述系统时钟信号的控制下将所接收的数据写入到已利用所述地址信息选择的存储单元或者从所述存储单元中读取要发送的数据；用于利用接收选通信号(ESS)来对所接收的数据进行采样的接收采样电路(DE)；用于利用发送选通信号(SSS)来对要发送的数据进行采样的发送采样电路(DS)；发送选通信号产生装置(TG)，其在通过所接收的系统时钟信号来进行同步的情况下产生发送选通信号；
其特征在于，
接收选通信号产生装置(TG)，所述接收选通信号产生装置(TG)在通过所接收的系统时钟信号(cLK)来进行同步的情况下在内部产生接收选通信号(ESS)。
2.如权利要求1所述的RAM存储电路(220，320)，
其特征在于，
装置(SS)，所述装置(SS)用于发送与所发送的数据并行的与所发送的数据(DAT)的时钟同步的数据时钟信号(DTS)。
3.如权利要求2所述的RAM存储电路(320)，
其特征在于，
所述用于发送数据时钟信号的装置(SS)是双向数据时钟信号端口(S，SS，SE)的一部分，该双向数据时钟信号端口也包括用于接收与所接收的数据(DAT′)的时钟同步的外部数据时钟信号(DTS′)，
并且设置有转换装置(29)，用于选择性地由所接收的系统时钟信号(CKL)或所接收的外部数据时钟信号(DTS′)推导出所述接收选通信号(ESS)。
4.如权利要求3所述的RAM存储电路(320)，
其特征在于，
确定所述转换装置(29)的转换状态的转换位(MUB)是存储电路的可编程的模式寄存器(23)中的配置位。
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