CN1873933A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种具有高工作性能和高可靠性的电路的半导体器件，并提高了半导体器件的可靠性，从而提高具有该半导体器件的电子设备的可靠性。上述目标通过结合下面的步骤来实现，即在沿一个方向扫描的同时，通过用连续波激光束或重复频率为10MHz或更大的脉冲激光束的辐射来使半导体层结晶的步骤；使用包括辅助图形的光掩膜或掩膜原版的光刻步骤，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成；以及通过使用具有低电子温度的高密度等离子体，对半导体膜、绝缘膜或导电膜的表面进行氧化、氮化或表面改性的步骤。

Description

半导体器件及其制造方法
(1)技术领域
本发明涉及半导体器件及其制造方法，该方法包括对绝缘膜或半导体层进行等离子体处理的步骤。
(2)背景技术
近年来，使用在具有绝缘表面的、诸如玻璃之类的基板上形成的半导体薄膜(厚度为约几纳米到几百纳米)形成场效应晶体管(包括MOS晶体管、薄膜晶体管、绝缘栅极晶体管等，下文中简称为“晶体管”)的技术已经受到关注。晶体管可广泛应用于集成电路、液晶显示装置等。此外，根据对电子设备更高性能的需求，需要开发具有更加精细的结构的晶体管。
为了实现晶体管尺寸的减小，需要形成诸如具有薄的形状的栅极绝缘层之类的绝缘层，以及诸如栅极电极和源极即漏极引线之类的导电层。晶体管等的栅极绝缘层一般通过利用等离子体CVD、溅射等沉积薄膜来制造(例如，见专利文件1)。
作为晶体管的应用领域，已知的有称为有源矩阵显示器的显示器技术。在这种有源矩阵显示器装置中，在排列于矩阵内的每个像素中设置了晶体管，利用晶体管的开关操作来驱动诸如液晶或电致发光元件之类的显示介质。在有源矩阵显示器中，扩展每个像素中的有效像素区域(对透射液晶显示器装置而言，指光透射区域对一个像素的比率，而对电致发光元件而言，指光发射区域对一个像素的比率)的开发工作已经取得进展。为了增加有效像素区域的面积，需要尽可能减少被设置在每一像素中的晶体管所占用的面积。此外，在普通基板上形成驱动电路和像素部分的开发也已经获得进展，以便降低生产成本。在它们之中，使用多晶硅膜的晶体管由于它的高速操作而众所周知，因为它比使用氢化的非晶硅膜的晶体管具有更高的电子场效应迁移率。
通过使用薄膜晶体管在普通基板上形成驱动电路和像素部分的情况下，与利用诸如COG(玻璃上芯片)或以膜的形式将驱动IC安装在布线板上的TAB(带状元件自动绑定)之类的表面安装技术安装驱动电路的情况相比较，除像素区域(称为帧区域)以外的区域所占用的面积趋向于变得更大。为了减小帧区域的面积，也需要减小驱动电路的规模。关于像素配置，也已经做出各种尝试，例如将开关晶体管和诸如静态RAM(SRAM)之类的存储器元件组合在一个像素中。
在前述的背景中，这样的技术已经众所周知，即，将包括由具有减小光强度功能的衍射光栅或半透射膜构成的辅助图形的光掩膜和掩膜原版应用到用于形成栅极电极的光刻工艺(例如，参见专利文件2)。另外，这样的技术也已经众所周知，即在第一层比第二层更宽的条件下形成具有两层结构的栅极电极，这两层结构采用不同的导电材料，使得通过第一层的一部分对半导体层进行掺杂(例如，参见专利文件3)。
〔专利文件1〕日本专利公开号2001-135824
〔专利文件2〕日本专利公开号2002-151523
〔专利文件3〕日本专利公开号2002-203862
然而，用CVD或溅射形成的厚度为几个纳米的绝缘膜在膜的内部具有缺陷。例如，在把用等离子体CVD形成的绝缘膜用作栅极绝缘膜的情况下，在半导体层和栅极电极之间存在着产生漏电流或短路的可能性。此外，尽管通过氧化半导体膜的表面可形成致密的绝缘膜，具有低热阻的节省成本的玻璃基板实际上被用作制造晶体管，因此，难以进行热氧化。
(3)发明内容
鉴于上述问题，本发明的目的是提供一种半导体器件及其制造方法，与利用化学气相沉积、溅射等形成膜的情况相比较，通过该方法几乎没有缺陷的、致密和高质量的膜被形成为导电层、绝缘层、半导体层等。
本发明的另一个目的是提供一种具有高性能和高可靠性的电路的半导体器件。本发明还有一个目的是提高半导体器件的可靠性以便提高具有该半导体器件的电子设备的可靠性。
本发明再有一个目的是提供一种半导体器件，在该半导体器件中，多个元件形成在有限的区域中，将元件所占用的面积减到最小，以使可获得更高的分辨率(增加像素的数量)，以及根据器件尺寸的减小进一步减小每一像素间距的尺寸并获得用于驱动像素部分的驱动电路的高集成度。本发明的另一个目的是通过集成各种电路提高半导体器件的图像质量或减小器件的尺寸，以便提高具有该半导体器件的电子设备的质量。
制造本发明的半导体器件的方法包括：在沿一个方向扫描的同时，通过用连续波激光束或重复频率为10MHz或更大的脉冲激光束的辐射来使半导体层结晶的步骤；使用包括辅助图形的光掩膜或掩膜原版的光刻步骤，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成；以及通过使用具有低电子温度和高电子密度的等离子体，对半导体膜、绝缘膜或导电膜的表面进行氧化、氮化或表面改性的步骤。
就是说，在本发明中，在用这样的水平减小场效应晶体管(在此假定为n型晶体管)的情况下，以使得采用下述条件，即栅极绝缘层的厚度为10到120nm或优选10到90nm、沟道长度为0.2到8μm或优选为0.52到3μm、提供低浓度杂质(LDD)区域以和栅极电极重叠且重叠的比率可根据驱动电压自由设计，不会引起短路沟道效应。关于用1.5V到6V或优选3到5V的驱动电压工作的移位寄存器和/或逻辑电路，进行前述步骤以使得低浓度杂质区域被设置成与与栅极电极重叠的长度为0.2到1μm。关于用比上述电压更高但不高过20V、通常在8到18V范围内的电压工作的晶体管，进行前述步骤以使得低浓度杂质区域被设置成与栅极电极重叠的长度为1到5μm。
本发明的一个特征是提供一种半导体器件，该半导体器件包括：通过用连续波激光或重复频率为10MHz到100GHz的脉冲激光结晶形成的半导体层；通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基和/或氮基的氧化和氮化处理在所述半导体层上形成的绝缘膜；和通过使用第一掩膜图形和第二掩膜图形在所述半导体层上方形成的导电层。通过使用包括辅助图形的光掩膜或掩膜原版，第一掩膜图形有意形成为具有不均匀的厚度，而第二掩膜图形不有意形成为具有不均匀的厚度，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
本发明的一个特征是提供一种半导体器件，该半导体器件包括：通过用连续波激光或重复频率为10MHz到100GHz的脉冲激光结晶形成的半导体层；通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基和/或氮基的氧化和氮化处理在所述半导体层上形成的第一绝缘膜；在第一绝缘膜上方形成的第二绝缘膜；和通过使用第一掩膜图形和第二掩膜图形在所述半导体层上方形成的导电层。通过使用包括辅助图形的光掩膜或掩膜原版，第一掩膜图形有意形成为具有不均匀的厚度，而第二掩膜图形不有意形成为具有不均匀的厚度，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
本发明的一个特征是提供一种半导体器件，该半导体器件包括：通过用连续波激光或重复频率为10MHz到100GHz的脉冲激光结晶形成的半导体层；通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基和/或氮基的氧化和氮化处理在所述半导体层上形成的绝缘膜；和通过使用第一掩膜图形和第二掩膜图形在所述半导体层上方形成的导电层。通过使用包括辅助图形的光掩膜或掩膜原版，第一掩膜图形有意形成为具有不均匀的厚度，而第二掩膜图形不有意形成为具有不均匀的厚度，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
本发明的一个特征是提供一种制造半导体器件的方法，该方法包括：用连续波激光或重复频率为10MHz到100GHz的脉冲激光结晶半导体层的第一步骤；通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基和/或氮基的氧化和氮化处理，在所述第一步骤中结晶的所述半导体层上形成绝缘层的第二步骤；和在所述半导体层上方形成导电层，并通过使用第一掩膜图形和第二掩膜图形刻蚀所述导电层的第三步骤。通过使用包括辅助图形的光掩膜或掩膜原版，第一掩膜图形有意形成为具有不均匀的厚度，而第二掩膜图形不有意形成为具有不均匀的厚度，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
本发明的一个特征是提供一种制造半导体器件的方法，该方法包括：用连续波激光或重复频率为10MHz到100GHz的脉冲激光结晶半导体层的第一步骤；通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基和/或氮基的氧化和氮化处理，在所述第一步骤中结晶的所述半导体层上形成第一绝缘层的第二步骤；在第一绝缘层上方沉积第二绝缘层的第三步骤；和在所述半导体层上方形成导电层，并通过使用第一掩膜图形和第二掩膜图形刻蚀所述导电层的第四步骤。通过使用包括辅助图形的光掩膜或掩膜原版，第一掩膜图形有意形成为具有不均匀的厚度，而第二掩膜图形不有意形成为具有不均匀的厚度，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
本发明的一个特征是提供一种制造半导体器件的方法，该方法包括：用连续波激光或重复频率为10MHz到100GHz的脉冲激光结晶半导体层的第一步骤；在所述第一步骤中结晶的所述半导体层上沉积绝缘层的第二步骤；通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基和/或氮基来氧化和氮化所述绝缘层的第三步骤；在所述半导体层上方形成导电层，并通过使用第一掩膜图形和第二掩膜图形刻蚀所述导电层的第四步骤。通过使用包括辅助图形的光掩膜或掩膜原版，第一掩膜图形有意形成为具有不均匀的厚度，而第二掩膜图形不有意形成为具有不均匀的厚度，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
注意，在本说明书中，半导体器件是指液晶显示器件、电光器件、利用电致发光元件的显示器件、发光器件、半导体集成电路、电子设备、电子器具以及通过至少部分利用半导体特性能够运行的所有其它设备。
根据本发明，与用CVD或溅射形成的绝缘膜相比，通过用等离子体处理的氧化或氮化改性起到基底膜作用的绝缘膜的表面，可形成具有很少的诸如针孔之类的缺陷的致密及高质量的膜，从而，可提高和稳定诸如晶体管之类的半导体元件的特性。
根据本发明，通过使用包括辅助图形的光掩膜或掩膜原版，该辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成，考虑到晶体管的驱动条件，可用灵活的设计制造晶体管的栅极电极的结构和低浓度杂质区域。就是说，具有不同的诸如驱动电压或极性(导电率)的驱动条件的晶体管根据工作特性可形成在共用的基板上方。此外，栅极电极和形成在同一层中作为栅极电极的引线可具有不同的横截面形状，可增加引线的密度。
根据本发明，利用在共用绝缘表面的上方形成像素、驱动像素的驱动电路和逻辑电路的方法，可制造适合于每一电路的元件。由此，可获得高性能和高可靠性的器件。
(4)附图说明
在附图中，
图1示出了根据半导体器件的制造的示例性等离子体处理设备；
图2示出了用于执行高密度等离子体处理的处理室的内部结构；
图3示出了用于用等离子体CVD沉积膜的处理室的内部结构；
图4A到4E示出了根据实施例方式2的半导体器件的制造工艺；
图5A到5E示出了根据实施例方式3的半导体器件的制造工艺；
图6A到6C示出了根据实施例方式4的半导体器件的制造工艺；
图7A到7D示出了根据实施例方式5的半导体器件的制造工艺；
图8A到8C示出了根据实施例方式5的半导体器件的制造工艺；
图9A到9C示出了根据实施例方式5的半导体器件的制造工艺；
图10A到10C示出了根据实施例方式6的半导体器件的制造工艺；
图11A到11D示出了根据实施例方式7的半导体器件的制造工艺；
图12A到12B示出了根据实施例方式8的半导体器件的制造工艺；
图13A到13C示出了根据实施例方式8的半导体器件的制造工艺；
图14A到14C示出了根据实施例方式8的半导体器件的制造工艺；
图15A到15D示出了根据实施例方式8的半导体器件的制造工艺；
图16A到16B示出了根据实施例方式8的半导体器件的制造工艺；
图17A到17C示出了根据实施例方式8的半导体器件的制造工艺；
图18A到18C示出了根据实施例方式8的半导体器件的制造工艺；
图19A到19D示出了根据实施例方式8的半导体器件的制造工艺；
图20A和20B示出了根据实施例方式2的半导体器件的制造工艺；
图21A到21D示出了示例性的电子设备；以及
图22示出了示例性的电子设备。
(5)具体实施方式
图1示出了根据半导体器件的制造的示例性等离子体处理设备。在图1中示出的等离子体处理设备具有能够产生等离子体的多个处理室，用于传送基板到每个室的公共室，以及用于接受或取出基板的装载锁定室。因此，在连续进行绝缘膜、导电层或半导体层的沉积和它们的等离子体处理情况下，可使用具有多个处理室的等离子体处理室。注意，图1是在这个实施例方式中示出的等离子体处理设备的一个示例性结构的俯视图。
在图1作为示例性例子示出的等离子体处理室包括第一处理室302、第二处理室303、第三处理室304、第四处理室305、装载锁定室301和306、以及公共室307。每一处理室具有气密性。每一处理室设有真空抽气装置、气体进口、和等离子体产生器。
装载锁定室301和306是用于把样品(待处理的基板)传送进入每一室的室。公共室307是为装载锁定室301和306、第一处理室302、第二处理室303、第三处理室304和第四处理室305共同地设置。基板101从装载锁定室301和306经由公共室307被传送到每一处理室。第一处理室302、第二处理室303、第三处理室304、第四处理室305是用于把导电膜、绝缘膜或半导体膜沉积到基板101上、或在那进行刻蚀处理、等离子体处理等的室。闸阀309、310、311、312、313和314分别设置在公共室307与装载锁定室301和306之间、以及公共室307和第一处理室302、第二处理室303、第三处理室304、第四处理室305之间。注意，公共室307设有机械臂308，利用该机械臂可将基板101传送到每个室。
第一处理室302、第二处理室303、第三处理室304、第四处理室305根据预期的使用具有不同的内部结构。作为处理的种类，有等离子体处理、膜沉积处理、热处理、刻蚀处理等。图2示出了用于进行等离子体处理的处理室的示例性的内部结构。处理室的内部设有用于放置要进行等离子体处理的基板101的支撑座317、用于供给气体的气体供给入口318、排气口319、天线320、电介质板321和用于供给产生等离子体的高频波的RF电源部分322。此外，通过在支撑座317下方提供温度控制器323，可控制基板101的温度。下文描述了等离子体处理的一个例子。
这里，等离子体处理包括半导体层、绝缘膜或导电层的氧化处理、氮化处理、氧氮化处理、氢化处理和表面修改处理。根据预期的使用通过选择适当的气体可进行这样的处理。
例如，可用下面的方式进行氧化处理或氮化处理。首先，排空处理室，从气体供给入口318供给含有氧或氮的气体。作为含有氧的气体，例如，可供给氧气(O2)和稀有气体的混和气体或氧气、氢气或稀有气体的混和气体。此外，作为含有氮的气体，可供给氮气和稀有气体的混和气体或氨气和稀有气体的混和气体。接下来，把基板101安放在具有温度控制器323的支撑座317上，以使基板在从100到550℃的温度范围内进行加热。注意，将基板101和电介质板321设置成在它们之间具有20到80mm范围内的距离(优选20到60mm)。
接下来，从RF电源部分322将微波供给天线320。这里，可供给频率为2.45GHz的微波。通过将微波经过电介质板321供给处理室，可产生用等离子体激励所激活的高频等离子体324。在用微波激发等离子体时，可产生具有低电子温度(3eV或更低，或优选1.5eV或更低)和高电子密度(1×1011cm-3或更大)的等离子体。利用这种高密度等离子体产生的氧基(在一些情况下可包括OH基)或氮基(在一些情况下可包括NH基)，可氧化或氮化半导体层的表面。
例如，在NH3气和Ar气的氛围中进行等离子体处理的情况下，利用微波可产生其中NH3气和Ar气相互混和的高密度激发的等离子体。在NH3气和Ar气相互混和的高密度激发的等离子体中，基(Ar基)通过用供给的微波激励Ar气来产生，从而Ar基与NH3分子相撞。于是，产生氮基(在一些情况下可包括NH基)。这样的基与基板101发生反应，从而使基板101氮化。在此之后，通过排气口319将NH3气和Ar气排出到处理室的外部。同时，在供给氧气、一氧化二氮等的情况下，可产生氧基(在一些情况下可包括OH基)，从而可氧化基板101或在基板101上方的薄膜。
图3示出了用于用等离子体沉积薄膜的处理室的内部结构。处理室的内部设有支撑座317、具有流过气体的狭缝的电极板325、RF电源部分326、气体入口327和气体出口319。此外，通过在基板支撑座317的下方提供温度控制器323可控制基板101的温度。
为了在图3的处理室中沉积半导体层，通过供给诸如硅烷(SiH4)、乙硅烷(Si2H6)或锗烷(GeH4)之类的半导体材料气体和诸如氢气、氦气、氩气或氙气之类的平衡气体，利用激发的等离子体可在基板101上形成薄膜。为了沉积绝缘膜，可将硅烷或乙硅烷与含有氮、氧、一氧化二氮、氨的气体相混合。或者，可使用以TEOS(原硅酸四乙酯(C2H5O)4Si)为代表的有机硅烷。作为激发等离子体的频率，可采用范围从10到120MHz的HF或VHF的频率的波或以2.45GHz为代表的微波。在使用微波的情况下，可使用与图2具有类似结构的处理室，同时改变供给的气体种类。
通过对多晶硅膜或单晶硅膜进行高密度等离子体处理，可在半导体上形成厚度为1到20nm、典型为5到10nm的膜。由于在这种情况下发生的反应为固相反应，在绝缘膜和半导体层之间的界面状态密度可控制得非常低。用这样的高密度等离子体处理，半导体层(多晶硅(晶体硅)或单晶硅)被直接氧化(或氮化)，因此，在其上面形成的绝缘膜的厚度变化可被抑制得相当低。此外，由于可防止在多晶硅的晶粒边界处的超出需要的氧化进程，所以可获得良好的状态。即，利用在此示出的高密度等离子体处理固相氧化半导体层的表面，可防止在晶粒边界处发生不正常的氧化反应，并且由此可形成具有低界面状态密度的均匀绝缘膜。
在场效应晶体管中，通过利用这样的高密度等离子体处理的固相反应来直接氧化、氮化、氧氮化半导体层，可形成栅极绝缘层。或者，通过利用等离子体或热反应的CVD把由氧化硅、氧氮化硅、氮化硅等构成的绝缘膜沉积在用高密度等离子体的固相反应形成在半导体层上的绝缘膜上，可获得栅极绝缘层。无论哪种情况均可减小具有栅极绝缘层的场效应晶体管在特性方面的变化，所述栅极绝缘层的部分或全部具有用高密度等离子体处理形成的绝缘膜。
此外，晶体半导体层，该半导体层是通过用连续波(CW)激光束或重复频率为10MHz或更大的脉冲激光束的辐射使半导体层结晶来获得的，在沿一个方向扫描的同时，它具有晶体沿光束扫描的方向生长的特性。通过沿扫描方向放置晶体管的沟道方向(当形成沟道时载流子流动的方向)，并将它与前述的栅极绝缘层组合，可获得这种具有小的特性变化和具有高的电子场效应迁移率的晶体管。
作为示例性的例子，下文中描述了在第一处理室302中在基板上沉积基底绝缘层、在第二处理室303中对其进行等离子体处理、以及在第三处理室304中在它上面沉积半导体层的例子。
首先，将基板101装入具有可存储许多基板的完整的箱315的装载锁定室301。在装入箱315之后，关闭装载锁定室301的装货口。在这种条件下，闸阀309打开，以从箱315取出一个基板，然后用机械臂308将该基板放入公共室307中。在这种情况下，在公共室307中进行基板101的定位。
接下来，闸阀309关闭，而闸阀311打开。然后，将基板101转移到第一处理室302。在第一处理室302中，在150到300℃进行膜沉积处理以形成基底绝缘膜。基底绝缘膜可形成为含有氧和/或氮的单层结构或叠层结构的绝缘层，诸如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y)，以及氧化氮化硅(SiNxOy)(x＞y)。这里，通过在第一处理室302中的等离子体CVD，氧化氮化硅膜形成为第一绝缘层，而氧氮化硅膜形成为第二绝缘层。注意，膜沉积方法不限于等离子体CVD，也可使用采用靶的溅射。
在沉积基底绝缘层之后，用机械臂308将基板101取出送到公共室307，然后转移到第二处理室303。在第二处理室303中，对要氧化或氮化的基底绝缘层进行等离子体处理。这里，在第二处理室303的氧气氛围下(例如，在含有氧气和稀有气体的氛围下，在含有氧气、氢气、和稀有气体的氛围下，或在含有一氧化二氮和稀有气体的氛围下)进行等离子体处理，从而氧化基底绝缘层的表面。
在氧化和氮化基底绝缘层的表面之后，用机械臂308将基板取出送到公共室307，然后转移到第三处理室304。在第三处理室304中，在150到300℃进行膜沉积处理，从而用等离子体CVD形成半导体层。注意，半导体层可以是微晶的半导体层、非晶硅膜、非晶锗膜、非晶硅锗膜、此类膜的叠层等。此外，通过将温度设定在350到500℃来降低半导体层氢浓度的热处理可以省去。注意，尽管在此示出了使用等离子体CVD的例子，也可使用采用靶的溅射。
用这种方式，在沉积半导体层之后，用机械臂308将要存储在箱316中的基板101转移到装载锁定室306。
注意，上述处理仅仅是示例性的，因而，例如，在形成半导体层之后，通过使用第四处理室305可连续形成导电层和绝缘层。另外，可增加处理室的数量。此外，可在形成基底绝缘膜之前进行基板101的等离子体处理，以使其表面被氧化或氮化。
用这种方式，通过使用该实施例方式中示出的等离子体处理装置，可连续地进行导电层、绝缘层或半导体层的沉积及其等离子体处理。因而，可防止杂质污染以及可提高生产率。
(实施例方式2)
利用采用平行板室的等离子体CVD沉积的氧化硅膜具有这样的可能性，即由于在膜沉积期间等离子体损坏或未反应的气体种类，在膜中会产生许多缺陷，在所述的平行板室中通常可用13.56MHz频率来激发等离子体。当使用这样的氧化硅膜制造晶体管时，诸如阈电压或电子场效应迁移率之类的各种特性会受到不利影响。
首先，如图4A所示，通过溅射、低压CVD或等离子体CVD，可在基板101上方形成作为基底绝缘层102的、厚度为50到100nm的氮化硅膜。可在250到400℃、优选300到350℃的基板温度通过供给SiH4和NH3和/或N2的气体来沉积氧氮化硅膜。在这种情况下，可使用氧氮化硅膜取代氮化硅膜。可通过使用SiH4、N2O和N2和/或NH3的源气体的等离子体CVD形成作为基底绝缘层102的氮化硅膜。可用所谓的无碱玻璃，诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃形成基板101。
用高密度等离子体处理在基底绝缘层102的表面上形成氧化膜。据此，用等离子体处理产生的等离子体氧化层104形成在基底绝缘层102的表面上(图4B)。在这种情况下，通过将O2或N2O和从Ar、Kr、Xe及Ne中选择的惰性气体供给到处理室进行用微波激励的等离子体处理，从而可氧化基底绝缘层102的表面。在氮化硅膜中所包含的氮可用利用氧基(在一些情况下可包括OH基)的氧来取代，从而形成厚度为1到10nm的等离子体氧化层104。该等离子体氧化层104用3eV或更低、优选1.5eV或更低的电子温度和1×1011cm3或更大的电子密度来形成。因此，与用等离子体CVD沉积的氧化硅膜相比较，可获得具有低缺陷水平密度的高质量膜。注意，该膜可含有在等离子体处理中使用的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)，并且在使用Ar的情况下，该膜可含有Ar。
接下来，通过溅射、低压CVD或等离子体CVD在等离子体氧化层104的上面形成含有硅或含有作为主要成分的硅(例如，SixGe1-x等)的半导体层106(图4)。这里，通过使用图1中示出的等离子体处理装置，可连续地形成等离子体氧化层104和半导体层106。通过连续地形成等离子体氧化层104和半导体层106而不暴露到空气，可防止杂质污染到半导体层106中。
下文将参照图1描述实现上述处理的等离子体处理装置的结构。第一处理室302被用作沉积基底绝缘层102的室。在这种情况下，第一处理室302具有图3中示出的内部结构。或者，不采用利用等离子体的薄膜沉积方法，可采用这样的结构，以使得用加热金属丝分解反应气体来沉积氮化硅膜，并由此产生多个基。第二处理室303是用于进行高密度等离子体处理的室，并且具有类似于图2中所示的内部结构。第三处理室304被用作沉积半导体层的室。第三处理室304具有类似于图3中所示的内部结构。或者，不采用使用等离子体的薄膜沉积方法，可采用这样的结构，以使得用加热金属丝分解反应气体来沉积硅膜，并由此产生多个基。此外，第四室305可具有这样的结构，采用该结构，在上面沉积半导体层的基板在低压下用套管加热器或灯加热器在450到600℃加热，以使可进行脱氢处理以除去在半导体层中包含的氢。
较佳的是，在等离子体氧化的层104上方的半导体层106可用热处理或激光或强光辐射来进行结晶。例如，通过利用连续波激光束或重复频率为10MHz或更大的脉冲激光束的辐射使半导体层结晶获得的半导体层，在沿一个方向扫描的同时，具有晶体沿光束扫描的方向生长的特性。通过沿扫描方向设置晶体管的沟道方向(当形成沟道时载流子流动的方向)，并将它与前述的栅极绝缘层组合，可获得这种具有小的特性变化和具有高的电子场效应迁移率的晶体管。或者，可将金属元素加入半导体层106，使得在450到750℃进行热处理以使半导体层106结晶。通过将使用热处理的结晶方法与使用激光束辐射的结晶方法相接合也可进行半导体层106的结晶。
图4E示出了选择性地将半导体层106刻蚀成岛形半导体层106a和106b的步骤，从而制造具有将岛形半导体层106a和106b分别用作沟道形成区域的n沟道晶体管130和p沟道晶体管132的半导体器件。
将氧化硅膜形成为栅极绝缘层108，以覆盖半导体层106a和106b。通过只使用由高密度等离子体处理形成的绝缘层，或利用采用等离子体或热反应的CVD在那上方层叠诸如氧化硅、氧氮化硅、氮化硅等的绝缘层，可形成栅极绝缘层。在任一情况下，可减小具有栅极绝缘层的晶体管在特性方面的变化，所述栅极绝缘层的部分或全部由用高密度等离子体处理形成的绝缘膜形成。栅极绝缘层108的表面可由在氮气氛围下的高密度等离子体处理来氮化。
在此之后，使用钼(Mo)、钨(W)、铬(Cr)、钽(Ta)、镍(Ni)等，通过溅射等可形成栅极电极110。在半导体层106a和106b中，通过在各个栅极电极的相对侧上提供侧壁并对其进行掺杂，可形成低浓度杂质区域，以及用于形成源极和漏极区域的杂质区域。此外，可形成作为保护层的钝化层112、层间绝缘层114和引线116。
用这种方式，通过利用使用等离子体处理的氧化和氮化改性起到基膜作用的绝缘层的表面，与用CVD或溅射形成绝缘膜相比较，可形成几乎没有诸如针孔之类的缺陷的致密的高质量的膜，因此，可改善和稳定诸如晶体管之类的半导体元件的特性。
(实施例方式3)
出于防止杂质从基板扩散进入半导体层以及平整玻璃基板表面的目的，设有在玻璃基板和半导体层之间形成的绝缘层以便形成晶体半导体层。尽管氮化硅膜适合于用作防止杂质扩散的阻止膜，但由于其内部的高应力，所以它不能形成得太厚，以致不能增加平整的效果。在这个实施例中，参照图5A到5E，可描述通过有效使用高密度等离子体处理形成基膜的例子。
首先，制备基板101，并用氢氟酸(HF)、碱或纯水来清洁基板101。基板101可以是诸如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃之类的玻璃基板、石英基板、陶瓷基板、或含有不锈钢的金属基板。或者，可使用由柔性合成树脂形成的基板，诸如以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二酯(PEN)、聚醚砜(PES)或丙烯酸为代表的塑料。下文中将描述使用玻璃基板作为基板101的情形。
接下来，通过进行高密度等离子体处理来对基板101进行氮化，从而在基板101的表面上形成等离子体氮化层118(图5A)。通过使用诸如氮气、氨气、或一氧化二氮之类的氮源气体和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)，采用用微波激发的等离子体来进行高密度等离子体处理。处理温度优选设置在150到400℃，或优选设置在250到400℃。通过这样的高密度等离子体处理形成的等离子体氮化层118厚度为1到10nm，通常为3到5nm。该等离子体氮化层118包含作为基板101主要组分(例如硅、铝、硼、钡等)的元素的氮化物。尤其是，当等离子体氮化层118含有氮化硅作为主要成分时，它能够起到防止杂质扩散的阻止层的作用。
接下来，起到基膜作用的基底绝缘层102形成在等离子体氮化层118上面(图5B)。通过溅射、低压CVD或等离子体CVD可将基底绝缘层形成为具有诸如氧化硅(SiOx)和氧氮化硅(SiOxNy)(x＞y)之类的绝缘层的单层结构或叠层结构。含有氧化硅作为主要成分的基底绝缘层102的厚度为50到150nm，以便平整表面以及释放应力。
此外，通过以类似于基板101表面的处理方式进行高密度等离子体处理，可在基底绝缘层102的表面上形成等离子体氮化层120(图5C)。在这种情况下，通过供给从氮气、氨气、和一氧化二氮中选择的一种或多种气体元素和从Ar、Kr、Xe及Ne中选择的惰性气体，可进行用微波激励的等离子体处理，从而可氮化含有作为主要成分的氧化硅的基底绝缘层102的表面。在氧化硅膜中所包含的氧可用利用氮基(在一些情况下可包括NH基)的氮来取代，从而等离子体氮化层120形成的厚度为1到5nm。该等离子体氮化层120用3eV或更低、优选1.5eV或更低的电子温度和1×1011cm3或更大的电子密度的等离子体来形成。因此，与用等离子体CVD沉积的氮化硅膜相比较，可获得具有低缺陷水平密度的高质量膜。注意，该膜可含有在等离子体处理中使用的稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)，并且在使用Ar的情况下，该膜可含有Ar。即，通过形成厚度为1到5nm的等离子体氮化层120，可去除氮化硅膜中固定电荷的影响或应力的影响，从而可在等离子体氮化层120和在其上形成的半导体层之间形成良好的界面。
接下来，通过溅射、低压CVD或等离子体CVD在等离子体氮化层120的上面形成含有硅或含有硅作为主要成分(例如，SixGe1-x等)的半导体层106(图5D)。这里，通过使用图1中示出的等离子体处理装置，可连续地形成等离子体氮化层120和半导体层106。通过连续地形成等离子体氮化层120和半导体层106而不暴露到空气，可防止杂质污染到半导体层106中。
下文将参照图1描述实现上述处理的等离子体处理装置的结构。第一处理室302被用作沉积基底绝缘层102的室。在这种情况下，第一处理室302具有图3中示出的内部结构。或者，不采用利用等离子体的薄膜沉积方法，可采用这样的结构，以使得用加热金属丝分解反应气体来产生氮化硅膜，并由此产生多个基。第二处理室303是用于进行高密度等离子体处理的室，并且具有类似于图2中所示的内部结构。第三处理室304被用作沉积半导体层的室。第三处理室304具有类似于图3中所示的内部结构。或者，不采用使用等离子体的薄膜沉积方法，可采用这样的结构，以使得用加热金属丝分解反应气体来沉积氮化硅膜，并由此产生多个基。此外，第四室305可具有这样的结构，采用该结构，在上面沉积半导体的基板在低压下用套管加热器或灯加热器在450到600℃加热，以使可进行脱氢处理以除去在半导体层中包含的氢。
接下来，通过选择性地将半导体层106刻蚀成岛形半导体层106a和106b，可形成半导体器件，该半导体器件包括将岛形半导体层106a和106b分别用作沟道形成区域的n沟道晶体管130和p沟道晶体管132(图5E)。这里，将玻璃基板用作基板101，并通过在氮气氛围下进行等离子体处理对基板表面进行氮化，从而形成等离子体氮化层118。然后，作为基底绝缘层102的氧化硅(SiOx)形成在等离子体氮化层118的上方，并且通过高密度等离子体处理在基底绝缘层102上形成等离子体氮化层120。然后，形成作为栅极绝缘层108的氧化硅，以覆盖半导体层106a和106b，并且通过在氮气氛围下进行的等离子体处理氮化栅极绝缘层108。在此之后，使用钼(Mo)、钨(W)、铬(Cr)、钽(Ta)、镍(Ni)等，通过溅射等可形成栅极电极110，并且栅极电极110的表面可通过在氮气氛围下进行等离子体处理进行氮化。例如，当把钼(Mo)用作栅极电极110时，金属氮化物层122形成在Mo的表面上。尽管当用作栅极电极110时，钼(Mo)通常易于氧化，当通过在氮气氛围下进行等离子体处理来氮化钼(Mo)的表面时，可防止钼(Mo)的氧化。
用这种方式，通过等离子体处理氧化或氮化基板101的表面，可防止半导体元件的污染，否则由包含于基板中诸如以钠(Na)为代表的碱性金属或碱土金属之类的杂质元素的扩散可导致这样的污染。
(该实施例方式4)
在该实施例中，参照图6A到图6D，将描述用于形成栅极绝缘层的方法，所述栅极绝缘层能够抑制在以岛形状形成的半导体层边缘的漏电流。
参照图6A，类似于实施例方式2，在基板101的上方形成基底绝缘层102、等离子体氧化层144、半导体层106a和106b，然后用等离子体CVD形成厚度为1到5nm的氮化硅层124。在这种情况下，沉积氮化硅层124以使该层含有高浓度的硅。例如，作为用于形成含有高浓度的硅的氮化硅膜的条件，例如，SiH4和NH3和/或N2可用作反应气体，放电功率设置为低，而反应压力设置为高。在这种情况下，SiH4和NH3的流动率优选设置在约为0.15(SiH4/NH3＝0.15)。此外，可将氮气混和入反应气体。用这样的膜沉积条件沉积的、具有高浓度硅的氮化硅膜在台阶覆盖方面得到改善。也就是说，氮化硅膜也可沉积在厚度为20到100nm的半导体层106a和106b的端面上，以使70％或更多的平坦部分的厚度像绝缘基板的表面一样。
参照图6B，通过供给诸如氧气或一氧化二氮气体之类含有氧的气体，用微波激励可产生具有低电子温度(3eV或更低，或优选1.5eV或更低)和高电子密度(1×1011cm-3或更大)的等离子体。利用该高密度等离子体产生的氧基(在一些情况下可包括OH基)，含有高浓度硅的氮化硅层124被氧化。通过这样的等离子体处理，形成等离子体氧化层126，等离子体氧化层126对应于其中氮化硅层124中的氮被氧所取代并从而被氧化的层。在氮化硅层124中所含有的氮也被氧化。该等离子体氧化层126可用作场效应晶体管的栅极绝缘层。
利用高密度等离子体处理，通过氧化被沉积的氮化硅层124可获得等离子体氧化层126，以用高覆盖率覆盖岛形半导体层106a和106b的顶面和侧面。由于在这种情况下的氧化反应是固相反应，在氧化硅层和半导体层之间的界面状态密度可控制得非常低。此外，由于可防止在多晶硅的晶体晶粒边界处的超出需要的氧化进程，所以可获得良好的状态。即，利用在此示出的高密度等离子体处理，通过固相氧化半导体层的表面，可防止在晶体晶粒边界处发生不正常的氧化反应，并且由此可在半导体层的顶面和侧面上形成具有低界面状态密度的均匀氧化硅膜。
另外，如图6C所示，例如，通过等离子体CVD可在用等离子体处理产生的等离子体氧化层126的上方层叠绝缘层，例如氧化硅层128。需要(依照相似定律)考虑到晶体管的驱动电压来确定栅极绝缘层的厚度。在由等离子体处理产生的等离子体氧化层126不具有适用于栅极绝缘层的足够厚度的情况下，通过利用上述的等离子体CVD在那上面层叠氧化硅层128，可控制其厚度。注意，关于采用5到15V电压驱动的晶体管，例如，可用80nm的厚度将氧化硅层128沉积在厚度为5nm的等离子体氧化层126的上面。不用氧化硅层128，也可采用氮化硅膜或氧氮化硅膜。
下文将参照图1描述实现上述处理的等离子体处理装置的结构。第一处理室302被用作沉积基底绝缘层102的室。在这种情况下，第一处理室302具有图3中示出的内部结构。或者，不采用利用等离子体的薄膜沉积方法，可采用这样的结构，以使用加热金属丝分解反应气体来沉积氮化硅膜、并由此产生多个基。第二处理室303是用于进行高密度等离子体处理的室，并且具有类似于图2中所示的内部结构。第三处理室304被用作沉积氧化硅层128的室。第三处理室304具有类似于图3中所示的内部结构。在这种情况下，不使用氧化硅层而沉积诸如氧氮化硅层之类的其它绝缘层，仅需要改变供给到处理室内的反应气体的种类。第四处理室305可用作用于溅射的室或用于沉积导电层以形成栅极电极的室。在任一情况下，这样的等离子体处理设备允许在清洁的半导体层上方连续地形成要作为栅极绝缘层的绝缘层，直到形成栅极电极的阶段而没有暴露于空气中。
在此之后，使用钼(Mo)、钨(W)、铬(Cr)、钽(Ta)、镍(Ni)等，通过溅射等可形成栅极电极110。在半导体层106a和106b中，通过在各个栅极电极的相对侧上提供侧壁并在那进行掺杂，可形成低浓度杂质区域，以及作为用于形成源极和漏极区域的杂质区域。此外，可形成作为保护层的钝化层112、层间绝缘层114和引线116。
用这种方式，通过利用使用等离子体处理的氧化和氮化改性起到基膜作用的绝缘层的表面，与用CVD或溅射形成的绝缘膜相比较，可形成几乎没有诸如针孔之类的缺陷的致密的高质量的膜，因此，可改善和稳定诸如晶体管之类的半导体元件的特性。
(实施例方式5)
在该实施例方式中，将参照附图，描述具有依次层叠氧化硅膜、氮化硅膜和氧氮化硅膜的结构的半导体器件的制造过程。
图7A示出了形成基膜的步骤。基底绝缘层102和等离子体氧化层104作为基底绝缘层，用类似于实施例方式2的方式形成在基板101上方。该基底绝缘层的结构可也与实施例方式3中示出的相同。
图7B示出了形成半导体层的步骤。半导体层106是晶体半导体层，该晶体半导体层通过形成非晶半导体层、再通过激光结晶作用、利用RTA(快速热退火)或利用退火炉的热结晶作用、使用促进结晶作用的金属元素的热结晶作用或组合它们的方法来获得。
在作为较佳方法所采用的结晶作用可通过用连续波激光束或脉冲激光束对半导体层进行辐射和光束扫描一起来进行。作为激光振荡器，可使用以下的一种或多种：诸如Ar激光器、Kr激光器或准分子激光器的气体激光器；使用从Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中选择的一种或多种来掺杂的、诸如YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、GdVO4的单晶激光器或诸如YAG、Y2O3、YVO4、YAlO3或GdVO4的多晶(陶瓷)激光器；玻璃激光器；红宝石激光器；变石激光器；和Ti：蓝宝石激光器。使用这些激光束的基波和这些基波的二次谐波到四次谐波对半导体层进行辐射，可获得具有大晶粒尺寸的晶体。例如，可使用Nd:YVO4激光器(基波：1064纳米)的二次谐波(532纳米)和三次谐波(355纳米)。
注意，使用从Nd、Yb、Cr、Ti、Ho、Er、Tm和Ta中选择的一种或多种来掺杂的、诸如YAG、YVO4、镁橄榄石(Mg2SiO4)、YAlO3、GdVO4的单晶激光器或诸如YAG、Y2O3、YVO4、YAlO3或GdVO4的多晶(陶瓷)激光器、Ar激光器或Ti：蓝宝石激光器可进行连续的振荡，当通过与Q-开关操作或锁模结合时，也可进行重复频率为10MHz或以上的脉冲振荡
使用非线性的光学设备，在这种激光振荡器中以脉冲方式振荡的激光束在波长方面可被转换成二次谐波或三次谐波，使得可用激光束辐射半导体层来结晶。当用脉冲重复频率为10MHz或更大，最好是在10MHz到100GHz的范围的脉冲激光束来辐射半导体层时，且具有ct＜4nd的脉冲宽度(其中，c：光速，t：脉冲宽度，n：用来支撑半导体层的基板的折射系数，而d是该基板的厚度)，或优选ct＜2nd(例如，1nsec或更小的脉冲宽度)，在半导体层被当前的激光熔化之后，到它被凝固时，可用下一个脉冲来辐射。于是，不像使用具有低重复频率的脉冲激光的情况，固—液界面可在半导体层中连续地移动，因此，可获得在扫描方向连续生长的晶粒。
此外，当陶瓷(多晶体)用作介质时，在短时间内用较低的成本可使介质形成所需的形状。在将陶瓷用作介质的情况下，与单晶体相比，可显著地增加介质的尺寸，因此，可期望输出获得极大提高。在使用陶瓷作为介质的情况下，可容易地形成形为平行六面体或长方体的形状，因此，从具有这种形状的介质发射的激光束在发射时具有正方形的横截面。与环形光束相比这有利于形成线性光束。通过使用光学系统对以这种方式发射的激光束定形，可容易地获得短边为1mm或更小及长边为几毫米到几米的线性激光束。
图7C示出了用给予一种导电率类型的杂质对半导体层106进行掺杂的步骤，为了控制晶体管的阈电压，这可以根据需要来进行。例如，半导体层106可用作为p型杂质元素的硼来掺杂。
图7D示出了刻蚀半导体层106的步骤。半导体层106被选择性地刻蚀以形成半导体层106a、106b、和106c。这里，半导体层106a被用来形成存储器元件，而半导体层106b和106c被用来形成逻辑电路。
图8A示出了形成栅极绝缘层的第一个步骤。对半导体层106a、106b和106c进行等离子体处理，从而形成厚度为1到10nm的等离子体氧化层134。该等离子体处理以类似于实施例方式4的形式来形成。这里，在含有氧的氛围中进行等离子体处理，使得半导体层106a、106b、106c的各个表面得到氧化。因此，形成了等离子体氧化层134。在这种情况下，作为等离子体氧化层134，可用氧化氮化硅(SiNxOy，其中x＞y)来代替氧化硅膜。用等离子体CVD或溅射工艺形成的氧化硅膜或氧化氮化硅膜在膜的内部具有缺陷，由此膜的质量不够好。通过在氧气氛围下进行等离子体处理来氧化半导体层，可形成比用CVD或溅射工艺形成的绝缘层更致密的绝缘层。另外，在用CVD或溅射工艺在半导体层上方提供导电层的情况下，且在半导体层和导电层之间设置了绝缘层，在该半导体层和导电层之间会有短路的可能，这是由半导体层的边缘未被绝缘层充分覆盖所导致。但是，通过用等离子体处理氧化或氮化半导体层的表面，就可以防止在半导体层的边缘出现的这种覆盖缺陷。
图8B示出了形成栅极绝缘层的第二个步骤。可形成厚度为5到50nm的氮化硅层136，以覆盖形成为等离子体氧化层134的氧化硅膜和基膜。在这种情况下，可用氧化氮化硅(SiNxOy，其中x＞y)来代替氧化硅膜。在任一情况下，可形成含有氮作为主要成分的绝缘层。优选形成含有丛状态的硅的用于形成氮化硅层136的氮化硅膜。即，通过建立这样的条件以使氮化硅膜可保持电荷，可提供用于构成非易失性存储器的元件。在这种情况下，用这种一串硅包括在其中的方式沉积氮化硅膜。作为膜沉积条件，例如，硅烷和氨气和/或氢气可用作反应气体，放电功率设置为低，而反应压力设置为高。在这种情况下，硅烷和氨气的流动率优选设置在约为0.15(SiH4/NH3＝0.15)。此外，可将氮气混和入反应气体。
此外，可在等离子体氧化层134上方形成导电粒子或半导体粒子(下文称为“分散粒子”)，以便提供保持电荷的功能。作为用于形成分散粒子的方法，可使用已知的方法，诸如溅射、等离子体CVD、低压CVD、气相沉积、或微滴排放法。每个分散粒子的尺寸优选为0.1到10nm，或优选为2到5nm。作为半导体粒子的材料，可使用硅(Si)、锗(Ge)、硅—锗合金等。此外，也可使用硅微晶作为分散粒子。此外，通过在氧气氛围或氮气氛围下进行等离子体处理，可氧化或氮化分散粒子的表面。注意，除了分散粒子以外，还可提供导电层。
图8C示出了形成栅极绝缘层的第三个步骤。在氧气氛围下对氮化硅层进行等离子体处理。利用该等离子体处理，在氮化硅层136中的氮被氧取代，从而形成等离子体氧化层138。此外，在氮化硅层136中的丛状态硅也被氧化。利用等离子体处理，可形成作为等离子体氧化层138、厚度为2到10nm的氧化硅膜。
图9A示出了在逻辑部分选择性地氧化氮化硅层136的步骤。具体地说，通过在氧气氛围中进行等离子体处理来氧化在逻辑部分中的氮化硅膜136。在这种情况下，形成半导体层106a的区域设有掩膜140，以使不暴露于等离子体。利用该等离子体处理，在形成半导体层106b、106c的区域中的氮化硅膜内的氮被氧所取代，从而形成作为绝缘层的氧化硅层142。
下文将参照图1描述实现上述处理的等离子体处理装置的结构。第一处理室302是用于进行高密度等离子体处理的室，它具有类似于图2中示出的内部结构。在第一处理室302中，可进行半导体层的氮化处理。第二处理室303被用作用于沉积基底绝缘层102的室，在这种情况下，第二处理室303的内部结构类似于图3中所述的内部结构。第三处理室304是用于进行高密度等离子体处理的室，它具有类似于图2中示出的内部结构。在第三处理室304中，可进行氮化硅膜的氧化处理。第四处理室305可用作用于进行高密度等离子体处理的室。在任一情况下，这样的等离子体处理设备允许在清洁的半导体层上方连续地形成要作为栅极绝缘层的绝缘层，而不暴露于空气中。
图9B示出了形成栅极电极的步骤。在除去图9A的掩膜之后，在半导体层106a、106b和106c的上方可分别形成栅极电极144、146和148。在此示出的例子是通过层叠第一导电层144a、146a和148a及第二导电层144b、146b和148b形成栅极电极144、146和148的情况。第一导电层144a、146a和148a优选用从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)和铌(Nb)中选择的金属、或这些金属的氮化物来形成。作为金属氮化物，例如，有氮化钽、氮化钛、氮化钨、氮化钼等。这是为了增加与第二导电层144b、146b和148b的粘结，以及防止氧化。第二导电层144b、146b和148b通常可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)和铌(Nb)中选择的金属、或含有作为主要成分的此类金属的合金或化合物材料来形成。另外，第二导电层144b、146b和148b可用由诸如磷之类的杂质元素来掺杂的多晶硅为代表的半导体材料来形成。
在图9B中，每个半导体层用给予一种导电率类型或其相反的导电率的杂质来掺杂。半导体层106a用n型杂质元素来掺杂，使用栅极电极144作为掩膜。半导体层106b使用p型杂质元素来掺杂，使用栅极电极146作为掩膜。半导体层106c使用n型杂质元素来掺杂，使用栅极电极148作为掩膜。半导体层的杂质掺杂通过注入给予一种导电率类型或其相反的导电率类型的杂质元素，或在用电场加速的同时通过注入含有这种元素的各种离子来进行。该要被注入的各种离子可以是质量不同的或不是。用这样的方式，在每个半导体层中形成的杂质区域形成源极和漏极区域。在这种情况下，通过在杂质区域中提供不同的浓度也可形成低浓度杂质区域。
图9C示出了形成层间绝缘层和引线的步骤。形成覆盖栅极电极144、146和148的层间绝缘层114，并在层间绝缘层114的上方形成引线116，以同半导体层106a、106b、106c中的每一个中的源极和漏极区域电气连接。用这种方式，可获得晶体管，其中半导体层106a、106b、106c与栅极电极144、146和148重叠的部分可用作沟道区域。
具有氮化硅层136的晶体管152可作为非易失性存储器元件来工作，其中氮化硅层136起到用于蓄积半导体层106a和栅极电极144之间的电荷的作用。即，具有保持电荷功能的氮化硅膜包括在栅极绝缘层中。通过提供用等离子体处理形成的等离子体氧化层134以使得与半导体层106b、106c之间具有界面，形成在逻辑部分中的晶体管154和156的界面状态密度得到减少，从而可抑制诸如阈电压之类的特性的变化。
如上所述，尤其是，通过使用由微波激励的、具有低电子温度和高电子密度的等离子体所产生的基来进行氧化和氮化处理，可省略按照惯例所需要的膜沉积步骤，并可在由不同材料形成的叠层之间获得良好的界面。此外，可在一共用的基板上形成具有不同功能的绝缘层。
(实施例方式6)
在实施例方式5中描述的、图9A中所示的可选择性地氧化氮化硅层136的步骤可用另一个步骤来代替。在图10A中，导电层150形成在形成于存储器部分中的等离子体氧化层138上方。然后，如图10B中所示，进行刻蚀以使位于半导体层106a上方的导电层106a保持完整，并通过供给氧气或氧气源气体进行等离子体处理。在这种情况下，由于导电层150用作掩膜，可氧化没有被导电层150覆盖的氮化硅层136。导电层150也有被氧化的可能性，因此，优选使用即使当被氧化时也可保持导电性的钽、钛、钼等。此后，如图10C所示，可以层叠第一导电层和第二导电层以形成栅极电极而不用去除导电层150。因此，形成在存储器元件部分中的、要构成图形的导电层具有三层结构。
(实施例方式7)
在该实施例方式中，参照图11A到11D，将描述在不引发短沟道效应的级别内减小晶体管尺寸的情况下，在n沟道晶体管中形成与栅极电极叠加的低浓度杂质(LDD)区域的步骤。
首先，以类似于实施例方式2的方式，通过沉积作为基底绝缘层102的氮化硅膜和在其上方形成作为等离子体氧化层104的氧化硅膜，在基板101上方形成基膜。此外，形成半导体层106a和106b。
以类似于实施例方式5的方式，对半导体层106a和106b的表面进行高密度等离子体处理，从而形成厚度为1到10nm的等离子体氧化层134。该等离子体氧化层134被用作场效应晶体管的栅极绝缘层。此外，通过使用诸如等离子体CVD或溅射膜沉积技术，诸如氧化硅膜或氮化硅膜的绝缘层可层叠在等离子体氧化层134的上方。
用于形成栅极电极的导电层用单层或多层导电层来形成。在图11A中，第一导电层158用从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)和铌(Nb)中选择的金属、或这些金属的氮化物来形成。通常，当用厚度为30到50nm厚度的氮化物形成第一导电层158时，它可与位于其下方的等离子体氧化层134形成良好的接触。就是说，用牢固的粘结形成第一导电层158。作为金属氮化物，例如，有氮化钽、氮化钛、氮化钨、氮化钼等。第二导电层160通常可由从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)和铌(Nb)中选择的金属、或含有作为主要成分的此类元素的合金或化合物材料来形成。第二导电层160形成的厚度为300到600nm。另外，第二导电层160可用由诸如磷之类的杂质元素来掺杂的多晶硅为代表的半导体材料来形成。
随后，形成用于刻蚀第一导电层158和第二导电层160的掩膜图形。掩膜图形可通过光刻步骤来形成。通过使用包括辅助图形的光掩膜或掩膜原版可形成掩膜图形，该辅助图形由衍射光栅图形或具有降低光强度功能的半透射膜构成。图11A示出了故意形成为具有非均匀厚度的掩膜图形162以及没有故意形成为具有非均匀厚度的掩膜图形164和166的横截面，形成非均匀厚度是以这样的方式来进行的，即中心点比相对的端部部分厚(沿沟道方向)。
就是说，在该光刻步骤中使用的光掩膜或掩膜原版10包括能透射用于光刻胶曝光的足够的光的基板、阻止用于曝光的光的图形11、以及照相铜版12，采用该照相铜版曝光可用这样的级别(灰度级)来进行，即该级别可提供不完整的曝光状态或非曝光。具体地说，通过使用用于充分衰减要被透射的光的、具有狭缝的衍射光栅(也称为格栅)，或其它能够减少要透射的光的充分数量的其它图形(例如MoSi的薄膜)，可形成光掩膜或掩膜原版10。或者，光掩膜或掩膜原版10可设有具有分辨率极限或更小的狭缝，以使形成具有复杂形状的光刻胶。另外，在显影步骤之后，通过在改变光刻胶的形状的温度(例如，200℃)进行烘焙，可转变掩膜图形。
通过使用掩膜图形，在刻蚀第一导电层158和第二导电层160时可反映出掩膜图形162和164的形状。例如，在刻蚀后，掩膜162的形状可在第一导电层和第二导电层的形状中反映出来。这是因为在刻蚀过程中掩膜图形也被刻蚀到某些范围中。当有效地利用了这样的效果时，通过一个光刻步骤(一次曝光)，同时可形成具有不同横截面形状的多个图形。在图11A中，掩膜162被用来形成n沟道晶体管的栅极电极，掩膜164被用来形成p沟道晶体管的栅极电极，而掩膜图形166被用来形成栅极引线，该栅极引线在形成栅极电极的同时被形成，同时与栅极电极相连接。
在此描述了示例性的例子，其中形成了作为第一导电层158的氮化钽膜，同时形成作为第二导电层160的钨膜。关于用于干法刻蚀作为第二导电层160的钨膜的气体，可使用CF4、SF6、Cl2和O2。为了增加刻蚀速率，可采用使用诸如ECR(电子回旋共振)或ICP(感应耦合等离子体)的高密度等离子体源的干法刻蚀装置。另外，在使用掩膜图形162和164的情况下，为了处理具有楔形边缘和楔形侧壁的第二导电层160，可对基板侧施加负偏压。然后，通过将刻蚀气体转换到CF4和Cl2，可刻蚀作为第一导电层158的氮化钽膜。
接下来，将BCl3、Cl2和O2用作刻蚀气体，使用掩膜图形可选择性地刻蚀第一导电层158。可采用用电场加速的离子来溅射光刻胶形成的掩膜图形162和164，由此可进一步减小尺寸。在该刻蚀过程中，施加给基板侧的偏压设为低，以使第一导电层保持完整。第二导电层的边缘比第一导电层更向内凹进。
用这种方式，如图11B所示，由第一导电层158a和第二导电层160a组成的第一导电叠层的图形，形成在半导体层106a上以形成n沟道晶体管。在第一导电层边缘处的凸出将在低浓度杂质(LDD)区域的结构中被反映，该低浓度杂质(LDD)区域在随后的步骤中以自对准方式形成。在这种情况下，考虑到n沟道晶体管等的驱动条件等，可自由设定该凸出的尺寸。此外，在由第一导电层158b和第二导电层160b组成的第二导电叠层的图形形成在第二半导体层106b的上方以形成p沟道晶体管。该图像不具有像第一导电层158b凸起这样的形状。由第一导电层158c和第二导电层160c形成的图像也是如此。
图11C示出了在半导体层中形成具有一种导电率类型或其相反导电率的杂质区域的状态。用于形成源极或漏极和低浓度杂质区域170的n型杂质区域168形成在用于形成n沟道晶体管的半导体层106a中。通过将第二导电层160a用作掩膜，可用n型杂质(例如磷)对低浓度杂质区域170进行掺杂。通过将第一导电层158a和第二导电层160a用作掩膜，可用n型杂质对用于形成源极或漏极的n型杂质区域168进行掺杂。由此，在与第一导电层158a重叠的部分半导体层106a中，形成低浓度杂质区域170。即，形成了与栅极电极重叠的低浓度杂质区域。此外，在用于形成p沟道晶体管的半导体层106b中可形成用于形成源极和漏极p型杂质区域172。
此后，如图11D所示，可形成钝化层112、层间绝缘层114以及引线116。
用这种方式，通过使用包括辅助图形的光掩膜或掩膜原版，该辅助图形由衍射光栅图形或具有降低光强度功能的半透射膜构成，考虑到晶体管的驱动条件，可用柔性设计形成栅极电极和低浓度杂质区域。即，根据工作特性，具有不同的诸如驱动电压或极性(导电率)的驱动条件的晶体管可形成在普通基板的上方。此外，由于栅极电极和形成在相同层中作为栅极电极的引线可具有不同的横截面形状，可增加引线的密度。
(实施例方式8)
参照附图，将对在共用绝缘表面上方形成多个像素的方法、用于把信号输入到像素的驱动电路、用于处理视频信号的逻辑电路、进行复杂算术运算、基于程序处理数据、存储数据等进行描述。
作为像素制造方法的示例，下面将描述具有图12中所示结构的像素的制造方法。在图12中，像素设置在栅极电极(栅极引线)210和信号线224的交叉点附近，该像素包括开关晶体管234、驱动晶体管236、电容器238和发光元件240。此外，电源从电源线228被供给像素。开关晶体管234的源极和漏极中的任一个与信号线224相连接，而另一个与驱动晶体管236的栅极和电容器238的一对电极中的一个相连接。电容器238的该对电极中的另一个，以及驱动晶体管236的源极和漏极中的任一个与电源线228相连接。驱动晶体管236的源极和漏极中的另一个与发光元件240相连接。在此示出的例子是n沟道晶体管被用作开关晶体管234而p沟道晶体管被用作驱动晶体管236的情形。发光元件240具有一对电极，在电流在该对电极之间流动时可发出光。该实施例方式描述了直到将像素电极232形成为发光元件240的一对电极中的一个的制造方法，该像素电极与驱动晶体管236相连接。
作为构成逻辑电路的元件的典型制造方法，将描述CMOS(n沟道晶体管200和p沟道晶体管202)的制造方法。此外，将描述构成驱动电路的元件的典型制造方法、CMOS(n沟道晶体管204和p沟道晶体管206)的制造方法。
参照图13A到16B来描述逻辑电路和驱动电路的制造方法，而参照图17A到20B来描述像素的制造方法。注意，在其上方形成逻辑电路和驱动电路的基板与在其上方形成像素的基板相同，因此，基板由图13A到16B以及图17A到20B中的共同标号来标注。此外，公共部分由图13A到16B以及图17A到20B中的共同标号来标注。
基底绝缘层102形成在基板101的上方。非晶硅半导体层形成在基底绝缘层102的上方，然后非晶硅半导体层被结晶以形成半导体层106(图13A到17A)。对于非晶半导体层的结晶，可使用下列方法的任一种：激光结晶、利用RTA或利用退火炉的热结晶、使用促进结晶作用的金属元素的热结晶以及这些方法的组合。
使用热处理的结晶方法可与采用连续波激光器或重复频率为10MHz或更大的脉冲激光器的激光束辐射的结晶方法相结合。通过使用重复频率为10MHz或更大的连续波激光器或脉冲激光器的激光束辐射，可平整结晶的半导体层的表面。因此，形成在结晶半导体层上方的绝缘层(栅极绝缘层)可形成得较薄，这能够提高栅极绝缘层的耐压。
基板101可以是诸如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或铝硅酸盐玻璃之类的玻璃基板、石英基板、陶瓷基板等。或者，也可采用具有绝缘层表面的半导体基板。还可采用诸如塑料之类的柔性合成树脂构成的基板。基板的表面可通过诸如CMP之类的抛光来平整。或者，也可采用通过抛光和变薄玻璃基板、石英基板或半导体基板而获得的基板。
基底绝缘层102可以是由氧化硅、氮化硅、氧化氮化硅等构成绝缘层。基底绝缘层102可防止包含于基板101内的诸如Na之类的碱性金属和碱土金属扩散进入用作晶体管有源层的半导体层，否则将对晶体管的特性产生不利影响。基底绝缘层102可以为单层结构或两层或多层的叠层结构。注意，例如，在使用石英基板的情况下，若杂质扩散没有太大的关系，不需要有基底绝缘层102。
基板101的表面也可以用高密度等离子体来直接处理。高密度等离子体由微波产生，例如，频率为2.45GHz的波。注意，作为高密度等离子体，在这里可使用电子密度为1×1011到5×1013/cm3、电子温度为2eV或更低以及离子能为5eV或更低的等离子体。用这种方式，由于高密度等离子体具有这样一种特征，即在其低电子温度受激物具有低动量，与采用传统等离子体处理形成的膜相比，可形成具有小的等离子体损坏、缺陷更少的膜。通过进行上述在氮气氛围下的高密度等离子体处理，可氮化基板101的表面，例如，含有氮气(N2)和稀有气体(He、Ne、Ar、Kr和Xe中的至少一种)的氛围、含有氮气、氢气(H2)和稀有气体的氛围或含有氨气(NH3)和稀有气体的氛围。在使用用于基板101的玻璃、石英、硅晶片等的情况下，形成在基板101的表面上的氮化物层具有作为主要成分的氮化硅，因此，它可以被用作防止杂质从基板101扩散的阻止层。氧化硅膜或氧氮化硅膜还可通过等离子体CVD形成在该氮化层的上方以形成基底绝缘层102。
另外，通过对由氧化硅或氧氮化硅形成的基底绝缘层102的表面进行类似的高密度等离子体处理，可氮化基底绝缘层102的表面，尽管深度为1到10nm。例如，在形成作为基底绝缘层的氧化氮化硅膜(SiNxOy)(x＞y)之后，在含有氮的氛围中对氧化氮化硅膜进行等离子体处理，可氮化该氧化氮化硅的表面，在此之后，在氧化氮化硅膜的上方堆叠氧氮化硅膜(SiOxNy)(x＞y)。通常，用CVD或溅射形成的氧化氮化硅膜在膜的内部具有缺陷，因此膜的质量不够好。因此，通过在氮气氛围下进行等离子体处理来氮化氧化氮化硅膜，可改进氧化氮化硅膜的表面以获得致密的膜。结构，可防止形成在基板101上方的半导体元素被从基板101扩散的杂质元素所污染。
接下来，用p型杂质元素对半导体层106掺杂。这里，硼(B)被用作杂质元素(图13B和17B)。对成为晶体管的沟道形成区域的部分进行掺杂，以便控制晶体管的阈电压。
接下来，选择性地刻蚀半导体层106，以形成半导体层106a、106b、106c和106d(图13C)以及半导体层106a、106b和106c(图17C)。在图13C中的半导体层106a和106b被用于逻辑电路，而在图13C中的半导体层106c和106d被用于驱动电路，在图17C中的半导体层106a、106b、106c被用作像素。
接下来，通过用等离子体处理氧化和氮化半导体层106a、106b、106c和106d，在每一半导体层上形成等离子体氧化层134(图14A和18A)。这里，通过在含有氧的氛围中进行等离子体处理形成等离子体氧化层134，从而氧化半导体层106a、106b、106c和106d。等离子体氧化层134最好是氧化硅(SiOx)或氧氮化硅(SiOxNy)(x＞y)。由于该反应是固相反应，在等离子体氧化层134和半导体层之间的界面状态密度可控制得非常低。通常，用CVD或溅射形成的氧化硅膜和氧氮化硅膜在膜的内部具有缺陷，从而膜的质量不够好。相反，通过在氧气氛围中进行高密度等离子体处理氧化半导体层而获得的绝缘层，能够比通过CVD或溅射形成的绝缘层具有更高的密度。此外，在用CVD或溅射在半导体层上方设置导电层的情况下，且绝缘层设于二者之间，有可能在半导体层的边缘产生诸如绝缘层断开之类的覆盖缺陷。然而，通过预先用等离子体处理氧化或氮化半导体层的表面，就可以防止在半导体层边缘处的绝缘层覆盖缺陷。另外，由于用这样的高密度等离子体处理直接氧化(或氮化)半导体层(晶体硅或多晶硅)，绝缘层的厚度变化可被理想地控制得相当低。此外，由于可防止在多晶硅的晶粒边界处的超出需要的氧化进程，所以可获得良好的状态。即，利用在此示出的高密度等离子体处理固相氧化半导体层的表面，可防止在晶粒边界处发生不正常的氧化反应，并且由此可形成具有低界面状态密度的均匀绝缘层。
通过只使用高密度等离子体处理形成的等离子体氧化层134，可形成n沟道晶体管200和p沟道晶体管202的栅极绝缘层。另一方面，通过使用高密度等离子体处理形成的等离子体氧化层134的层叠，其中等离子体氧化层134为诸如通过使用等离子体或热反应的CVD所沉积的氧化硅、氧氮化硅或氮化硅，可形成n型晶体管204、p型晶体管206、开关晶体管234和驱动晶体管236的栅极绝缘层。在任一情况下，可减小具有栅极绝缘层的场效应晶体管在特性方面的变化，所述栅极绝缘层的部分或全部由用高密度等离子体形成的等离子体氧化层134构成。此外，电容器238把用高密度等离子体处理形成的等离子体氧化层124用作电介质层。等离子体氧化层134是厚度为1到15nm、优选为5到10nm的致密膜，因此，电容器238可具有大电容。
此外，对于通过用连续波(CW)激光束或重复频率为10MHz或更大的脉冲激光束来辐射使半导体层结晶获得的半导体层，在沿一个方向扫描的同时，它具有晶体沿光束扫描的方向生长的特性。通过沿扫描方向放置晶体管的沟道方向(当形成沟道时载流子流动的方向)，并将它与前述的栅极绝缘层组合，可获得这种具有小的特性变化和具有高的电子场效应迁移率的晶体管。
接下来，沉积第一导电层158和第二导电层160，以覆盖等离子体氧化层134和基底绝缘层102(图14B和18B)。第一导电层158可用氮化钽形成，而第二导电层160可用钨形成。第一导电层158和第二导电层160的材料不限于上述的材料，可使用下列材料的任何一种：从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)和铌(Nb)等中选择的元素，或含有作为主要成分的此类元素的合金或化合物材料来形成。另外，第一导电层158和第二导电层160可用由诸如磷之类的杂质元素来掺杂的多晶硅为代表的半导体材料来形成。
刻蚀第一导电层158和第二导电层160以形成由第一导电层158a和第二导电层160a组成的栅极电极174、由第一导电层158b和第二导电层160b组成的栅极电极176、以及由第一导电层158d和第二导电层160d形成的电容器电极208(图14C和18C)。另外，栅极电极210可与这些导电层的形成同时形成。
通过使用包括辅助图形的光掩膜或掩膜原版可形成这些导电层，该辅助图形由衍射光栅图形或具有降低光强度功能的半透射膜构成。即，在光刻步骤中，在曝光光刻胶的过程中，光掩膜透射的光的数量受到控制。采用这种方式，显影的光刻胶掩膜可形成为具有厚部分，比其薄的薄部分以及开口。在使用衍射光栅图形的方法中，光掩膜或掩膜原版设有具有分辨率极限或更小的狭缝，以使形成具有复杂形状的光刻胶掩膜。在显影后，在大约200℃的温度进行烘焙，以使得由光刻胶材料构成的掩膜图形被转换。通过用光刻胶掩膜刻蚀第一导电层158和第二导电层160，可形成栅极电极174、栅极电极176和电容器电极208。采用这种方式，可形成只有第一导电层的区域，而第一导电层和第二导电层被层叠的区域可采用一个光掩膜来连续地形成。
即，用5V或更低、优选小于3V的驱动电压操作的晶体管栅极绝缘层的厚度为大约10到15nm。为了在沟道长度为0.2到1μm的n沟道晶体管提供低浓度杂质区域，第一导电层158a的宽度(沟道方向的宽度)比第二导电层160a的宽度大。第一导电层158a从第二导电层160a凸出的区域可形成在漏极的一侧，以使得在随后的步骤以自对准的方式形成低浓度杂质区域。该凸出的宽度优选0.1到0.5μm。
接下来，在栅极电极174、栅极电极176和电容器电极208的上方形成绝缘层178，以使覆盖等离子体氧化层134和基底绝缘层102。形成第三导电层180，以覆盖绝缘层178。形成第四导电层182以覆盖第三导电层180(图15A和19A)。
可用CVD(等离子体CVD或热CVD)沉积的氧化硅(SiOx)膜、氮化硅(SiNx)或氧化氮化硅(SiNxOy，其中x＞y)膜形成绝缘层178。
第三导电层180可用氮化钽形成，而第四导电层182可用钨形成。第三导电层180和第四导电层182的材料不限于上述的材料，可使用下列材料的任何一种：从钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)和铌(Nb)等中选择的元素，或含有作为主要成分的此类元素的合金或化合物材料来形成。另外，第三导电层180和第四导电层182可用由诸如磷之类的杂质元素来掺杂的多晶硅为代表的半导体材料来形成。
刻蚀第三导电层180和第四导电层182以形成由第三导电层180a和第四导电层182a组成的栅极电极184、由第三导电层180b和第四导电层182b组成的栅极电极186、由第三导电层180c和第四导电层182c组成的栅极电极210以及由第三导电层180d和第四导电层182d形成的栅极电极212(图15B和19B)。
通过使用包括辅助图形的光掩膜或掩膜原版可形成这些导电层，该辅助图形由衍射光栅图形或具有降低光强度功能的半透射膜构成。即，在光刻步骤中，在曝光光刻胶的过程中，光掩膜透射的光的数量受到控制。采用这种方式，显影的光刻胶掩膜可形成为具有厚部分，比其薄的薄部分以及开口。在使用衍射光栅图形的方法中，光掩膜或掩膜原版设有具有分辨率极限或更小的狭缝，以形成具有复杂形状的光刻胶掩膜。在显影后，在大约200℃的温度进行烘焙，以使得由光刻胶材料构成的掩膜图形被转换。通过用光刻胶掩膜刻蚀第三导电层和第四导电层，可形成栅极电极184、186、210和212。采用这种方式，可形成只有第三导电层的区域，而第三导电层和第四导电层被层叠的区域可采用一个光掩膜来连续地形成。
接下来，形成覆盖半导体层106b和106d的掩膜188(图15C)，和半导体层106b和106c(图19C)。使用栅极电极174、184和210作为掩膜，用n型杂质元素(这里，磷(P)被示为例子)对半导体层106a和106c(图15C)和106a(图19C)进行掺杂。在形成第一导电层和第二导电层二者的部分用少量n型杂质元素掺杂。在既不形成第一导电层也不形成第二导电层的部分，形成用n型杂质元素掺杂的区域(下文称为杂质区域)。在形成第一导电层但不形成第二导电层的部分通过第一导电层用n型杂质元素掺杂，因此，形成了以与前述杂质区域相比浓度更低的、用n型杂质元素掺杂的区域(下文称为低浓度杂质区域或LDD区域)。第一导电层比第二导电层薄。第一导电层的厚度足够用于各种离子的通过，各种离子用10到100kV的电场来加速。在形成第三导电层和第四导电层的部分用少量的n型杂质元素来掺杂。在既不形成第三导电层也不形成第四导电层的部分，形成用n型杂质元素掺杂的区域(下文称为杂质区域)。在形成第三导电层但不形成第四导电层的部分通过第三导电层用n型杂质元素掺杂，因此，形成了以与前述杂质区域相比浓度更低的、用n型杂质元素掺杂的区域(下文称为低浓度杂质区域或LDD区域)。第三导电层比第四导电层薄。第三导电层的厚度足够用于各种离子的通过，这些离子用10到100kV的电场来加速。
用这种方式，在半导体层106a中形成n型杂质区域190a和低浓度杂质区域192(图15C)。在半导体层106c中形成n型杂质区域190b和低浓度杂质区域194(图15C)。在半导体层106a中形成n型杂质区域214和低浓度杂质区域216(图19C)。低浓度杂质区域中的每一个形成为与第一导电层重叠，从而形成与栅极电极重叠的LDD区域。用在该实施例方式中的制造方法，可用自对准方式形成与栅极电极重叠的LDD区域。
即，在用不高于5V、或优选小于3V的驱动电压操作的驱动电路的n型晶体管中，栅极绝缘层的厚度为10到120nm，或优选10到90nm，沟道区域的长度为0.2到8μm，或优选为0.52到3μm，而且低浓度杂质区域只需要设置在漏极的一侧。同时，在像素的n沟道晶体管中，可以有源极和漏极的极性(导电率)相反的情况，因此，刻蚀第三导电层180c和第四导电层182c，以使低浓度杂质区域以自对准方式形成在栅极电极的相对侧。在这种情况下，通过使用包括前述辅助图形的光掩膜或掩膜原版，各个晶体管的栅极电极可形成为具有不同的横截面形状，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。此外，尽管形成在与栅极电极相同的层上的引线(栅极引线)在连接到那的同时不需要具有不同的横截面形状，如果它是通过使用包括辅助图形的光掩膜或掩膜原版来形成的，它可以立即接受曝光，所述辅助图形由具有降低光强度功能的衍射光栅图形或半透射膜构成。
接下来，在除去掩膜188之后，形成了覆盖半导体层106a和半导体层106c的掩膜196(图15D)和半导体层106a(图19D)。通过使用栅极电极176、186和212和电容器电极208作为掩膜，半导体层106a和106d(图15D)与半导体层106b和106c(图19D)用p型杂质元素(这里，硼(B)被示为例子)掺杂。在形成第一导电层和第二导电层二者的部分几乎不用p型杂质元素掺杂。在既不形成第一导电层也不形成第二导电层的部分，形成用p型杂质元素掺杂的区域(杂质区域)。在形成第三导电层和第四导电层的部分几乎不用p型杂质元素来掺杂。在既不形成第三导电层也不形成第四导电层的部分，形成用p型杂质元素掺杂的区域(杂质区域)。在形成第三导电层但不形成第四导电层的部分通过第三导电层用p型杂质元素掺杂，因此，形成了以与前述杂质区域相比浓度更低的、用p型杂质元素掺杂的区域(下文称为低浓度杂质区域或LDD区域)。第三导电层比第四导电层薄。第三导电层的厚度足够用于各种离子的通过，这些离子用10到100kV的电场来加速。
用这种方式，在半导体层106b中形成p型杂质区域198a(图15D)。在半导体层106d中形成p型杂质区域198b(图15D)。在半导体层106b中形成p型杂质区域218(图19D)。在半导体层106c中形成p型杂质区域220和低浓度杂质区域222(图19D)。
接下来，形成层间绝缘层114，以覆盖栅极电极184、186、210和212，或者绝缘层178(图16A和20A)。
层间绝缘层114可形成为具有无机绝缘层或有机绝缘层的单层结构或叠层结构。无机绝缘层包括用CVD形成的氧化硅膜、用SOG(玻璃上旋转)形成的氧化硅膜等，而有机绝缘层包括有聚酰亚胺、聚酰胺、BCB(苯并环丁烯(benzocyclobutene))、丙烯酸、正性感光有机树脂或负性感光有机树脂制成的膜。
层间绝缘层114也可由硅和氧的键在其中构成骨架结构的材料构成。作为这种材料的取代基，可使用至少含有氢(例如烷基或芳香烃)的有机基。或者，可把氟代基用作取代基，或把氟代基和含有氢的有机基二者用作取代基。
接下来，在层间绝缘层114中形成到达杂质区域的接触孔。在接触孔上形成导电层，然后构成引线116、信号线224、引线226、电源线228和引线230的图形。此外，形成与引线230接触的像素电极232(图16B和20B)。
使用从铜(Cu)、铝(Al)、银(Ag)、金(Au)、铬(Cr)、钼(Mo)、钛(Ti)、钽(Ta)、钨(W)、镍(Ni)和碳(C)中选择的一种或多种金属，或其金属化合物，可形成引线116、信号线224、引线226、电源线228和引线230。
像素电极232可用含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡等形成。不用说，也可使用氧化铟锡(ITO)、氧化铟锌、用氧化硅掺杂的氧化铟锡等。
如上所述，可形成n沟道晶体管200、p沟道晶体管202、n沟道晶体管204、p沟道晶体管206、开关晶体管234、驱动晶体管236和电容器238。
图12B是具有图12A中示出的配置的像素的俯视图。沿着图12B中直线d-d’和f-f’的横截面对应于图20B。
在形成半导体层106a、106b、106c和106d、第一导电层(例如第一导电层158a等)、第二导电层(例如第二导电层160a等)、第三导电层(例如第三导电层180a等)、第四导电层(例如第四导电层182a等)、引线116、以及通过与像素电极232同时构成图形形成的引线的过程中，每一引线层可形成为这样的图形，即在L形边缘为直角三角形的角被除去，且被除去的三角形的一边不长于10μm，或不短于引线层宽度的五分之一，且不长于该引线层宽度的二分之一，以使该边缘是圆形的。就是说，当从上方看时引线层角的外围是弯曲的。具体地说，为了形成要成为圆形的角的外围，一部分引线层被去除，该引线层对应于直角等腰三角形，该直角三角形具有两条彼此形成边缘以构成直角的第一直线、以及与两条第一直线构成大约45度的第二直线。在除去三角形之后，在剩余的引线层中形成两个钝角。因此，优选通过适当地调节掩膜设计或刻蚀条件来刻蚀引线层，以在钝角部分形成分别与第一直线和第二直线接触的曲线。注意，彼此相等的、直角等腰三角形的两条边的各个长度不短于引线层宽度的五分之一且不长于其二分之一。此外，角的内部周围沿着角的外围也被制成圆形。通过形成要为圆形的凸出部分的角，可抑制由于在使用等离子体干法蚀刻过程中的过放电而引起的小颗粒的生成。通过形成要为圆形的凹陷部分的角可获得这样的效果，即使在清洗过程中产生小颗粒，它们也能被扫除而不会聚集在该角落中。由此，可显著提高产量。
利用在该实施例方式中示出的制造方法，逻辑电路(n沟道晶体管200和p沟道晶体管202)中CMOS的栅极绝缘层可比驱动电路(n沟道晶体管204和p沟道晶体管206)中COMS的栅极绝缘层更薄。通常，逻辑电路中待处理的信号的电压幅度比像素的驱动电路中的小。由于输入小电压幅度信号的晶体管的栅极绝缘层可依照本实施例方式的制造方法形成得较薄，多个电路可形成在共用绝缘表面的上方，以使得多个元件可具有各个电路所要求的相应功能。
此外，由本实施例方式的制造方法制造的逻辑电路中的CMOS的p沟道晶体管202不设有低浓度杂质区域(LDD区域)。同时，在逻辑电路中的CMOS的n沟道晶体管200、驱动电路中的CMOS的n沟道晶体管204和像素中的n沟道开关晶体管234中，在与设置在栅极电极侧面上一个或两个侧壁重叠的位置，沿沟道方向(载流子流动的方向)可设置低浓度区域(LDD区域)。由于只有具有显著的热电子劣化的n型晶体管可设有抑制这种劣化的LDD区域，可采用这样的方式在共用绝缘表面上方形成多个电路，使得多个元件可具有各个电路所要求的相应功能。
电容器238的电介质层可较薄。此外，通过用给予导电率类型的杂质元素通过第一导电层158d对电容器238掺杂，一部分与第一导电层158d重叠的半导体层106c的电阻会降低。这样的掺杂优选为了使与第一导电层158d部分重叠的半导体层106c起到电容器238的电极对中的一个的作用。另外，通过将第二导电层160d用作辅助电极，即使形成得较薄，第一导电层158d也可充分起到电极的作用。
如上所述，利用形成像素、驱动像素的驱动电路和在共用绝缘表面上方的逻辑电路的方法，可形成各个电路的具有合适结构的元件。因此，可提供具有高性能和高可靠性的器件。
在用这样的水平减小场效应晶体管(在此假定为n型晶体管)尺寸的情况下，以使得采用该条件，即栅极绝缘层的厚度为10到120nm或优选10到90nm、沟道长度为0.2到8μm或优选为0.52到3μm、提供低浓度杂质(LDD)区域以和栅极电极重叠且重叠的比率可根据驱动电压自由设计，而不会引起短路沟道效应。关于用1.5V到6V或优选3到5V的驱动电压工作的移位寄存器和/或逻辑电路，低浓度杂质区域被设置成与栅极电极重叠长度为0.2到1μm。关于用比上述电压更高但不高过20V、通常在8到18V范围内的电压工作的晶体管，低浓度杂质区域被设置成与栅极电极重叠长度为1到5μm。
此外，可执行引线的布局设计而不限制栅极电极的形状。因此，可用这样的方式在普通基板上方形成像素部分和驱动电路(以及，逻辑电路)，使得具有不同设计规则的晶体管可形成在各个电路部件中。因而，可减小除了像素部分之外的部分的面积(包括驱动电路、引线等的面积)，从而可减小显示屏的帧区域的面积。
该实施例方式可应用于采用电致发光元件的显示装置(EL显示装置)或采用电光功能的液晶的液晶装置。
(实施例方式9)
参照图21A到21D和22，描述了依照本发明的数码相机、计算机、设有记录介质的图像再现装置(具体地，用于再现诸如数字多功能盘(DVD)的记录介质并具有显示再现图像的显示器的装置)、电视机和手机。
图21A示出了数码相机，它包括主体412、显示部分414、成像部分、操作键416、快门418等。应注意，图21A是从显示部分414侧观看的视图，因而成像部分未示出。根据本发明，可实现具有高开口率和高分辨率显示部分的高可靠性数码相机。
图21B示出了计算机，它包括主体420、外壳441、显示部分424、键盘426、外部连接端口428、定点鼠标430等。根据本发明，可实现具有高开口率和高分辨率显示部分的高可靠性计算机。
图21C是配备记录介质的便携式图像再现装置(具体为DVD再现装置)，它包括主体432、外壳434、显示部分A 436、显示部分B 438、记录介质(例如DVD)读取部分440、操作键442、扬声器部分444等。显示部分A 436主要显示图像信息，而显示部分B 438主要显示文本信息。应注意，配备记录介质的这种图像再现装置包括家用游戏机等。根据本发明，可实现具有高开口率和高分辨率显示部分的高可靠性图像再现装置。
图21D示出了电视机，它包括外壳446、支架448、显示部分450、扬声器452、视频输入终端454等。就显示部分450和其驱动电路而言，该显示设备通过使用根据上述实施例模式中所示的制造方法形成的晶体管制造。具体地说，该显示装置包括用于显示信息的所有显示装置，诸如用于计算机、用于电视播放接收和用于显示广告的显示装置。根据本发明，可实现具有高开口率和高分辨率显示部分的高可靠性显示装置，尤其是可实现具有尺寸为22到50英寸大屏幕的大显示装置。
图22中所示的手机含有配备操作开关404、麦克风405等的主体(A)401以及具有显示板(A)408、显示板(B)409、扬声器406等的主体(B)402，主体(A)401用铰链410与主体(B)402相连接以便开合。主体(A)401和主体(B)402与线路板407一起被装入外壳403中。将显示板(A)408和显示板(B)409的像素部分设置成可从外壳403中形成的窗口中看到。
显示板(A)408和显示板(B)409中每一个的规格，诸如像素的数量，可根据手机400的功能适当地设置。例如，显示板(A)408可被用作主屏，而显示板(B)409可被用作辅屏。
根据本发明，可实现具有高开口率和高分辨率显示部分的高可靠性便携式信息终端。
取决于手机的功能和应用，根据本实施例方式的手机可改变成各种模式。例如，可通过将图像拾取器件包含在铰链410内来制成带有照相机的手机。此外，即使当操作开关404、显示板(A)408和显示板(B)409集成在一个外壳中时，也可实现上述有利效果。此外，即使当手机应用于具有多个显示部分的信息显示终端时，也可获得同样的效果。
如上所述，通过使用依照实施例方式1到8中任一的制造方法或结构，可制成各种电子设备。
本发明基于于2005年6月2日向日本专利局提交的日本优先权申请第2005-162308号，其整体内容通过引用包括在此。

Claims (30)

1.一种制造半导体器件的方法，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光使半导体层结晶；
在使所述半导体层结晶后，通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基的氧化处理，在所述半导体层上形成绝缘层；
在所述半导体层上方形成导电层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形刻蚀所述导电层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述辅助图形由半透射膜构成。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述辅助图形由衍射光栅图形构成。
4.一种制造半导体器件的方法，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光使半导体层结晶；
在使所述半导体层结晶后，通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氮基的氮化处理，在所述半导体层上形成绝缘层；
在所述半导体层上方形成导电层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形刻蚀所述导电层。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述辅助图形由半透射膜构成。
6.如权利要求4所述的半导体器件的制造方法，其特征在于，所述辅助图形由衍射光栅图形构成。
7.一种制造半导体器件的方法，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光使半导体层结晶；
在使所述半导体层结晶后，通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基的氧化处理，在所述半导体层上形成第一绝缘层；
在所述第一绝缘层的上方沉积第二绝缘层；
在所述半导体层上方形成导电层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形刻蚀所述导电层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在不暴露于空气的情况下，所述形成第一绝缘层和所述沉积第二绝缘层被连续地进行。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，所述辅助图形由半透射膜构成。
10.如权利要求7所述的半导体器件的制造方法，其特征在于，所述辅助图形由衍射光栅图形构成。
11.一种制造半导体器件的方法，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光使半导体层结晶；
在使所述半导体层结晶后，通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氮基的氮化处理，在所述半导体层上形成第一绝缘层；
在所述第一绝缘层的上方沉积第二绝缘层；
在所述半导体层上方形成导电层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形刻蚀所述导电层。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，在不暴露于空气的情况下，所述形成第一绝缘层和所述沉积第二绝缘层被连续地进行。
13.如权利要求11所述的半导体器件的制造方法，其特征在于，所述辅助图形由半透射膜构成。
14.如权利要求11所述的半导体器件的制造方法，其特征在于，所述辅助图形由衍射光栅图形构成。
15.一种制造半导体器件的方法，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光使半导体层结晶；
在结晶后，将绝缘层沉积在所述半导体层上；
使用由3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体所产生的氧基氧化所述绝缘层；
在所述半导体层上方形成导电层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形刻蚀所述导电层。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，在不暴露于空气的情况下，所述沉积绝缘层和所述氧化绝缘层被连续地进行。
17.如权利要求15所述的半导体器件的制造方法，其特征在于，所述辅助图形由半透射膜构成。
18.如权利要求15所述的半导体器件的制造方法，其特征在于，所述辅助图形由衍射光栅图形构成。
19.一种制造半导体器件的方法，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光使半导体层结晶；
在结晶后，将绝缘层沉积在所述半导体层上；
使用由3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体所产生的氮基氮化所述绝缘层；
在所述半导体层上方形成导电层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形刻蚀所述导电层。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，在不暴露于空气的情况下，所述沉积绝缘层和所述氮化绝缘层被连续地进行。
21.如权利要求19所述的半导体器件的制造方法，其特征在于，所述辅助图形由半透射膜构成。
22.如权利要求19所述的半导体器件的制造方法，其特征在于，所述辅助图形由衍射光栅图形构成。
23.一种半导体器件，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光来结晶所形成的半导体层，所述半导体层被分成多个岛形半导体层；
通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氧基的氧化处理，形成在每一所述半导体层的相对侧面和上表面上的绝缘层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形形成在每一所述半导体层上方的栅极电极。
24.如权利要求23所述的半导体器件，其特征在于，所述栅极电极由多个具有刻蚀选择性的不同层构成。
25.如权利要求23所述的半导体器件，其特征在于，所述辅助图形由半透射膜构成。
26.如权利要求23所述的半导体器件，其特征在于，所述辅助图形由衍射光栅图形构成。
27.一种半导体器件，包括：
用从连续波激光或重复频率为10MHz到100GHz的脉冲激光构成的组中选择的激光来结晶所形成的半导体层，所述半导体层被分成多个岛形半导体层；
通过使用3eV或更低的电子温度和1×1011cm-3或更大的电子密度的等离子体产生的氮基的氮化处理，形成在每一所述半导体层的相对侧面和上表面上的绝缘层；以及
通过使用包括具有降低光强度功能的辅助图形的光掩膜或掩膜原版，通过使用有意形成为具有不均匀厚度部分的第一掩膜图形和形成为具有均匀厚度的第二掩膜图形形成在每一所述半导体层上方的栅极电极。
28.如权利要求27所述的半导体器件，其特征在于，所述栅极电极由多个具有刻蚀选择性的不同层构成。
29.如权利要求27所述的半导体器件，其特征在于，所述辅助图形由半透射膜构成。
30.如权利要求27所述的半导体器件，其特征在于，所述辅助图形由衍射光栅图形构成。
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