CN1897462A - 可设定或控制时钟信号的占空比的时钟生成电路及其系统 - Google Patents

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Abstract

时钟生成电路(1A)接收基准时钟信号CLK0，将时钟信号CLK1、CLK2、CLK3分别输出到外围电路(1000、2000、3000)。通过改变时钟生成电路(1A)包含的缓冲电路(10－0A、10－1A、10－2A、10－3A)分别输出的输出缓冲信号的至少一个占空比，可以改变时钟信号CLK1、CLK2、CLK3中至少一个的占空比。

Description

可设定或控制时钟信号的占空比的时钟生成电路及其系统
本申请是2004年1月29日提交的名称为“可设定或控制时钟信号的占空比的时钟生成电路及其系统”的中国专利申请200410003378.3的分案申请。
技术领域
本发明涉及时钟生成电路及包含它的系统，具体地说，涉及生成可设定或控制占空比的时钟信号的生成电路及包含它的系统。
背景技术
LSI(大规模集成电路：Large Scale Integration)或使用LSI的系统中，时钟信号是为了取得内部元件、内部模块或外部装置的同步所必要的重要信号。内部元件、内部模块或外部装置与时钟信号的上升沿或下降沿同步进行运算和通信。
生成时钟信号的传统的时钟生成电路中，时钟信号的占空比例如固定在50％。
因而，接受时钟信号的电路的工作量在H电平(逻辑高)的期间和L电平(逻辑低)的期间不同时，由于该电路的动作频率根据工作量多的期间确定，因而动作效率下降。另外，该场合，当时钟信号的频率达到一定以上时，有消耗功率剧增的问题。
而且，接受时钟信号的电路为多个时有以下问题，即电流峰值同时发生，由EMI(电磁干扰：Electromagnetic Interference)等引起的噪声增大。
作为解决上述诸问题的装置，例如，可考虑改变时钟信号的占空比。特开平6-164379号公报和特开昭62-42613号公报记载了改变时钟信号的占空比的装置。
特开平6-164379号公报记载的传统时钟生成电路包括相位比较器和施加该相位比较器的输出的频率控制电压发生部，通过电容充放电电流可任意设定频率的占空比。
特开昭62-42613号公报记载的传统的时钟生成电路，通过延迟电路和逻辑电路可以增加或减少输入时钟的占空比，通过改变延迟时间可以可变地微调该占空比。
但是，改变时钟信号的占空比的装置不限于上述先行文献记载的装置。时钟信号的占空比最好可以根据接受时钟信号的电路规模和特性柔性设定。
本发明的目的是提供：可以根据接受时钟信号的电路规模和特性柔性设定或控制时钟信号的占空比的时钟生成电路及包含它的系统。
发明内容
本发明一个方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；缓冲处理部，对时钟信号进行缓冲处理。缓冲处理部包含缓冲处理时钟信号的至少一个缓冲电路，使得时钟信号的逻辑高的期间和逻辑低的期间互异。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率且逻辑高的期间和逻辑低的期间互异的时钟信号；缓冲处理部，对时钟信号进行缓冲处理。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；输出占空比控制信号的波形生成电路；接受时钟信号及占空比控制信号的AND门。占空比控制信号中，时钟信号及占空比控制信号都为逻辑高的期间和除此以外的期间的比率不同。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；输出占空比控制信号的波形生成电路；接受时钟信号及占空比控制信号的OR门。占空比控制信号中，时钟信号及占空比控制信号都为逻辑低的期间和除此以外的期间的比率不同。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；缓冲处理时钟信号的缓冲处理部。缓冲处理部包括可改变时钟信号的占空比的至少一个缓冲电路。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；缓冲处理时钟信号的缓冲处理部。倍增电路可以改变时钟信号的占空比。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；生成占空比控制信号的波形生成电路；接受时钟信号及占空比控制信号的AND门。在占空比控制信号中，时钟信号及占空比控制信号都为逻辑高的期间和除此以外的期间的比率可以改变。
本发明又一方面的时钟生成电路，包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；生成占空比控制信号的波形生成电路；接受时钟信号及占空比控制信号的OR门。在占空比控制信号中，时钟信号及占空比控制信号都为逻辑低的期间和除此以外的期间的比率可以改变。
本发明一个方面的系统，包括：输出时钟信号的时钟生成电路；用控制信号控制时钟信号的占空比的时钟控制用电路；控制时钟控制用电路的中央处理装置。时钟生成电路包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；缓冲处理时钟信号的缓冲处理部。缓冲处理部包括可改变时钟信号的占空比的至少一个缓冲电路。
本发明又一方面的系统，包括：输出时钟信号的时钟生成电路；用控制信号控制时钟信号的占空比的时钟控制用电路；控制时钟控制用电路的中央处理装置。时钟生成电路包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；缓冲处理时钟信号的缓冲处理部。倍增电路可改变时钟信号的占空比。
本发明又一方面的系统，包括：输出时钟信号的时钟生成电路；用控制信号控制时钟信号的占空比的时钟控制用电路；控制时钟控制用电路的中央处理装置。时钟生成电路包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；生成占空比控制信号的波形生成电路；接受时钟信号及占空比控制信号的AND门。在占空比控制信号中，时钟信号及占空比控制信号都为逻辑高的期间和除此以外的期间的比率可以改变。
本发明又一方面的系统，包括：输出时钟信号的时钟生成电路；用控制信号控制时钟信号的占空比的时钟控制用电路；控制时钟控制用电路的中央处理装置。时钟生成电路包括：倍增电路，它接受基准时钟信号的输入，输出具有与基准时钟信号相同频率或倍增频率的时钟信号；生成占空比控制信号的波形生成电路；接受时钟信号及占空比控制信号的OR门。在占空比控制信号中，时钟信号及占空比控制信号都为逻辑低的期间和除此以外的期间的比率可以改变。
如上所述，根据本发明，根据接收时钟信号的电路的规模和特性，可柔性设定或控制时钟信号的占空比。
通过参考图面而理解的本发明的详细说明，本发明的上述及其他目的、特征、方面及优点将变得清楚。
附图说明
图1是本发明实施例1的时钟生成电路1A及其外围电路的方框图。
图2是本发明实施例1的缓冲电路10a的电路构成的电路图。
图3是说明本发明实施例1的缓冲电路10a的电路动作的动作波形图。
图4是本发明实施例1的缓冲电路10b的电路构成的电路图。
图5是说明本发明实施例1的缓冲电路10b的电路动作的动作波形图。
图6是本发明实施例1的缓冲电路10c的电路构成的电路图。
图7是本发明实施例1的缓冲电路10d的电路构成的电路图。
图8是说明本发明实施例1的缓冲电路10d的电路动作的动作波形图。
图9是本发明实施例1的缓冲电路10e的电路构成的电路图。
图10是本发明实施例1的缓冲电路10f的电路构成的电路图。
图11是说明本发明实施例1的缓冲电路10f的电路动作的动作波形图。
图12是本发明实施例1的缓冲电路10g的电路构成的电路图。
图13是说明本发明实施例1的缓冲电路10g的电路动作的动作波形图。
图14是本发明实施例2的时钟生成电路1B及其外围电路的方框图。
图15是本发明实施例2的PLL电路2a的电路构成的电路图。
图16是说明本发明实施例2的PLL电路2a的电路动作的动作波形图。
图17是本发明实施例2的PLL电路2b的电路构成的电路图。
图18是说明本发明实施例2的PLL电路2b的电路动作的动作波形图。
图19是本发明实施例3的时钟生成电路1C的电路构成的电路图。
图20是说明本发明实施例3的时钟生成电路1C的电路动作的动作波形图。
图21是本发明实施例3的时钟生成电路1D的电路构成的电路图。
图22是说明本发明实施例3的时钟生成电路1D的电路动作的动作波形图。
图23是本发明实施例4的系统100的构成的方框图。
图24是本发明实施例4的系统200的构成的方框图。
图25是本发明实施例4的系统300的构成的方框图。
图26是本发明实施例4的系统400的构成的方框图。
图27是本发明实施例4的系统500的构成的方框图。
图28是本发明实施例4的系统600的构成的方框图。
具体实施方式
以下，参照图面详细说明本发明实施例。另外，图中同一或相当部分附上同一符号，不重复其说明。
[实施例1]
图1是本发明实施例1的时钟生成电路1A及其外围电路的方框图。
图1所示实施例1的时钟生成电路1A接收基准时钟信号CLK0，将时钟信号CLK1、CLK2、CLK3分别输出到外围电路1000、2000、3000。这里，外围电路1000、2000、3000是假定诸如随机逻辑电路、运算器电路、寄存器电路、存储器电路、模拟电路等的电路。
时钟生成电路1A包括PLL(锁相环：Phase Locked Loop)电路2和缓冲电路10-0A、10-1A、10-2A、10-3A。PLL电路2接受基准时钟信号CLK0。缓冲电路10-0A接受PLL电路2的输出。缓冲电路10-1A、10-2A、10-3A接受缓冲电路10-0A的输出，分别输出时钟信号CLK1、CLK2、CLK3。
实施例1的时钟生成电路1A通过改变缓冲电路10-0A、10-1A、10-2A、10-3A分别输出的输出缓冲信号的至少一个占空比，柔性改变时钟生成电路1A输出的时钟信号的占空比。
以下，说明构成缓冲电路10-0A、10-1A、10-2A、10-3A中至少一个的实施例1的缓冲电路的各具体的构成例。
图2是本发明实施例1的缓冲电路10a的电路构成的电路图。
图2所示实施例1的缓冲电路10a由反相器11、14进行2级串联而构成。反相器11接受输入缓冲信号BIN。反相器14接受反相器11的输出，将输出缓冲信号BOUT输出。
反相器11包含在电源结点和接地结点之间串联的P沟道MOS晶体管12及N沟道MOS晶体管13。输入缓冲信号BIN输入P沟道MOS晶体管12及N沟道MOS晶体管13的栅极。P沟道MOS晶体管及N沟道MOS晶体管13的漏极与反相器14的输入端子连接。
图2所示实施例1的缓冲电路10a中，与P沟道MOS晶体管12的输入信号的门延迟相比，N沟道MOS晶体管13的输入信号的门延迟量大。门延迟量的大小主要取决于MOS晶体管的源极-漏极电流的差异。
图3是说明本发明实施例1的缓冲电路10a的电路动作的动作波形图。
由于与P沟MOS晶体管12的输入信号的门延迟量相比，N沟道MOS晶体管13的输入信号的门延迟量较大，因而，对于反相器11中的输入缓冲信号BIN的延迟量，从H电平向L电平迁移时比从L电平向H电平迁移时大。
因此，输入缓冲信号BIN的占空比为50％时，如图3所示，输出缓冲信号BOUT中，H电平的期间TH变得比L电平的期间TL长。另外，以下若没有特别说明，输入缓冲信号BIN的占空比采用50％。另外，以下，晶体管的输入信号的门延迟量的大小也表现为晶体管的驱动能力的大小。
另外，实施例1的缓冲电路10a中，虽然N沟道MOS晶体管13的输入信号的门延迟量变大，但是相反，P沟道MOS晶体管12的输入信号的门延迟量也可能变大。此时，输出缓冲信号BOUT的L电平的期间变长，因而，有利于L电平的期间中运算量多的电路或系统。
另外，实施例1的缓冲电路10a中，虽然使前级的反相器11所包含的P沟道MOS晶体管12及N沟道MOS晶体管13的输入信号的门延迟量互不相同，但是也可将其施加到后级的反相器14。该场合也可获得同样的效果。
如上所述，实施例1的缓冲电路10a采用驱动能力互异的晶体管可改变输出缓冲信号的占空比。因此，一旦被制造，则难以改变输出缓冲信号的占空比。因而，接着说明可解决这样的问题的缓冲电路。另外，以下，若没有特别说明，电路所包含的晶体管的驱动能力全部相同。
图4是本发明实施例1的缓冲电路10b的电路构成的电路图。
图4所示实施例1的缓冲电路10b由反相器21、29通过2级串联构成。反相器21包含在电源结点和接地结点之间串联的P沟道MOS晶体管22及N沟道MOS晶体管23以及驱动能力控制电路24。
P沟道MOS晶体管22及N沟道MOS晶体管23的两个栅极接受输入缓冲信号BIN。反相器29接受来自输出结点Nb的输入，并将输出缓冲信号BOUT输出。
驱动能力控制电路24包括：一个输入反相的OR门25、AND门26、在电源结点和接地结点之间串联的P沟道MOS晶体管27及N沟道MOS晶体管28。P沟道MOS晶体管22、27在电源结点和输出结点Nb之间并联。N沟道MOS晶体管23、28在输出结点Nb和接地结点之间并联。
OR门25接收输入缓冲信号BIN及反相的驱动能力控制信号DRVP，其输出与P沟道MOS晶体管27的栅极连接。AND门26接收输入缓冲信号BIN及驱动能力控制信号DRVN，其输出与N沟道MOS晶体管28的栅极连接。
图5是说明本发明实施例1的缓冲电路10b的电路动作的动作波形图。
驱动能力控制信号DRVP、DRVN都为L电平(时刻t1以前)时，驱动能力控制电路24内的逻辑门25、AND门26分别输出H电平、L电平。结果，P沟道MOS晶体管27及N沟道MOS晶体管28都截止。
从而，缓冲电路10b在时刻t1以前，反相器21中的P沟道MOS晶体管22、27侧和N沟道MOS晶体管23、28侧的驱动能力变得相同。从而，如图5所示，输入缓冲信号BIN在时刻t1以前，保持原样地延迟一定时间后，作为输出缓冲信号BOUT输出。
驱动能力控制信号DRVP、DRVN分别为H电平、L电平(时刻t1～t2)时，逻辑门25的输出与输入缓冲信号BIN的变化联动，而AND门26的输出总是为L电平。结果，输入缓冲信号BIN为L电平时，P沟道MOS晶体管22、27都导通，而输入缓冲信号BIN为H电平时，仅仅N沟道MOS晶体管23导通，而N沟道MOS晶体管28保持截止。
因而，缓冲电路10b在时刻t1～t2，反相器21内的P沟道MOS晶体管22、27侧的驱动能力变得比N沟道MOS晶体管23、28侧的驱动能力大，即，对于反相器21中的输入缓冲信号BIN的延迟量，从L电平向H电平迁移时比从H电平向L电平迁移时大。从而，输出缓冲信号BOUT如图5所示，在时刻t1～t2中，L电平的期间TL1变得比H电平的期间TH1长。
驱动能力控制信号DRVP、DRVN分别为L电平、H电平(时刻t2以后)时，逻辑门25的输出总是为H电平，而AND门26的输出与输入缓冲信号BIN的变化联动。结果，输入缓冲信号BIN为L电平时，仅仅P沟道MOS晶体管22导通，P沟道MOS晶体管27保持截止，而输入缓冲信号BIN为H电平时，N沟道MOS晶体管23、28都导通。
因而，缓冲电路10b在时刻t2以后，反相器21内的N沟道MOS晶体管23、28侧的驱动能力变得比P沟道MOS晶体管22、27侧的驱动能力的大。即，对于反相器21中的输入缓冲信号BIN的延迟量，从H电平向L电平迁移时比从L电平向H电平迁移时大。从而，输出缓冲信号BOUT如图5所示，在时刻t2以后，H电平的期间TH2变得比L电平的期间TL2长。
这样，实施例1的缓冲电路10b中，在反相器21中设置驱动能力控制电路25，用驱动能力控制信号DRVP、DRVN控制P沟道MOS晶体管侧的驱动能力和N沟道MOS晶体管侧的驱动能力，可以调节输出缓冲信号BOUT的占空比。
图6是本发明的实施例1的缓冲电路10c的电路构成的电路图。
图6所示缓冲器电路10c是将图4所示缓冲器电路10b的反相器21置换成反相器31而构成。反相器31中，驱动能力控制电路24多级设置成驱动能力控制电路24.1、24.2、...，这点与反相器21不同。这样，通过多级设置驱动能力控制电路24，可以更精细地调节输出缓冲器信号BOUT的占空比。
图2～6中说明的缓冲器电路10a～10c中，利用晶体管的驱动能力的差控制占空比，也可以利用反相器间的信号延迟控制占空比。接着说明这样的实施例。
图7是本发明的实施例1的缓冲器电路10d的电路构成的电路图。
图7所示实施例1的缓冲电路10d包含：反相器41、定时控制电路44、反相器49。
反相器41具有在电源结点和接地结点之间串联的P沟道MOS晶体管42及N沟道MOS晶体管43。输入缓冲信号BIN输入P沟道MOS晶体管42及N沟道MOS晶体管43的栅极。
定时控制电路44包括：NAND门45、AND门46以及在电源结点和接地结点之间串联的P沟道MOS晶体管47及N沟道MOS晶体管48。NAND门45接收定时控制信号TMGP及输入缓冲信号BIN，其输出与P沟道MOS晶体管47的栅极连接。AND门46接收定时控制信号TMGN及输入缓冲信号BIN，其输出与N沟道MOS晶体管48的栅极连接。
反相器49接受来自P沟道MOS晶体管42、47及N沟道MOS晶体管43、48的漏极的输入，将输出缓冲信号BOUT输出。
图8是说明本发明实施例1的缓冲电路10d的电路动作的动作波形图。
定时控制信号TMGP、TMGN都为L电平(时刻t1以前)时，定时控制电路44内的NAND门45、AND门46分别输出H电平、L电平。结果，P沟道MOS晶体管47、N沟道MOS晶体管48都截止。
从而，缓冲电路10d等价于反相器41和反相器49直接连接。从而，输入缓冲信号BIN如图8所示，在时刻t1以前，保持原样地延迟一定时间后，作为输出缓冲信号BOUT输出。
定时控制信号TMGP、TMGN分别为H电平、L电平(时刻t1～t2)时，在定时控制电路44内，NAND门45在输入缓冲信号BIN分别为H电平、L电平时分别输出L电平、H电平，AND门46总是输出L电平。
因而，若输入缓冲信号BIN成为H电平，则从反相器41向反相器49输出L电平的信号，输出缓冲信号BOUT最初成为H电平，然后，由于定时控制电路44内的P沟道MOS晶体管47导通，电源电位VCC(H电平)施加到反相器49的输入，因而，输出缓冲信号BOUT将成为L电平。
从而，定时控制信号TMGP、TMGN分别为H电平、L电平(时刻t1～t2)时，输出缓冲信号BOUT如图8所示，L电平的期间TL1变得比H电平的期间TH1长。
定时控制信号TMGP、TMGN分别为L电平、H电平(时刻t2以后)时，在定时控制电路44内，NAND门45总是输出H电平，AND门46在输入缓冲信号BIN分别为H电平、L电平时分别输出H电平、L电平。
因而，输入缓冲信号BIN若成为H电平，则从反相器41向反相器49输出L电平的信号，在输出缓冲信号BOUT成为H电平的同时，定时控制电路44内的N沟道MOS晶体管48导通，接地电位GND(L电平)施加到反相器49的输入。然后，输入缓冲信号BIN若成为L电平，则从反相器41向反相器49输出H电平的信号，由于N沟道MOS晶体管48保持一段时间的导通，因而接地电位GND(L电平)保持一段时间地施加到反相器49的输入，输出缓冲信号BOUT保持一段时间的H电平。
从而，定时控制信号TMGP、TMGN分别为L电平、H电平(时刻t2以后)时，输出缓冲信号BOUT如图8所示，H电平的期间TH2变得比L电平的期间TL2长。
这样，实施例1的缓冲电路10d中，在反相器41和反相器49之间插入定时控制电路44，用定时控制信号TMGP、TMGN来控制反相器间的信号延迟，可以调节输出缓冲信号BOUT的占空比。
图9是本发明实施例1的缓冲电路10e的电路构成的电路图。
图9所示实施例1的缓冲电路10e中，将图7所示缓冲电路10d中的定时控制电路44分成多级，如定时控制电路44.1、44.2、...。这样，通过多级设置定时控制电路44，可以更精细地调节输出缓冲信号BOUT的占空比。
图10是本发明实施例1的缓冲电路10f的电路构成的电路图。
图10所示实施例1的缓冲电路10f包括延迟电路51和AND门52。延迟电路51可以根据延迟控制信号DLY控制延迟时间。AND门52接收由延迟电路51延迟的输入缓冲信号BIN及未由延迟电路51延迟的输入缓冲信号BIN，将输出缓冲信号BOUT输出。
图11是说明本发明实施例1的缓冲电路10f的电路动作的动作波形图。这里，为了简单，说明延迟控制信号DLY在H电平及L电平的2值之间变化的情况。但是，这只是一个示例，延迟控制信号DLY一般可以是多值或可以连续变化。
延迟控制信号DLY为L电平(时刻t1以前)时，延迟电路51以某规定的延迟时间DLY1来延迟输入信号。输入缓冲信号BIN从H电平向L电平迁移时，AND门52接收未由延迟电路51延迟的输入缓冲信号BIN，其输出即刻从H电平向L电平迁移。另一方面，输入缓冲信号BIN从L电平向H电平迁移时，在由延迟电路51以延迟时间DLY1延迟的输入缓冲信号BIN到达之前，AND门52的输出不从L电平向H电平迁移。从而，输出缓冲信号BOUT如图11所示，在时刻t1以前，L电平的期间TL1变得比H电平的期间TH长。
延迟控制信号DLY为H电平(时刻t1以后)时，延迟电路51以某规定的延迟时间DLY2延迟输入信号。从而，输出缓冲信号BOUT如图11所示，在时刻t1以后，L电平的期间TL2变得比H电平的期间TH长。另外，由于延迟时间DLY2假定比延迟时间DLY1长，因而时刻t1以后的L电平的期间TL2变得比时刻t1以前的L电平的期问TL1长。
这样，在实施例1的缓冲电路10f中设置延迟电路，它可在AND门的一个输入之前通过延迟控制信号控制延迟时间的长度，从而可根据延迟控制信号改变输出缓冲信号BOUT的占空比。
图12是本发明实施例1的缓冲电路10g的电路构成的电路图。
图12所示实施例1的缓冲电路10g具备延迟电路51和OR门53，延迟电路51可根据延迟控制信号DLY控制延迟时间，OR门53接收由延迟电路51延迟的输入缓冲信号BIN及未由延迟电路51延迟的输入缓冲信号BIN，将输出缓冲信号BOUT输出。
图13是说明本发明实施例1的缓冲电路10g的电路动作的动作波形图。这里，为了简单，说明延迟控制信号DLY在H电平及L电平的2值之间变化的情况。但是，这只是一个示例，延迟控制信号DLY一般可以是多值或可以连续变化。
延迟控制信号DLY为L电平(时刻t1以前)时，延迟电路51以某规定的延迟时间DLY1延迟输入信号。输入缓冲信号BIN从L电平向H电平迁移时，OR门53接收未由延迟电路51延迟的输入缓冲信号BIN，其输出即刻从L电平向H电平迁移。另一方面，输入缓冲信号BIN从H电平向L电平迁移时，在由延迟电路51以延迟时间DLY1延迟的输入缓冲信号BIN到达之前，OR门53的输出不从H电平向L电平迁移。从而，输出缓冲信号BOUT如图13所示，在时刻t1以前，H电平的期间TH1变得比L电平的期间TL长。
延迟控制信号DLY为H电平(时刻t1以后)时，延迟电路51以某规定的延迟时间DLY2延迟输入信号。从而，输出缓冲信号BOUT如图13所示，时刻t1以后，H电平的期间TH2变得比L电平的期间TL长。另外，由于延迟时间DLY2假定比延迟时间DLY1长，因而，时刻t1以后的H电平的期间TH2变得比时刻t1以前的H电平的期间TH1长。
这样，实施例1的缓冲电路10g中设置延迟电路，它可在OR门的一个输入之前通过延迟控制信号控制延迟时间的长度，从而可根据延迟控制信号改变输出缓冲信号BOUT的占空比。
以下，根据具体例，说明如何将以上说明的实施例1的缓冲电路10a～10g适用于图1的时钟生成电路1A中的缓冲电路10-0A、10-1A、10-2A、10-3A。
例如，分别被输入时钟信号CLK1～CLK3的全部外围电路1000～3000中，H电平的期间中的运算量多时，若将实施例1的缓冲电路10a～10g适用于缓冲器10-0A，则全部时钟信号CLK1～CLK3中，H电平的期间可变长，可实现外围电路1000～3000的高速化及低功率化。
另外，例如，仅仅在被输入时钟信号CLK1的外围电路1000中，H电平的期间中的运算量多时，若将实施例1的缓冲电路10a～10g适用于缓冲器10-1A，则仅仅在H电平的期间中的运算量多的外围电路1000中可使时钟信号CLK1的H电平的期间变长，结果可以有效地使所有外围电路1000～3000高速化及低功率化。
该场合，由于时钟信号CLK1和CLK2、CLK3的下降沿错开，因而在下降沿动作的外围电路1000和外围电路2000、3000的动作定时也错开。从而，由于外围电路1000～3000中的电流峰值的定时错开，例如将时钟生成电路1A嵌入LSI时，由过电流引起LSI的误动作的可能性降低，可降低EMI等引起的噪声。
这样，时钟信号CLK1、CLK2、CLK3的占空比的设定可考虑对所有外围电路1000～3000进行，也可考虑对外围电路1000～3000中的某特定的电路进行。这样，响应系统，通过柔性设定时钟信号的占空比，可构成使各模块发挥最高的性能的系统。
另外，作为本发明的实施例1的时钟生成电路1A的一例，参照图1，考虑在缓冲电路10-0A、10-1A、10-2A、10-3A的至少一个中形成使电源电位VCC或接地电位GND变化的构成。该场合，由于该缓冲电路的逻辑阈值偏移，因而可以改变输出缓冲信号的占空比。另外，通过由控制信号控制该电源电位VCC或接地电位GND的变化量，可通过控制信号调节输出缓冲信号的占空比。
另外，作为本发明的实施例1的时钟生成电路1 A的其他一例，参照图1，考虑在缓冲电路10-0A、10-1A、10-2A、10-3A的至少一个中形成使该缓冲电路所包含的晶体管的基板电位变化的构成。该场合，由于该缓冲电路的逻辑阈值偏移，因而可以改变输出缓冲信号的占空比。另外，通过由控制信号控制该晶体管的基板电位的变化量，可由控制信号调节输出缓冲信号的占空比。
如上所述，根据实施例1，通过改变时钟生成电路1A的构成要素即缓冲电路10-0A、10-1A、10-2A、10-3A分别输出的输出缓冲信号的至少一个占空比，可实现包含时钟生成电路1A的系统的高速化及低功率化。
[实施例2]
图14是本发明实施例2的时钟生成电路1B及其外围电路的方框图。
图14所示实施例2的时钟生成电路1B接受基准时钟信号CLK0，将时钟信号CLK1、CLK2、CLK3分别输出到外围电路1000、2000、3000。这里，外围电路1000、2000、3000假定是例如随机逻辑电路、运算器电路、寄存器电路、存储器电路、模拟电路等的电路。
时钟生成电路1B包括PLL电路2B和缓冲电路10-0、10-1、10-2、10-3。PLL电路2B接受基准时钟信号CLK0。缓冲电路10-0接受PLL电路2B的输出。缓冲电路10-1、10-2、10-3接受缓冲电路10-0的输出，分别输出时钟信号CLK1、CLK2、CLK3。
实施例2的时钟生成电路1B通过改变PLL电路2B输出的输出PLL信号的占空比来改变时钟生成电路1B输出的时钟信号的占空比。
以下，说明构成PLL电路2B的实施例2的PLL电路的各具体的构成例。
图15是本发明实施例2的PLL电路2a的电路构成的电路图。
图15所示实施例2的PLL电路2a是数字PLL电路，包括比较器61、控制电路62、计数器63、延迟线64、AND门65。另外，延迟线64的输出信号反相输入AND门65的一个输入端子。
延迟线64及AND门65构成环形振荡器66。通过环形振荡器66的振荡，从AND门65将输出PLL信号POUT输出。输出PLL信号POUT反馈到延迟线64，同时向比较器61及控制电路62输入。
比较器61比较输出PLL信号POUT和基准时钟信号CLK0的相位，将该相位比较结果向计数器63输出。
计数值控制信号PCNT被激活时，控制电路62使计数器63输出的数字计数值CNT增减。另外，控制电路62将控制环形振荡器66的振荡的使能信号EN向AND门65的另一输入端子输出。
计数器63根据比较器61输出的相位比较结果确定数字计数值CNT。当计数值控制信号PCNT被激活时，该数字计数值CNT根据控制电路62输出的数字计数值CNT的增减指示而增减。
延迟线64接受计数器63输出的数字计数值CNT，调节延迟时间。通过改变延迟线64的延迟时间，来改变AND门65输出的输出PLL信号POUT的占空比。输出PLL信号POUT成为具有与基准时钟信号CKL0相同频率或其倍增频率。
图16是说明本发明实施例2的PLL电路2a的电路动作的动作波形图。
计数值控制信号PCNT为L电平(时刻t1以前)时，由于控制电路62不输出数字计数值CNT的增减指示，因而环形振荡器66的振荡状态稳定，数字计数值CNT取一定值n。此时，输出PLL信号POUT的占空比成为50％。
计数值控制信号PCNT为H电平(时刻t1以后)时，控制电路62输出数字计数值CNT的增减指示，数字计数值CNT在输出PLL信号POUT的上升时切换成n+1，在下降时切换成n-1。结果，延迟线64的延迟时间在输出PLL信号POUT为H电平时变长，L电平时变短。
从而，计数值控制信号PCNT为H电平时，如图16所示，输出PLL信号POUT的H电平的期间变得比L电平的期间长，占空比从50％开始变化。这样，实施例2的PLL电路2a中，通过操作计数值控制信号PCNT的激活/去激活，可以调节输出PLL信号POUT的占空比。
另外，实施例2的PLL电路2a中，根据输出PLL信号POUT的上升/下降将数字计数值CNT切换到n+1/n-1，但这只是一个示例，一般，可以切换到n+p/n-p(p是自然数)。
另外，上述说明中，说明了通过计数值控制信号PCNT的激活/去激活来控制输出PLL信号POUT的占空比的情况，但是，也不一定要可以控制输出PLL信号POUT的占空比。例如，通过将计数值控制信号PCNT固定在H电平，可以使输出PLL信号POUT的H电平的期间和L电平的期间的比率总是保持一定以上的差。此时，由于没有计数值控制信号PCNT的激活/去激活，输出PLL信号POUT的H电平的期间和L电平的期间的比率变得稳定。
图17是本发明实施例2的PLL电路2b的电路构成的电路图。
图17所示实施例2的PLL电路2b是数字PLL电路，包括比较器71、控制电路72、计数器73、延迟线74、75、NAND门76、选择器77、AND门78。另外，选择器77的输出信号反相输入AND门78的一个输入端子。
延迟线74、75、选择器77及AND门78构成环形振荡器79。通过环形振荡器79的振荡，从AND门78将输出PLL信号POUT输出。输出PLL信号POUT反馈到延迟线74，同时向NAND门76的一个输入端子及比较器71输出。
比较器71比较输出PLL信号POUT和基准时钟信号CLK0的相位，将该相位比较结果向计数器73输出。控制电路72将控制环形振荡器79的振荡的使能信号EN向AND门78的另一个输入端子输出。计数器73根据比较器71输出的相位比较结果，确定数字计数值CNT。
延迟线74、75接受计数器7 3输出的数字计数值CNT，确定延迟时间。延迟线74输出的输出信号输入延迟线75，同时输入选择器77的输入端子B，延迟线75输出的输出信号输入选择器77的输入端子A。
NAND门76接受选择器控制信号PSEL及输出PLL信号POUT，向选择器77输出选择信号SEL。选择器77在选择信号SEL为L电平时从输入端子A接受输入信号，在选择信号SEL为H电平时从输入端子B接受输入信号，反相输出到AND门78的一个输入端子。
图18是说明本发明实施例2的PLL电路2b的电路动作的动作波形图。
选择器控制信号PSEL为L电平(时刻t1以前)时，不管输出PLL信号POUT的状态如何，选择信号SEL总是H电平。因而，选择器77总是选择不经由延迟线75的输入端子B。从而，此时环形振荡器79稳定，输出PLL信号POUT的占空比成为50％。
选择器控制信号PSEL为H电平(时刻t1以后)时，选择信号SEL成为输出PLL信号POUT的反相信号。在时刻t1，由于输出PLL信号POUT为H电平，因而选择信号SEL切换成L电平，选择器77选择输入端子A。结果，环形振荡器79的延迟时间延长经由延迟线75的量。
然后，输出PLL信号若成为L电平，则选择信号SEL切换成H电平，选择器77选择输入端子B。结果，环形振荡器79的延迟时间缩短不经由延迟线75的量。从而，选择器控制信号PSEL为H电平时，如图18所示，输出PLL信号POUT的H电平的期间比L电平的期间长，占空比从50％开始变化。
这样，实施例2的PLL电路2b中，通过操作选择器控制信号PSEL，可以调节输出PLL信号POUT的占空比。
上述说明中，说明了通过选择器控制信号PSEL的激活/去激活控制输出PLL信号POUT的占空比的情况，但是也不一定要可以控制输出PLL信号POUT的占空比。例如，通过将选择器控制信号PSEL固定在H电平，可以使输出PLL信号POUT的H电平的期间和L电平期间的比率总是保持一定以上的差。此时，由于没有选择器控制信号PSEL的激活/去激活，输出PLL信号POUT的H电平的期间和L电平的期间的比率变得稳定。
以上说明的如实施例2的PLL电路2a、2b的数字PLL电路的场合，计数器输出的数字计数值，基本上由此时的输出PLL信号的周期和该数字PLL电路所包含的晶体管的门延迟的比，即「输出PLL信号的周期/门延迟」确定。门延迟受晶体管的特性的影响，晶体管的特性受晶体管的制造工艺的偏差以及温度、电压等的影响。
现在，考虑将用来自数字PLL电路的输出PLL信号操作的电路与该数字PLL电路在同一基板上设置的情况，当「输出PLL信号的周期/门延迟」小的场合，由于用来自数字PLL电路的输出PLL信号操作的电路对于输出PLL信号的动作容限小，因而，可有效地根据需要改变输出PLL信号的占空比。「输出PLL信号的周期/门延迟」大的场合，由于用来自数字PLL电路的输出PLL信号操作的电路对于输出PLL信号的动作容限足够，因而即使改变输出PLL信号的占空比也几乎没有效果，输出PLL信号的占空比可以是50％。
另外，考虑用软件改变数字PLL电路输出的输出PLL信号的频率的情况。输出PLL信号的频率高的场合，由于用数字PLL电路的输出PLL信号操作的电路对于输出PLL信号的动作容限小，因而，可有效地根据需要改变输出PLL信号的占空比。输出PLL信号的频率低的场合，由于用来自数字PLL电路的输出PLL信号操作的电路对于输出PLL信号的动作容限足够，因而即使改变输出PLL信号的占空比也几乎没有效果，输出PLL信号的占空比可以是50％。
如上所述，根据实施例2，通过改变时钟生成电路1B的构成要素即PLL电路2B输出的输出PLL信号POUT的占空比，可以实现包含时钟生成电路1B的系统的高速化及低功率化。
[实施例3]
图19是本发明实施例3的时钟生成电路1C的电路构成的电路图。
图19所示实施例3的时钟生成电路1C包括PLL电路2、波形生成电路81a、AND门82。
PLL电路2接受基准时钟信号CLK0的输入，输出成为基准时钟信号CLK0的频率的3倍的输出PLL信号POUT。另外，PLL电路2也可以是模拟PLL电路或数字PLL电路以及其他任何的PLL电路。另外，使基准时钟信号CLK0的频率增加3倍只是一个示例，基本上可以是任意倍。波形生成电路81a输出占空比控制信号DTYa。AND门82接受输出PLL信号POUT及占空比控制信号DTYa的输入，输出时钟信号CLKa。
占空比控制信号DTYa是由波形生成电路81a波形生成的周期信号，用以使输出PLL信号POUT及占空比控制信号DTYa都为H电平的期间与除此以外的期间的比率不同。
图20是说明本发明实施例3的时钟生成电路1C的电路动作的动作波形图。
在时刻t1，对输出PLL信号POUT及占空比控制信号DTYa都上升作出响应，时钟信号CLKa上升。在时刻t2，对输出PLL信号POUT及占空比控制信号DTYa下降作出响应，时钟信号CLKa下降。以后，在时刻t3，时钟信号CLKa保持下降，直到输出PLL信号POUT及占空比控制信号DTYa再次上升为止。
从而，如图20所示，时钟信号CLKa的L电平的期间比H电平的期间长，占空比从50％开始变化。另外，占空比控制信号DTYa与基准时钟信号CLK0为同一频率时，时钟信号CLKa成为与基准时钟信号CLK0同一频率。而且，通过从3倍开始改变基准时钟信号CLK0和输出PLL信号POUT的倍增比，可以调节时钟信号CLKa的占空比。
图21是本发明实施例3的时钟生成电路1D的电路构成的电路图。
图21所示实施例3的时钟生成电路1D包括PLL电路2、波形生成电路81b、OR门83。
PLL电路2接受基准时钟信号CLK0的输入，输出成为基准时钟信号CLK0的频率的3倍的输出PLL信号POUT。另外，PLL电路2可以是模拟PLL电路或数字PLL电路以及其他任何的PLL电路。另外，增加3倍只是一个示例，基本上可以是任意倍。波形生成电路81b输出占空比控制信号DTYb。OR门83接受输出PLL信号POUT及占空比控制信号DTYb的输入，输出时钟信号CLKb。
占空比控制信号DTYb是由波形生成电路81b波形生成的周期信号，用以使输出PLL信号POUT及占空比控制信号DTYb都为L电平的期间和除此以外的期间的比率不同。
图22是说明本发明实施例3的时钟生成电路1D的电路动作的动作波形图。
在时刻t1，对输出PLL信号POUT及占空比控制信号DTYb都下降作出响应，时钟信号CLKb下降。在时刻t2，对输出PLL信号POUT上升作出响应，时钟信号CLKb上升。以后，在时刻t3，时钟信号CLKb保持上升，直到输出PLL信号POUT及占空比控制信号DTYb再次下降。
从而，如图22所示，时钟信号CLKb的H电平的期间变得比L电平的期间长，占空比从50％开始变化。另外，占空比控制信号DTYb与基准时钟信号CLK0为同一频率时，时钟信号CLKb成为与基准时钟信号CLK0同一频率。而且，通过从3倍开始改变基准时钟信号CLK0和输出PLL信号POUT的倍增比，可以调节时钟信号CLKb的占空比。
如上所述，根据实施例3，利用波形生成电路改变时钟生成电路输出的时钟信号的占空比，可以实现包含时钟生成电路的系统的高速化及低功率化。
[实施例4]
接着，说明至少包含本发明实施例1～3的时钟生成电路1A～1D中的一个的系统的各具体的构成例。
图23是本发明实施例4的系统100的构成的方框图。
图23所示实施例4的系统100包括时钟生成电路1、时钟控制寄存器101、外围电路102、CPU(中央处理器：Central Processing Unit)103以及CPU总线104。
时钟生成电路1是本发明实施例1～3的时钟生成电路1A～1D之一，接受基准时钟信号CLK0，向外围电路102及CPU103输出时钟信号CLK。时钟生成电路1由CPU103的指令控制。时钟信号CLK的占空比的控制或占空比控制的导通截止可以通过时钟控制寄存器101输出的单个或多个控制信号控制。
这里，控制信号是指，例如，实施例1的缓冲电路10b中的驱动能力控制信号DRVP、DRVN，实施例1的缓冲电路10d中的定时控制信号TMGP、TMGN，实施例1的缓冲电路10f、10g中的延迟控制信号DLY，实施例2的PLL电路2A中的计数值控制信号PCNT，实施例2的PLL电路2A中的选择器控制信号PSEL，实施例3的时钟生成电路1C、1D中的占空比控制信号DTYa、DTYb等。
时钟控制寄存器101，可以从CPU103通过CPU总线104执行寄存器值的读出/写入。从而，时钟控制寄存器101保持的寄存器值映射到CPU103的地址空间上。
外围电路102可以由CPU103通过CPU总线104进行控制，在时钟生成电路1及时钟控制寄存器101之间进行信号收发。作为外围电路102，除了支援系统100的动作的电路和接受时钟信号CLK而动作的电路，例如，还可考虑电流测量电路、温度测量电路等的电路。
外围电路102为电流测量电路时，逐渐改变时钟信号CLK的占空比，测量根据时钟信号CLK而动作的电路的消耗电流，将消耗电流最少的占空比作为时钟信号CLK的占空比，从而可以最佳设定时钟信号CLK的占空比。
外围电路102为温度测量电路时，逐渐改变时钟信号CLK的占空比，测量根据时钟信号CLK而动作的电路的温度，将温度最低的占空比作为时钟信号CLK的占空比，从而可以最佳设定时钟信号CLK的占空比。
CPU103直接或经由CPU总线104控制时钟生成电路1、时钟控制寄存器101及外围电路102，从而执行整个系统100的控制。这样，实施例4的系统100可以由软件控制时钟信号CLK的占空比。
图24是本发明实施例4的系统200的构成的方框图。
图24所示实施例4的系统200与系统100的不同仅仅在于将时钟控制寄存器101置换成时钟控制电路201。从而，与系统100重复的部分的说明省略。
时钟控制电路201是控制时钟生成电路1的专用的控制电路，由CPU103经由CPU总线104进行控制。时钟信号CLK的占空比的控制或占空比控制的导通截止由时钟控制电路201输出的单个或多个控制信号执行。
这里与系统100的场合同样，控制信号是指，例如，驱动能力控制信号DRVP、DRVN，定时控制信号TMGP、TMGN，延迟控制信号DLY，计数值控制信号PCNT，选择器控制信号PSEL，占空比控制信号DTYa、DTYb等。这样，实施例4的系统200可以由软件控制时钟信号CLK的占空比。
另外，实施例4的系统100、200中，CPU103根据由CPU103间接控制的时钟生成电路1发来的时钟信号CLK而动作。但是，这样的系统构成只是一个示例，CPU103也可以是根据来自其他时钟生成电路的时钟信号而动作的CPU。
图25是本发明实施例4的系统300的构成的方框图。
图25所示实施例4的系统300包括时钟生成电路1、外部端子301。
时钟生成电路1是本发明实施例1～3的时钟生成电路1A～1D之一，接受基准时钟信号CLK0，输出时钟信号CLK。系统300根据以从外部端子301直接输入的单个或多个控制信号或来自外部端子301的输入为基础而运算生成的单个或多个控制信号，可以控制时钟信号CLK的占空比的控制或占空比控制的导通截止。
这里与系统100的场合同样，控制信号是指，例如，驱动能力控制信号DRVP、DRVN、定时控制信号TMGP、TMGN、延迟控制信号DLY、计数值控制信号PCNT、选择器控制信号PSEL、占空比控制信号DTYa、DTYb等。
另外，通过将外部的电流计与外部端子301连接，逐渐改变时钟信号CLK的占空比，测量根据时钟信号CLK而动作的电路的消耗电流，将消耗电流最少的占空比作为时钟信号CLK的占空比，从而，可以最佳设定时钟信号CLK的占空比。
或，通过将外部的温度计与外部端子301连接，逐渐改变时钟信号CLK的占空比，测量根据时钟信号CLK而动作的电路的温度，将温度最低的占空比作为时钟信号CLK的占空比，从而，可以最佳设定时钟信号CLK的占空比。
这样，通过用外部端子301的输入控制时钟生成电路1，实施例4的系统300中，可根据例如使用的系统来确定时钟信号CLK的占空比，并可从外部的其他系统或控制电路控制时钟信号CLK的占空比。
图26是本发明实施例4的系统400的构成的方框图。
图26所示实施例4的系统400包括时钟生成电路1、熔丝电路401。
时钟生成电路1是本发明实施例1～3的时钟生成电路1A～1D之一，接受基准时钟信号CLK0，输出时钟信号CLK。系统400根据来自熔丝电路401的单个或多个控制信号，可以控制时钟信号CLK的占空比的控制或占空比控制的导通截止。熔丝电路401例如采用激光整形的技术来设定控制信号。
这里与系统100的场合同样，控制信号是指，例如，驱动能力控制信号DRVP、DRVN、定时控制信号TMGP、TMGN、延迟控制信号DLY、计数值控制信号PCNT、选择器控制信号PSEL、占空比控制信号DTYa、DTYb等。
这样，通过由熔丝电路401控制时钟生成电路1，在将系统400嵌入例如LSI的场合，通过制造测试评价该LSI的特性，根据结果可以确定时钟信号CLK的最佳占空比。
图27是本发明实施例4的系统500的构成的方框图。
图27所示实施例4的系统500包括时钟生成电路1和ROM电路即读出专用电路501。
时钟生成电路1是本发明实施例1～3的时钟生成电路1A～1D之一，接受基准时钟信号CLK0，输出时钟信号CLK。系统500根据来自ROM电路501的单个或多个控制信号，可以控制时钟信号CLK的占空比的控制或占空比控制的导通截止。
这里与系统100的场合同样，控制信号是指，例如，驱动能力控制信号DRVP、DRVN、定时控制信号TMGP、TMGN、延迟控制信号DLY、计数值控制信号PCNT、选择器控制信号PSEL、占空比控制信号DTYa、DTYb等。
ROM电路401，例如，可以是掩模ROM、PROM(可编程只读存储器：Programmable ROM)、EPROM(可擦写可编程只读存储器：ElectricallyProgrammable ROM)、代表闪速存储器的EEPROM(电可擦写可编程只读存储器：Electrically Erasable and Programmable ROM)。这样，通过由ROM电路501控制时钟生成电路1，根据使用的系统可以确定时钟信号CLK的最佳占空比。
图28是本发明实施例4的系统600的构成的方框图。
图28所示实施例4的系统600包括时钟生成电路1和计时电路601。
时钟生成电路1是本发明实施例1～3的时钟生成电路1A～1D之一，接受基准时钟信号CLK0，输出时钟信号CLK。系统600根据来自计时电路601的单个或多个控制信号，可以控制时钟信号CLK的占空比的控制或占空比控制的导通截止。
这里与系统100的场合同样，控制信号是指，例如，驱动能力控制信号DRVP、DRVN、定时控制信号TMGP、TMGN、延迟控制信号DLY、计数值控制信号PCNT、选择器控制信号PSEL、占空比控制信号DTYa、DTYb等。
计时电路601可以是时钟生成电路1专用，在将系统600嵌入系统LSI时，可以兼用作该外围电路内的计时器，也可以由该系统LSI的CPU测量循环数。
这样，通过由计时电路601控制时钟生成电路1，可以每隔一定时间或一定循环地改变时钟信号CLK的占空比，从而可以控制时钟信号CLK的占空比。
另外，作为本发明实施例4的系统的一例，可以考虑组合使用图23～28所示系统100～600的构成。参照图23，可以考虑外围电路102为包括系统300的外部端子301、系统400的熔丝电路401、系统500的ROM电路501、系统600的计时电路601以及接受时钟信号CLK而动作的电路的复合电路的情况。
该场合，可以对时钟控制寄存器101、外部端子301、熔丝电路401、ROM电路501及计时电路601个别设定时钟信号CLK的占空比。另外，接受时钟信号CLK而动作的电路的动作中，可以由CPU103分别微调时钟控制寄存器101、外部端子301、熔丝电路401、ROM电路501及计时电路601的时钟信号CLK的占空比。另外，时钟控制寄存器101也可以置换成系统200的时钟控制电路201。
另外，作为本发明实施例4的系统的另一例，对应于LSI所包含的各模块，考虑分开使用图23～28所示系统100～600的构成。参照图23，考虑外围电路102为复合电路的情况，它包括系统300的外部端子301、系统400的熔丝电路401、系统500的ROM电路501、系统600的计时电路601以及分割成接受时钟信号CLK而动作的多个模块的电路。
该场合，响应接受时钟信号CLK而动作的电路的各模块，通过适当选择时钟控制寄存器101、外部端子301、熔丝电路401、ROM电路501及计时电路601，可分别最佳设定时钟信号CLK0各模块中的占空比。结果，作为整体，可实现更佳的系统。另外，时钟控制寄存器101也可以置换成系统200的时钟控制电路201。
参照图23，外围电路102包含分割成接受时钟信号CLK而动作的多个模块的电路时，可以以多个模块为整体测定/变更时钟信号CLK的最佳占空比，也可以以模块为单位测定/变更时钟信号CLK的最佳占空比。
以模块整体测定/变更时钟信号CLK的最佳占空比时，由于测定电路、占空比变更电路等的电路单一，因而电路构造变得简单。以模块单位测定/变更时钟信号CLK的最佳占空比时，由于测定电路、占空比变更电路等的电路都各自变得必要，因而电路构造变得复杂，但是可以更柔性地测定/变更时钟信号CLK的最佳占空比。
接着，参照图23，考虑外围电路102包含分割成接受时钟信号CLK而动作的多个模块的电路，而且，时钟生成电路1输出的时钟信号CLK不仅向系统100的内部，也向外部提供的情况。
该场合，例如，可以将供给系统100的外部的时钟信号CLK的占空比设为50％，并仅仅分别设定供给系统100内部的各模块的时钟信号CLK的占空比。通过这样的占空比设定使时钟信号CLK的占空比不同，从而避免系统100内部的某特定的模块误动作的危险性。另外，时钟信号CLK的占空比的不同可以避免系统100内部的某特定模块的性能降低的危险性。
另外，通过上述占空比设定，可使系统100和系统上的其他LSI的时钟信号CLK的占空比适当错开，结果，两者的动作定时错开。从而，由于两者的电流峰值的定时错开，因而可以降低由过电流引起系统100的误动作的可能性，并可降低EMI等导致的噪声。
如上所述，根据实施例4，通过形成包含本发明实施例1～3的时钟生成电路1A～1D的系统，可以实现系统的高性能。
虽然详细说明了本发明，但是这些只是进行例示而不是限定，应该明白发明的精神和范围仅仅由所附的权利要求书限定。

Claims (29)

1.一种时钟生成电路，包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率且逻辑高的期间和逻辑低的期间互异的时钟信号；
缓冲处理部，对上述时钟信号进行缓冲处理。
2.权利要求1所述的时钟生成电路，其特征在于，
上述倍增电路包括：
环形振荡器；
比较器，比较从上述环形振荡器输出的上述时钟信号和上述基准时钟信号的相位；
计数器，根据上述比较器输出的相位比较结果确定数字计数值；
控制电路，根据上述时钟信号的上升/下降来增减上述数字计数值，
上述环形振荡器包括根据上述数字计数值改变延迟时间的延迟线。
3.权利要求1所述的时钟生成电路，其特征在于，
上述倍增电路包括：
环形振荡器；
比较器，比较从上述环形振荡器输出的上述时钟信号和上述基准时钟信号的相位；
计数器，根据上述比较器输出的相位比较结果确定数字计数值，
上述环形振荡器包括：
串联的第1及第2延迟线，接收上述数字计数值并确定延迟时间；
选择器，根据上述时钟信号选择来自上述第1及第2延迟线之一的输入并输出。
4.一种时钟生成电路，包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；
输出占空比控制信号的波形生成电路；
接受上述时钟信号及上述占空比控制信号的AND门，
上述占空比控制信号中，上述时钟信号及上述占空比控制信号都为逻辑高的期间和除此以外的期间的比率不同。
5.一种时钟生成电路，包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；
输出占空比控制信号的波形生成电路；
接受上述时钟信号及上述占空比控制信号的OR门，
上述占空比控制信号中，上述时钟信号及上述占空比控制信号都为逻辑低的期间和除此以外的期间的比率不同。
6.一种时钟生成电路，包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；
缓冲处理上述时钟信号的缓冲处理部，
上述倍增电路可以改变上述时钟信号的占空比。
7.权利要求6所述的时钟生成电路，其特征在于，
上述倍增电路包括：
环形振荡器；
比较器，比较上述环形振荡器输出的上述时钟信号和上述基准时钟信号的相位；
计数器，根据上述比较器输出的相位比较结果，确定数字计数值；
控制电路，当计数值控制信号为规定值时，根据上述时钟信号的上升/下降，增减上述数字计数值，
上述环形振荡器包括根据上述数字计数值改变延迟时间的延迟线。
8.权利要求7所述的时钟生成电路，其特征在于，
上述计数值控制信号根据上述数字计数值，确定是否取上述规定值。
9.权利要求7所述的时钟生成电路，其特征在于，
上述计数值控制信号根据上述时钟信号的频率，确定是否取上述规定值。
10.权利要求6所述的时钟生成电路，其特征在于，
上述倍增电路包括：
环形振荡器；
比较器，比较上述环形振荡器输出的上述时钟信号和上述基准时钟信号的相位；
计数器，根据上述比较器输出的相位比较结果确定数字计数值；
逻辑元件，接受选择器控制信号及上述时钟信号并输出选择信号，
上述环形振荡器包括：
串联的第1及第2延迟线，接收上述数字计数值并确定延迟时间；
选择器，根据上述选择信号选择来自上述第1及第2延迟线之一的输入并输出。
11.权利要求10所述的时钟生成电路，其特征在于，
上述选择器控制信号根据上述数字计数值确定是否取上述规定值。
12.权利要求10所述的时钟生成电路，其特征在于，
上述选择器控制信号根据上述时钟信号的频率确定是否取上述规定值。
13.一种时钟生成电路，包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；
生成占空比控制信号的波形生成电路；
接受上述时钟信号及上述占空比控制信号的AND门，
在上述占空比控制信号中，上述时钟信号及上述占空比控制信号都为逻辑高的期间和除此以外的期间的比率可以改变。
14.一种时钟生成电路，包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；
生成占空比控制信号的波形生成电路；
接受上述时钟信号及上述占空比控制信号的OR门，
在上述占空比控制信号中，上述时钟信号及上述占空比控制信号都为逻辑低的期间和除此以外的期间的比率可以改变。
15.权利要求6～14中任一项所述的时钟生成电路，其特征在于，
还包括外部端子，
通过来自上述外部端子的信号，控制上述时钟信号的占空比控制或占空比控制的导通截止。
16.权利要求6～14中任一项所述的时钟生成电路，其特征在于，
上述时钟信号的占空比的控制或占空比控制的导通截止根据接受上述时钟信号而动作的电路的动作电流来进行控制。
17.权利要求6～14中任一项所述的时钟生成电路，其特征在于，
上述时钟信号的占空比控制或占空比控制的导通截止根据接受上述时钟信号而动作的电路的温度来进行控制。
18.权利要求6～14中任一项所述的时钟生成电路，其特征在于，
还包括熔丝电路，
上述时钟信号的占空比控制或占空比控制的导通截止由上述熔丝电路控制。
19.权利要求6～14中任一项所述的时钟生成电路，其特征在于，
还包括读出专用电路，
上述时钟信号的占空比控制或占空比控制的导通截止由上述读出专用电路控制。
20.权利要求6～14中任一项所述的时钟生成电路，其特征在于，
还包括计时电路，
上述时钟信号的占空比控制或占空比控制的导通截止由上述计时电路控制。
21.一种系统，包括：
输出时钟信号的时钟生成电路；
用控制信号控制上述时钟信号的占空比的时钟控制用电路；
控制上述时钟控制用电路的中央处理装置，
上述时钟生成电路包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的上述时钟信号；
缓冲处理上述时钟信号的缓冲处理部，
上述倍增电路可改变上述时钟信号的占空比。
22.一种系统，包括：
输出时钟信号的时钟生成电路；
用控制信号控制上述时钟信号的占空比的时钟控制用电路；
控制上述时钟控制用电路的中央处理装置，
上述时钟生成电路包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的上述时钟信号；
生成占空比控制信号的波形生成电路；
接受上述时钟信号及上述占空比控制信号的AND门，
在上述占空比控制信号中，上述时钟信号及上述占空比控制信号都为逻辑高的期间和除此以外的期间的比率可以改变。
23.一种系统，包括：
输出时钟信号的时钟生成电路；
用控制信号控制上述时钟信号的占空比的时钟控制用电路；
控制上述时钟控制用电路的中央处理装置，
上述时钟生成电路包括：
倍增电路，它接受基准时钟信号的输入，输出具有与上述基准时钟信号相同频率或倍增频率的时钟信号；
生成占空比控制信号的波形生成电路；
接受上述时钟信号及上述占空比控制信号的OR门，
在上述占空比控制信号中，上述时钟信号及上述占空比控制信号都为逻辑低的期间和除此以外的期间的比率可以改变。
24.权利要求21～23中任一项所述的系统，其特征在于，
还包括电流测量电路，用以测量接受上述时钟信号而动作的电路的动作电流，
上述中央处理装置根据上述动作电流的测量结果，控制上述时钟信号的占空比控制或占空比控制的导通截止。
25.权利要求21～23中任一项所述的系统，其特征在于，
还包括温度测量电路，用以测量接受上述时钟信号而动作的电路的温度，
上述中央处理装置根据上述温度的测量结果，控制上述时钟信号的占空比控制或占空比控制的导通截止。
26.权利要求21～23中任一项所述的系统，其特征在于，
还包括外部端子、熔丝电路、读出专用电路及计时电路中的2个以上，
上述2个以上的电路根据来自上述中央处理装置的指令，可个别控制上述时钟信号的占空比控制或占空比控制的导通截止。
27.权利要求21～23中任一项所述的系统，其特征在于，
还包括接受上述时钟信号而动作的多个模块电路，以及
外部端子、熔丝电路、读出专用电路及计时电路中的2个以上，
上述2个以上的电路根据来自上述中央处理装置的指令，可按上述多个模块电路的每一个控制上述时钟信号的占空比控制或占空比控制的导通截止。
28.权利要求21～23中任一项所述的系统，其特征在于，
还包括接受上述时钟信号而动作的多个模块电路，
根据来自上述中央处理装置的指令，可对上述多个模块电路的每一个个别控制上述时钟信号的占空比。
29.权利要求21～23中任一项所述的系统，其特征在于，
还包括接受上述时钟信号而动作的模块电路，
根据来自上述中央处理装置的指令，在向上述模块电路供给上述时钟信号时和向外部的规定电路供给上述时钟信号时，可个别设定上述时钟信号的占空比。
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