CN1901177A - 半导体元件及其制造方法、多层印刷布线板及其制造方法 - Google Patents

半导体元件及其制造方法、多层印刷布线板及其制造方法 Download PDF

Info

Publication number
CN1901177A
CN1901177A CNA2006101148232A CN200610114823A CN1901177A CN 1901177 A CN1901177 A CN 1901177A CN A2006101148232 A CNA2006101148232 A CN A2006101148232A CN 200610114823 A CN200610114823 A CN 200610114823A CN 1901177 A CN1901177 A CN 1901177A
Authority
CN
China
Prior art keywords
semiconductor element
mentioned
layer
chip
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101148232A
Other languages
English (en)
Other versions
CN1901177B (zh
Inventor
坂本一
王东冬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Publication of CN1901177A publication Critical patent/CN1901177A/zh
Application granted granted Critical
Publication of CN1901177B publication Critical patent/CN1901177B/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

将过渡层(38)配置在IC芯片(20)的小片焊接区(22)上，内置在多层印刷布线板(10)中。因此，不用引线零件及密封树脂，就能取得IC芯片(20)与多层印刷布线板(10)的导电性连接。另外，通过将铜制的过渡层(38)设置在铝焊接区(24)上，能防止树脂残留在焊接区(24)上，提高了小片焊接区(24)与通路孔(60)的连接性和可靠性。

Description

半导体元件及其制造方法、多层印刷布线板及其制造方法
                        技术领域
本发明涉及IC芯片等半导体元件以及半导体元件的制造方法，还涉及内置半导体元件的多层印刷布线板以及多层印刷布线板的制造方法。
                        背景技术
采用焊丝键合、TAB、倒装芯片等安装方法，取得IC芯片与印刷布线板的导电性连接。
这样进行焊丝键合：用粘结剂将IC芯片以小片键合方式与印刷布线板键合，用金丝等焊丝使该印刷布线板的焊接区与IC芯片的焊接区连接后，为了保护IC芯片及焊丝，施用了热固化性树脂或热塑性树脂等密封树脂。
TAB是这样一种安装方法：用焊锡等将称为引线的线与IC芯片的凸点和印刷布线板的焊接区一并连接后，用树脂进行密封。
这样进行倒装芯片安装：通过凸点使IC芯片与印刷布线板的焊接区部分连接，使树脂充填在与凸点的间隙之间。
可是，各种安装方法都通过IC芯片与印刷布线板之间连接用的引线零件(焊丝、引线、凸点)，进行导电性连接。这些引线零件容易切断、腐蚀，因此有时与IC芯片的连接中断，或成为误工作的原因。
另外，各种安装方法为了保护IC芯片，虽然用环氧树脂等热塑性树脂进行密封，但充填该树脂时，如果含有气泡，则气泡成为起点，将导致引线零件的破坏或IC焊接区的腐蚀、可靠性下降。用热塑性树脂进行的密封，有必要针对各种零件制作树脂充填用柱塞、模具，另外，即使是热固化性树脂，也必须选择考虑了引线零件、阻焊剂等的材质等的树脂，所以对这些方法而言也成为成本增高的原因。
另一方面，如上所述，不将IC芯片安装在印刷布线板(封装基板)的外部，而是将半导体元件埋入基板中，通过在其上层形成叠合层，取得导电性连接，作为这样的现有技术，在特开平9-321408号(USP5875100)、特开平10-256429号、特开平11-126978号等中都已经提了出来。
在特开平9-321408号(USP5875100)中，将在小片焊接区上形成了柱状凸点的半导体元件埋入印刷布线板中，在柱状凸点上形成布线，取得了导电性连接。可是，该柱状凸点呈葱头状，高度的离散性大，所以如果形成层间绝缘层，则平滑性低，即使形成通路孔，也容易连接不起来。另外，通过键合只能逐一地设置柱状凸点，而不能一并设置，就生产效率而言成为难点。
在特开平10-256429号中，示出了将半导体元件收容在陶瓷基板上，利用倒装芯片形态进行导电性连接的结构。可是，陶瓷的外形加工性不好，不容易收容半导体元件。另外，在该凸点中，高度的离散性增大。因此，层间绝缘层的平滑性受到损害，连接性能下降。
在特开平11-126978号中，示出了半导体元件等电子零件被埋入空隙的收容部中，与导体电路连接，通过通路孔进行层叠安装的多层印刷布线板。可是，由于收容部是空隙，所以容易引起位置偏移，容易引起与半导体元件的焊接区不连接的现象。另外，由于使小片焊接区与导体电路直接连接，所以小片焊接区上容易产生氧化被覆膜，存在绝缘电阻上升的问题。
本发明就是为了解决上述的课题而完成的，其目的在于提出一种不通过引线零件就能直接与印刷布线板导电性连接的半导体元件的制造方法。
另外，如果将半导体元件埋入树脂制的印刷布线板中，则由于半导体元件中发生的热会使印刷布线板发生弯曲，内部布线发生断线，存在可靠性下降的问题。
本发明就是为了解决上述的课题而完成的，其目的在于提出一种内置可靠性高的半导体元件的多层印刷布线板及该多层印刷布线板的制造方法。
另外，以往不能有效地制造内置可靠性高的半导体元件的印刷布线板。
本发明就是为了解决上述的课题而完成的，其目的在于提出一种能有效地制造内置可靠性高的半导体元件的多层印刷布线板的制造方法。
另外，在将利用埋入、收容了半导体元件的基板构成的多层印刷布线板作为封装基板、芯片安装等使用的情况下，通过与外部基板(所谓的母板、子板)进行导电性连接，能使功能发挥出来。因此，有必要将BGA或导电性连接引脚(PGA)配置在该多层印刷布线板上。通过将锡焊区配置在多层印刷布线板的表层上的阻焊剂层上，能形成该BGA、PGA。
可是，如果在埋入了半导体元件的基板上将锡焊区配置在表层上，与外部基板进行导电性连接，进行功能试验或可靠性试验，则在层间绝缘层、阻焊剂层、层间树脂绝缘层或阻焊剂、焊锡凸点及焊锡凸点的周围(意指焊锡层及耐蚀金属等)发生裂纹、剥离，确认了焊锡凸点的脱落和位置偏移。特别是还确认了贯通层间绝缘层，在半导体元件的焊接区中发生裂纹的现象。因此，可知在内置半导体元件的多层印刷布线板中，焊锡凸点和导体电路的导电性连接性和可靠性下降。
本发明就是为了解决上述的课题而完成的，其目的在于提出一种导电性连接性和可靠性高的多层印刷布线板，特别是提出一种内置了半导体元件的多层印刷布线板。
                        发明内容
本发明人锐意研究的结果是，开创了在半导体元件的小片焊接区上形成过渡层的方法。有该过渡层的半导体元件即使被埋入、收容在印刷布线板中，在它上面也能施加层间绝缘层，即使形成通路孔，也能获得所希望的大小和形状。
现说明将过渡层设置在IC芯片的小片焊接区上的理由。IC芯片的小片焊接区一般用铝等制造。直接在未形成过渡层的小片焊接区上通过光刻，形成层间绝缘层的通路孔时，如果是小片焊接区的原样，则曝光、显影后，在焊接区的表层上容易残留树脂。因此，由于附着显影液而引起焊接区变色。另一方面，在用激光形成了通路孔的情况下，有烧毁铝焊接区的危险。另外，如果在不烧毁的条件下进行，则在焊接区上会残留树脂。另外，在后继工序中，如果浸渍在酸或氧化剂或刻蚀液中，或者经过各种退火工序，则IC芯片的焊接区会发生变色、溶解。另外，由于IC芯片的焊接区按照40微米左右的直径作成，通路孔比它大，位置公差也成为必要，所以引起位置偏移等，容易发生未连接等情况。
与此相对照，通过将由铜等构成的过渡层设置在小片焊接区上，能消除通路孔形成的不适宜情况，溶剂的使用成为可能，能防止树脂残留在焊接区上。另外，进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或者经过各种退火工序，焊接区也不会发生变色、溶解。由此，提高了焊接区与通路孔的连接性和可靠性。另外，通过介入直径比IC芯片的小片焊接区大的过渡层，能可靠地连接通路孔。理想情况是，过渡层与通路孔直径、位置公差相同或更大。
另外，由于形成过渡层，所以在将作为半导体元件的IC芯片埋入、收容在印刷布线板中之前，或者在其后，都能容易地进行半导体元件的工作或电气检查。这是因为形成了比小片焊接区大的过渡层，所以检查用探针变得容易接触。由此，能判断预制品是否可以，能提高产生率、降低成本。另外，不会发生由探针引起的焊接区的损伤等。
因此，通过形成过渡层，适合进行将作为半导体元件的IC芯片埋入、收容在印刷布线板中。就是说，有过渡层的半导体元件也可以说是埋入、收容在印刷布线板中用的半导体元件。
在小片焊接区上形成薄膜层，在薄膜层上形成厚附加层，构成该过渡层。至少能用两层以上的层形成。
虽然只靠多层印刷布线板就能实现各种功能，但根据情况，为了使作为半导体装置的封装基板的功能发挥出来，也可以设置BGA、焊锡凸点或PGA(导电性连接引脚)，用来与作为外部基板的母板或子板连接。另外，该结构与用现有的安装方法连接的情况相比，能缩短布线长度，还能降低回路电感。
现说明本申请的发明中所定义的过渡层。
过渡层由于不采用现有技术中的IC芯片安装技术，而是采取直接连接作为半导体元件的IC芯片与印刷布线板的方法，所以意味着设置在中间的中介层。其特征在于用两层以上的金属层形成。或者，使之比作为半导体元件的IC芯片的小片焊接区大。由此，能提高导电性连接和位置对准性，而且，能采用激光或光刻法进行通路孔加工而不会伤及小片焊接区。因此，能可靠地进行IC芯片往印刷布线板中的埋入、收容和连接。另外，能直接在过渡层上形成印刷布线板的作为导体层的金属。作为该导体层的一例，有层间树脂绝缘层的通路孔和基板上的通孔等。
作为内置本申请的发明中使用的IC芯片等电子零件的树脂制的基板，虽然能使用环氧树脂、BT树脂、酚醛树脂等中浸渍了玻璃环氧树脂等增强材料或芯材的树脂，以及层叠了浸渍环氧树脂的预成型料的材料等，但一般能使用印刷布线板中所使用的材料。除此以外还能使用两面贴铜层叠板、单面板、没有金属膜的树脂板、以及树脂膜。但是，如果加热到350℃以上的温度，树脂就会溶解、碳化。
在IC芯片的整个表面上进行蒸镀、溅射等物理性的蒸镀，在整个表面上形成导电性的金属膜。作为该金属膜，可以形成一层以上的锡、铬、钛、镍、锌、钴、金、铜等金属。厚度可以在0.001～2.0微米之间。特别是最好为0.01～1.0微米。
还能采用无电解镀法等，在该金属膜上再设置金属膜。上侧的金属膜可以形成一层以上的镍、铜、金、银等金属。厚度可以为0.01～5.0微米。特别是最好为0.1～3.0微米。
通过无电解镀或电解镀，在该金属膜上增加厚度。作为所形成的镀层的种类，有镍、铜、金、银、锌、铁等。电气特性、经济性、还有在后继的工序中形成的作为叠合层的导体层主要是铜，所以也可以使用铜。其厚度可以在1～20微米的范围内。如果比该范围厚，则刻蚀时会引起下陷，在所形成的过渡层与通路孔的界面上往往产生间隙。此后，形成刻蚀抗蚀剂，进行曝光、显影，并进行刻蚀，使过渡层以外部分的金属露出，在IC芯片的焊接区上形成过渡层。
另外，除了上述过渡层的制造方法以外，还可以在IC芯片及芯子基板上形成的金属膜上形成干膜抗蚀剂，在过渡层上将该部分除去，通过电解镀增加厚度，然后剥离抗蚀剂，利用刻蚀液，同样能在IC芯片的焊接区上形成过渡层。
本发明人锐意研究的结果表明：通过将散热片安装在印刷布线板中埋设的半导体元件的背面，使半导体元件中发生的热散掉，不会使印刷布线板翘曲、断线，能提高可靠性。这里，通过用树脂在半导体元件上形成叠合布线，能适当地取得半导体元件与印刷布线板的连接。
另外，最好通过导电性粘结剂连接散热片与半导体元件。因为导电性粘结剂导热性高，能使半导体元件中发生的热有效地散逸到散热片一侧。
另外，在本发明中，将收容IC芯片的有通孔的预成型料层叠起来后，从上下加压。环氧树脂从预成型料渗出，覆盖在IC芯片的上表面上。因此，IC芯片和使预成型料固化而成的芯子基板的上表面变得完全平坦。因此，形成叠合层时，能适当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
在本发明中，制造用来取得多个备有半导体元件的多层印刷布线板，截断成单个片而获得单个的多层印刷布线板。因此，能有效地制造可靠性高的多层印刷布线板。
另外，在本发明中，将收容IC芯片的有通孔的预成型料层叠起来后，从上下加压。环氧树脂从预成型料渗出，覆盖在IC芯片的上表面上。因此，IC芯片和使预成型料等树脂固化而成的芯子基板的上表面变得完全平坦。因此，形成叠合层时，能适当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
另外，在本发明的优选形态中，将散热片安装在印刷布线板中埋设的半导体元件的背面。因此，使半导体元件中发生的热散掉，不会使印刷布线板翘曲、断线，能提高可靠性。
在本发明的第三十五方面的多层印刷布线板的制造方法中，技术特征为：至少有以下(a)～(f)所述的工序：
(a)将薄片张贴在芯子基板上形成的通孔的底部的工序；
(b)将半导体元件置于上述通孔的底部的上述薄片上，以便端子接触在上述薄片上的工序；
(c)将树脂充填在上述通孔内的工序；
(d)对上述树脂加压及使其固化的工序；
(e)剥离上述薄片的工序；
(f)在上述半导体元件的上表面上形成叠合层的工序。
在本发明的第三十五方面，将半导体元件置于芯子基板的通孔的底部的薄片上，以便端子与薄片接触，将树脂充填在该通孔内，然后将薄片剥离，形成叠合层。即，放置半导体元件，以便端子与薄片接触，将该薄片剥离后，在半导体元件上形成叠合层，所以能将端子与叠合层的布线适当地导电性地连接起来，能制造可靠性高的内置半导体元件的多层印刷布线板。
本发明的第三十六方面的多层印刷布线板的制造方法的技术特征为：至少有以下(a)～(i)所述的工序：
(a)将薄片张贴在芯子基板上形成的通孔的底部的工序；
(b)将半导体元件置于上述通孔的底部的上述薄片上，以便端子接触在上述薄片上的工序；
(c)将树脂充填在上述通孔内的工序；
(d)对上述树脂加压及使其临时固化的工序；
(e)剥离上述薄片的工序；
(f)研磨上述芯子基板的底部一侧，使上述半导体元件的底部露出的工序；
(g)使上述树脂正式固化的工序；
(h)将散热片安装在上述半导体元件的底部上的工序；
(i)在上述半导体元件的上表面上形成叠合层的工序。
在本发明的第三十六方面，将半导体元件置于芯子基板的通孔的底部的薄片上，以便端子与薄片接触，将树脂充填在该通孔内，然后将薄片剥离，形成叠合层。即，放置半导体元件，以便端子与薄片接触，将该薄片剥离后，在半导体元件上形成叠合层，所以能将端子与叠合层的布线适当地导电性地连接起来，能制造可靠性高的内置半导体元件的多层印刷布线板。
另外，由于研磨芯子基板的底部一侧，使半导体元件的底部露出，所以能将散热片安装在半导体元件的底部，能提高半导体元件工作的稳定性。
作为堵塞芯子基板的通孔的薄片，最好使用通过UV照射，其粘结力下降的UV带。由于通过UV照射，粘结剂不会残留在半导体元件的端子上而被剥离，所以能将端子与叠合层的布线适当地导电性地连接起来，能制造可靠性高的内置半导体元件的多层印刷布线板。
另外，最好在减压状态下进行树脂的加压。由于进行减压，所以在芯子基板与树脂之间、以及在树脂中不会残留气泡，能提高多层印刷布线板的可靠性。
最好使在芯子基板上形成的通孔呈圆锥形。因此，在芯子基板的通孔与树脂之间不会残留气泡和沟槽，能提高多层印刷布线板的可靠性。另外，能确保芯子基板的平坦性。
在本发明的第四十一方面所述的多层印刷布线板中，在埋入、收容了半导体元件的基板上重复形成层间绝缘层和导体层，在上述层间绝缘层中形成通路孔，通过上述通路孔进行导电性地连接，该多层印刷布线板的技术特征在于：
只在上述基板内的半导体元件的正上方以外的区域中形成外部连接端子(BGA/PGA)。
在本发明的第四十一方面中，将多层印刷布线板的内置半导体元件的基板上的区域与未内置半导体元件的基板上的区域区分开来。而且，将外部连接端子(BGA/PGA)配置在未内置半导体元件的基板上的区域中。
在上述的外部连接端子(BGA/PGA)的周围等处发生的剥离、裂纹是由于半导体元件、外部基板、层间绝缘层及阻焊剂层的热膨胀系数的不同而产生的。即，由陶瓷构成的半导体元件及外部基板的热膨胀系数小，由热膨胀引起的伸长小。另一方面，由树脂构成的层间绝缘层及阻焊剂层与半导体元件及外部基板相比，热膨胀系数大，所以由热膨胀引起的伸长大。由于该热膨胀系数的不同，应力集中在外部连接端子(BGA/PGA)的周围等处，从而发生剥离、裂纹。
就是说，通过将外部连接端子(BGA/PGA)配置在未内置半导体元件的基板上的区域中，能减少热膨胀的影响，所以能防止在外部连接端子(BGA/PGA)的周围等处发生剥离、裂纹。因此，能防止外部连接端子(BGA/PGA)的脱落或位置偏移，能提高电气连接性和可靠性。
这里，所谓外部连接端子，在安装了IC芯片的基板中，意味着取得与外部基板、所有的母板、子板的连接用的端子。所谓悬案端子，是指BGA、PGA及焊锡凸点而言。
在本发明的第四十二方面，其技术特征在于：在本发明的第四十一方面所述的多层印刷布线板中，在上述半导体元件的焊接区部分形成与在最下层的上述层间绝缘层中形成的上述通路孔连接用的过渡层。
在本发明的第四十二方面中，覆盖着半导体元件的焊接区，形成过渡层。通过将由铜等构成的过渡层设置在小片焊接区上，使用溶剂成为可能，能防止树脂残留在小片焊接区上。另外，进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或者经过各种退火工序，小片焊接区也不会发生变色、溶解。能防止在小片焊接区上形成氧化被覆膜。因此，提高了小片焊接区与通路孔的连接性和可靠性。另外，由于在IC芯片的小片焊接区上介入直径比20微米大的过渡层，所以能可靠地连接通路孔。理想情况是，过渡层可与通路孔直径相同或更大。
在本发明的第四十三方面，其技术特征在于：在本发明的第四十一方面所述的多层印刷布线板中，将树脂充填材料充填在埋入、收容半导体元件的上述基板的凹部或通孔与上述半导体元件之间。
在本发明的第四十三方面中，通过将树脂充填材料充填在基板的凹部或通孔与半导体元件之间，提高了基板与半导体元件的粘结性。另外，由于该树脂充填材料能减缓因热膨胀产生的应力，所以能防止芯子基板的裂纹、层间绝缘层及阻焊剂层的弯曲。因此，能防止在焊锡凸点周围等处发生的剥离、裂纹。因此，能防止焊锡凸点的脱落或位置偏移，所以能提高电气的连接性和可靠性。树脂充填材料能使用热固化性树脂、热塑性树脂、或它们的复合体。
                    附图说明
图1(A)、(B)、(C)是本发明的第一实施例的半导体元件的制造工序图。
图2(A)、(B)、(C)是第一实施例的半导体元件的制造工序图。
图3(A)、(B)是第一实施例的半导体元件的制造工序图。
图4(A)是第一实施例的硅晶片20A的平面图，(B)是分成单个的半导体元件的平面图。
图5(A)、(B)、(C)是第一实施例的第一变例的半导体元件的制造工序图。
图6(A)、(B)、(C)是第一实施例的第一变例的半导体元件的制造工序图。
图7(A)、(B)是第一实施例的第一变例的半导体元件的制造工序图。
图8(A)、(B)、(C)、(D)是第一实施例的第二变例的半导体元件的制造工序图。
图9(A)、(B)、(C)、(D)是第一实施例的第一变例的半导体元件的制造工序图。
图10(A)、(B)、(C)、(D)是第一实施例的多层印刷布线板的制造工序图。
图11(A)、(B)、(C)是第一实施例的多层印刷布线板的制造工序图。
图12(A)、(B)、(C)是第一实施例的多层印刷布线板的制造工序图。
图13(A)、(B)、(C)是第一实施例的多层印刷布线板的制造工序图。
图14是第一实施例的多层印刷布线板的剖面图。
图15(A)、(B)、(C)、(D)是第一实施例的第一变例的多层印刷布线板的制造工序图。
图16是第一实施例的第一变例的多层印刷布线板的剖面图。
图17是表示评价第一实施例、第一变例的半导体元件的结果的图表。
图18是表示将第二变例、第三变例的半导体元件与比较例进行评价的结果的图表。
图19(A)、(B)、(C)是本发明的第二实施例的多层印刷布线板的制造工序图。
图20(A)、(B)、(C)是第二实施例的多层印刷布线板的制造工序图。
图21(A)、(B)、(C)是第二实施例的多层印刷布线板的制造工序图。
图22(A)、(B)、(C)是第二实施例的多层印刷布线板的制造工序图。
图23(A)、(B)、(C)是第二实施例的多层印刷布线板的制造工序图。
图24是第二实施例的多层印刷布线板的剖面图。
图25(A)、(B)、(C)、(D)是第二实施例的第一变例的多层印刷布线板的制造工序图。
图26是第二实施例的第一变例的多层印刷布线板的剖面图。
图27(A)、(B)、(C)是第二实施例的第二变例的多层印刷布线板的制造工序图。
图28(A)、(B)、(C)是本发明的第三实施例的多层印刷布线板的制造工序图。
图29(A)、(B)、(C)是第三实施例的多层印刷布线板的制造工序图。
图30(A)、(B)、(C)是第三实施例的多层印刷布线板的制造工序图。
图31(A)、(B)、(C)是第三实施例的多层印刷布线板的制造工序图。
图32(A)、(B)、(C)是第三实施例的多层印刷布线板的制造工序图。
图33是第三实施例的多层印刷布线板的剖面图。
图34(A)、(B)、(C)、(D)是第三实施例的第一分例的多层印刷布线板的制造工序图。
图35是第三实施例的第一分例的多层印刷布线板的剖面图。
图36(A)、(B)、(C)是第三实施例的第一变例的多层印刷布线板的制造工序图。
图37(A)、(B)、(C)是第三实施例的第一变例的多层印刷布线板的制造工序图。
图38(A)、(B)、(C)是第三实施例的第一变例的多层印刷布线板的制造工序图。
图39(A)、(B)、(C)是第三实施例的第一变例的多层印刷布线板的制造工序图。
图40(A)、(B)、(C)是第三实施例的第一变例的多层印刷布线板的制造工序图。
图41是第三实施例的第一变例的多层印刷布线板的剖面图。
图42(A)、(B)、(C)、(D)是第一变例的第一分例的多层印刷布线板的制造工序图。
图43是第一变例的第一分例的多层印刷布线板的剖面图。
图44(A)、(B)、(C)是第三实施例的第一变例的第二分例的多层印刷布线板的制造工序图。
图45(A)、(B)、(C)、(D)、(E)是第三实施例的第二变例的多层印刷布线板的制造工序图。
图46(A)、(B)、(C)、(D)是第三实施例的第二变例的多层印刷布线板的制造工序图。
图47(A)、(B)、(C)是第三实施例的第二变例的多层印刷布线板的制造工序图。
图48(A)、(B)、(C)是第三实施例的第二变例的多层印刷布线板的制造工序图。
图49(A)、(B)、(C)是第三实施例的第二变例的多层印刷布线板的制造工序图。
图50是第三实施例的第二变例的多层印刷布线板的剖面图。
图51(A)、(B)、(C)、(D)是第三实施例的第二变例的第一分例的多层印刷布线板的制造工序图。
图52是第二变例的第一分例的多层印刷布线板的剖面图。
图53(A)、(B)、(C)、(D)、(E)是本发明的第四实施例的多层印刷布线板的制造工序图。
图54(A)、(B)、(C)、(D)、(E)是第四实施例的多层印刷布线板的制造工序图。
图55(A)、(B)、(C)、(D)是第四实施例的多层印刷布线板的制造工序图。
图56(A)、(B)、(C)是第四实施例的多层印刷布线板的制造工序图。
图57是第四实施例的多层印刷布线板的剖面图。
图58(A)、(B)、(C)、(D)是本发明第五实施例的多层印刷布线板的制造工序图。
图59(A)、(B)、(C)是第五实施例的多层印刷布线板的制造工序图。
图60(A)、(B)、(C)是第五实施例的多层印刷布线板的制造工序图。
图61(A)、(B)、(C)是第五实施例的多层印刷布线板的制造工序图。
图62(A)、(B)是第五实施例的多层印刷布线板的制造工序图。
图63是第五实施例的多层印刷布线板的剖面图。
图64是第五实施例的多层印刷布线板的剖面图。
图65是图63中的E-E剖面图。
图66(A)是第五实施例的多层印刷布线板的平面图，(B)是凸点配置成曲折状的多层印刷布线板的平面图，(C)是比较例的多层印刷布线板的平面图。
图67(A)、(B)、(C)是第五实施例的分例的多层印刷布线板的制造工序图。
图68(A)、(B)、(C)是本发明的第一变例的多层印刷布线板的制造工序图。
图69(A)、(B)、(C)是第一变例的多层印刷布线板的制造工序图。
图70(A)、(B)、(C)是第一变例的多层印刷布线板的制造工序图。
                       具体实施形式
以下，参照附图说明本发明的实施例。
A.半导体元件
首先，参照表示半导体元件20的剖面的图3(A)及表示平面图的图4(B)，说明本发明的第一实施例的半导体元件(I C芯片)的结构。
[第一实施例]
如图3(B)所示，在半导体元件20的上表面上配置小片焊接区22及布线(图中未示出)，在该小片焊接区22及布线上覆盖保护膜24，在该小片焊接区22上形成保护膜24的开口。在小片焊接区22上形成主要由铜构成的过渡层38。过渡层38由薄膜层33和加厚层37构成。换句话说，用两层以上的金属膜形成。
接着，参照图1至图4说明以上参照图3(B)所说明的半导体元件的制造方法。
(1)在图1(A)所示的硅晶片20A上，用规定的方法形成布线21及小片焊接区22(参照图1(B)及表示图1(B)的平面图的图4(A)，另外，图1(B)表示图4(A)的B-B剖面)。
(2)其次，在小片焊接区22及布线21上形成保护膜24，将开
24a设在小片焊接区22上(图1(C))。
(3)在硅晶片20A上进行蒸镀、溅射等物理性的蒸镀，在整个表面上形成导电性的金属膜(薄膜层)33(图2(A))。其厚度可以在0.001～2.0微米的范围内形成。在比该范围小的情况下，不能在整个表面上形成薄膜层。在比该范围大的情况下，在所形成的膜上产生厚度的离散性。最佳范围是0.01～1.0微米。作为所形成的金属，可以使用从锡、铬、钛、镍、锌、钴、金、铜中选择的金属。这些金属构成小片焊接区的保护膜，而且不会使电气特性劣化。在第一实施例中，采用溅射法用铬形成薄膜层33。铬与金属的紧密附着性好，能抑制水分的渗入。另外，也可以将铜溅射到铬层上。也能在真空室内连续地形成铬、铜两层膜。这时，铬的厚度为0.05-0.1微米，铜的厚度为0.5微米左右。
(4)此后，在薄膜层33上形成液态抗蚀剂、感光性抗蚀剂、干膜中的任意一种抗蚀剂层。将描绘了形成过渡层38的部分的掩模(图中未示出)置于该抗蚀剂层上，经过曝光、显影后，在抗蚀剂35上形成非形成部35a。进行电解镀，将加厚层(电解镀膜)37设置在抗蚀剂层的非形成部35a上(图2(B))。作为所形成的镀层的种类，有铜、镍、金、银、锌、铁等。由于电气特性、经济性、以及在后继的工序中形成的作为叠合层的导体层主要是铜，所以最好使用铜，在第一实施例中使用铜。其厚度在1～20微米的范围内即可。
(5)用碱溶液等将电镀抗蚀剂35除去后，利用硫酸-双氧水、氯化铁、氯化铜、铜络合物-有机酸盐等刻蚀液，将电镀抗蚀剂35下面的金属膜33除去，从而在IC芯片的焊接区22上形成过渡层38(图2(C))。
(6)其次，采用喷射法将刻蚀液喷射到基板上，通过对过渡层38的表面进行刻蚀，形成粗糙面38α(图3(A))。也能用无电解镀或氧化还原处理方法，形成粗糙面。
(7)最后，通过切割等，将形成了过渡层38的硅晶片20A分割成单个片，形成半导体元件20(图3(B)及作为图3(B)的平面图的图4(B))。此后，根据需要，也可以进行被分割了的半导体元件20的工作确认和电气检查。由于半导体元件20形成了比小片焊接区22大的过渡层38，所以探针容易接触，提高了检查的精度。
[第一实施例的第一分例]
在上述的第一实施例中，用铬形成了薄膜层33。与此相对照，在第一分例中，用钛形成薄膜层33。通过蒸镀或溅射形成钛膜。钛与金属的紧密附着性好，能抑制水分的渗入。
[第一实施例的第二分例]
在上述的第一实施例中，用铬形成了薄膜层33。与此相对照，在第二分例中，用锡形成薄膜层。锡与金属的紧密附着性好，能抑制水分的渗入。
[第一实施例的第三分例]
在上述的第一实施例中，用铬形成了薄膜层33。与此相对照，在第三分例中，用锌形成薄膜层。
15[第一实施例的第四分例]
在上述的第一实施例中，用铬形成了薄膜层33。与此相对照，在第四分例中，用镍形成薄膜层。通过溅射形成镍。镍与金属的紧密附着性好，能抑制水分的渗入。
[第一实施例的第五分例]
在上述的第一实施例中，用铬形成了薄膜层33。与此相对照，在第五分例中，用钴形成薄膜层。
另外，在各分例中，也可以再将铜层叠在薄膜层上。
[第一实施例的第一变例]
参照图7(B)说明第一实施例的第一变例的半导体元件20。在参照图3(B)说明过的第一实施例的半导体元件中，过渡层38是由薄膜层33和加厚层37构成的两层结构。与此相对照，在第一变例中，如图7(B)所示，过渡层38是作为由第一薄膜层33、第二薄膜层36以及加厚层37构成的三层结构构成的。
接着，参照图5至图7说明参照图7(B)说明过的第一变例的半导体元件的制造方法。
(1)首先，在图5(A)所示的硅晶片20A上形成布线21及小片焊接区22(图5(B))。
(2)其次，在小片焊接区22及布线上形成保护膜24(图5(C))。
(3)在硅晶片20A上进行蒸镀、溅射等物理性的蒸镀，在整个表面上形成导电性的金属膜(第一薄膜层)33(图5(D))。其厚度可以在0.001～2.0微米的范围内形成。在比该范围小的情况下，不能在整个表面上形成薄膜层。在比该范围大的情况下，在所形成的膜上产生厚度的离散性。最佳范围是0.01～1.0微米。作为所形成的金属，可以使用从锡、铬、钛、镍、锌、钴、金、铜中选择的金属。这些金属构成小片焊接区的保护膜，而且不会使电气特性劣化。铬、镍、钛与金属的紧密附着性好，能抑制水分的渗入。在第一变例中，第一薄膜层由铬形成。
(4)采用溅射、蒸镀、无电解镀中的任意一种方法，将第二薄膜层36层叠在第一薄膜层33上(图6(A))。在此情况下，能层叠的金属可以是从镍、铜、金、银中选择的金属。特别是可以用铜、镍两种中的任意一种形成。这是因为铜的价格低廉、而且导电性能好的缘故。镍与薄膜的紧密附着性好，不容易引起剥离和裂纹。厚度以0.01～5.0微米为好，最好为0.1～3.0微米。在第一变例中，通过无电解镀铜形成第二薄膜层36。
另外，所希望的第一薄膜层和第二薄膜层的组合是铬-铜、铬-镍、钛-铜、钛-镍等。在与金属的结合性和导电性方面比其他组合好。
(5)此后，在第二薄膜层36上形成抗蚀剂层，将掩模(图中未示出)置于该抗蚀剂层上，经过曝光、显影后，在抗蚀剂35上形成非形成部35a。进行电解镀，将加厚层(电解镀膜)37设置在抗蚀剂层的非形成部35a上(图6(B))。作为所形成的镀层的种类，有铜、镍、金、银、锌、铁等。由于电气特性、经济性、以及在后继的工序中所形成的作为叠合层的导体层主要是铜，所以最好使用铜，在第一变例中使用铜。其厚度在1～20微米的范围内即可。
(6)用碱溶液等将电镀抗蚀剂35除去后，利用硫酸-双氧水、氯化铁、氯化铜、铜络合物-有机酸盐等刻蚀液，将电镀抗蚀剂35下面的第二薄膜层36除去，从而在IC芯片的焊接区22上形成过渡层38(图6(C))。
(7)其次，采用喷射法将刻蚀液喷射到基板上，通过对过渡层38的表面进行刻蚀，形成粗糙面38α(图7(A))。用无电解镀或氧化还原处理方法，能形成粗糙面。
(8)最后，通过切割等，将形成了过渡层38的硅晶片20A分割成单个片，形成半导体元件20(图7(B))。
[第一实施例的第一变例的第一分例]
在上述的第一变例中，用铬形成第一薄膜层33，用无电解镀铜形成第二薄膜层36，用电解镀铜形成加厚层37。与此相对照，在第一分例中，用铬形成第一薄膜层33，用溅射铜形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：铬0.07微米，铜0.5微米，电解铜15微米。
[第一实施例的第一变例的第二分例]
在第二分例中，用钛形成第一薄膜层33，用无电解镀铜形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：钛0.07微米，无电解镀铜1.0微米，电解铜17微米。
[第一实施例的第一变例的第三分例]
在第三分例中，用钛形成第一薄膜层33，用溅射铜形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：钛0.06微米，铜0.5微米，电解铜15微米。
[第一实施例的第一变例的第四分例]
在第四分例中，用铬形成第一薄膜层33，用无电解镀镍形成第二薄膜层36，用电解镀铜形成加厚层37。备层的厚度分别为：铬0.07微米，无电解镀镍1.0微米，电解铜15微米。
[第一实施例的第一变例的第五分例]
在第五分例中，用钛形成第一薄膜层33，用无电解镀镍形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：钛0.05微米，无电解镀镍1.2微米，电解铜15微米。
[第一实施例的第二变例]
参照图8说明第二变例的半导体元件20的制造方法。第二变例的半导体元件的结构与参照图3(B)说明过的第一实施例大致相同。但是，在第一实施例中，通过用半添加工序在抗蚀剂非形成部上形成加厚层37，形成了过渡层38。与此相对照，在第二变例中，用添加工序均匀地形成了加厚层37后，设置抗蚀剂，通过刻蚀将抗蚀剂非形成部除去，形成过渡层38。
参照图8说明该第二变例的制造方法。
(1)如在第一实施例中参照图2(B)所述，在硅晶片20A上进行蒸镀、溅射等物理性的蒸镀，在整个表面上形成导电性的金属膜33(图8(A))。其厚度可以在0.001～2.0微米的范围内。在比该范围小的情况下，不能在整个表面上形成薄膜层。在比该范围大的情况下，在所形成的膜上产生厚度的离散性。最佳范围是在0.01～1.0微米下形成。作为所形成的金属，可以使用从锡、铬、钛、镍、锌、钴、金、铜中选择的金属。这些金属构成小片焊接区的保护膜，而且不会使电气特性劣化。在第二变例中，通过溅射铬的方法形成薄膜层33。铬的厚度为0.05微米左右。
(2)进行电解镀，将加厚层(电解镀膜)37均匀地设置在薄膜层33上(图8(B))。作为所形成的镀层的种类，有铜、镍、金、银、锌、铁等。由于电气特性、经济性、以及在后继的工序中形成的作为叠合层的导体层主要是铜，所以最好使用铜，在第二变例中使用铜。其厚度在1.0～20微米的范围内即可。如果比该范围厚，在进行后面所述的刻蚀时会引起下陷，这是因为在所形成的过渡层与通路孔的界面上产生间隙的缘故。
(3)此后，在加厚层37上形成抗蚀剂层35(图8(C))。
(4)用硫酸-双氧水、氯化铁、氯化铜、铜络合物-有机酸盐等刻蚀液，将抗蚀剂35的非形成部的金属膜33及加厚层37除去后，将抗蚀剂35剥离，在IC芯片的焊接区22上形成过渡层38(图8(D))。以后的工序与第一实施例相同，所以说明从略。
[第一实施例的第二变例的第一分例]
在上述的第二变例中，用铬形成了薄膜层33。与此相对照，在第一分例中，用钛形成薄膜层33。
[第一实施例的第三变例]
参照图9说明第三变例的半导体元件20的制造方法。在参照图8说明过的第二变例的半导体元件中，过渡层38是由薄膜层33和加厚层37构成的两层结构。与此相对照，在第三变例中，如图9(D)所示，过渡层38是作为由第一薄膜层33、第二薄膜层36以及加厚层37构成的三层结构构成的。
参照图9说明该第三变例的制造方法。
(1)与在第一实施例中参照图6(A)说明过的第一变例相同，通过溅射、蒸镀、无电解镀，将第二薄膜层36层叠在第一薄膜层33上(图9(A))。在此情况下，能层叠的金属可以是从镍、铜、金、银中选择的金属。特别是可以用铜、镍两种中的任意一种形成。这是因为铜的价格低廉、而且导电性能好的缘故。镍与薄膜的紧密附着性好，不容易引起剥离和裂纹。在第三变例中，用无电解镀铜形成第二薄膜层36。厚度以0.01～5.0微米为好，最好为0.1～3.0微米。
另外，所希望的第一薄膜层和第二薄膜层的组合是铬-铜、铬-镍、钛-铜、钛-镍。在与金属的结合性和导电性方面比其他组合好。
(2)进行电解镀，将由镍、铜、金、银、锌或铁构成的加厚膜37均匀地设置在第二薄膜层36上(图9(B))。厚度最好为1～20微米。
(3)此后，在加厚层37上形成抗蚀剂层35(图9(C))。
(4)用硫酸-双氧水、氯化铁、氯化铜、铜络合物-有机酸盐等刻蚀液，将抗蚀剂35的非形成部的第一薄膜层33、第二薄膜层36及加厚层37除去后，将抗蚀剂35剥离，从而在IC芯片的焊接区22上形成过渡层38(图9(D))。以后的工序与第一实施例相同，所以说明从略。
[第一实施例的第三变例的第一分例]
在上述的第三变例中，用铬形成第一薄膜层33，用无电解镀铜形成第二薄膜层36，用电解镀铜形成加厚层37。与此相对照，在第一分例中，用铬形成第一薄膜层33，用溅射铜形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：铬0.07微米，铜0.5微米，电解铜15微米。
[第一实施例的第三变例的第二分例]
在第二分例中，用钛形成第一薄膜层33，用无电解镀铜形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：钛0.07微米，电镀铜1.0微米，电解铜15微米。
[第一实施例的第三变例的第三分例]
在第三分例中，用钛形成第一薄膜层33，用溅射铜形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：钛0.07微米，铜0.5微米，电解铜18微米。
[第一实施例的第三变例的第四分例]
在第四分例中，用铬形成第一薄膜层33，用无电解镀镍形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：铬0.06微米，镍1.2微米，电解铜16微米。
[第一实施例的第三变例的第五分例]
在第五分例中，用钛形成第一薄膜层33，用无电解镀镍形成第二薄膜层36，用电解镀铜形成加厚层37。各层的厚度分别为：钛0.07微米，电镀镍1.1微米，电解铜15微米。
B.内置半导体元件的多层印刷布线板
接着，说明将上述的第一至第三变例的半导体元件(IC芯片)20埋入、收容在芯子基板的凹部、空隙、开口中构成的多层印刷布线板的结构。
[第一实施例]
如图14所示，多层印刷布线板10由收容了参照图3(B)说明过的第一实施例的IC芯片20的芯子基板30、层间树脂绝缘层50、层间树脂绝缘层150构成。在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158。
阻焊剂层70被配置在层间树脂绝缘层150上。与图中未示出的子板、母板等外部基板连接用的焊锡凸点76被设置在阻焊剂层70的开口部71下面的导体电路158上。
在本实施例的多层印刷布线板10中，将IC芯片20内置在芯子基板30上，将过渡层38配置在该IC芯片20的焊接区22上。因此，不用引线零件和密封树脂，就能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成过渡层38，使得IC芯片部分平坦化，所以上层的层间绝缘层50也被平坦化，膜厚也均匀。另外，利用过渡层，形成上层的通路孔60时还能保证形状的稳定性。
另外，通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的焊接区与通路孔的连接性和可靠性。另外，由于直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，所以能可靠地连接直径为60微米的通路孔。
接着，参照图10至图13说明参照图14说明过的多层印刷布线板的制造方法。
(1)首先，将浸渍了环氧树脂等树脂的预成型料层叠在玻璃纤维布等制的芯材上的绝缘树脂基板(芯子基板)30作为起始材料(图10(A))。其次，通过锪孔加工，在芯子基板30的一面上形成收容I C芯片用的凹部32(图10(B))。这里，虽然通过锪孔加工形成凹部，但通过将设有开口的绝缘树脂基板和未设开口的树脂绝缘基板粘结起来，也能形成备有收容部的芯子基板。
(2)此后，用印刷机将粘结材料34涂敷在凹部32中。这时，除了涂敷以外，也可以进行键合等。其次，将IC芯片20置于粘结材料34上(图10(C))。
(3)然后，进行按压或敲打，将IC芯片20的上表面完全收容在凹部32内(图10(D))。由此，能使芯子基板30平滑。这时，虽然在IC芯片20的上表面上带有粘结材料34，但如后面所述，由于将树脂层设置在IC芯片20的上表面上后，利用激光设置通路孔用的开口，所以对过渡层38和通路孔的连接没有影响。
(4)一边使厚度为50微米的热固化型树脂薄片升温到50～150℃，一边在5kg/cm2的压力下进行真空压接层叠，将层间树脂绝缘层50设置在经过了上述工序的基板上(图11(A))。真空压接时的真空度为10mmHg。
(5)其次，利用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为60微米的通路孔用开口48(图11(B))。用60℃的高锰酸，将残留在开口48内的树脂除去。通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，由此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，所以能可靠地连接直径为60微米的通路孔48。另外，这里，虽然用高锰酸等氧化剂除去了残留的树脂，但采用氧等离子体等或电晕处理方法，也能进行去污处理。
(6)其次，通过浸渍在铬酸、高锰酸盐等氧化剂等中，形成层间树脂绝缘层50的粗糙面50α(图11(C))。在0.1～5微米的范围内形成该粗糙面50α即可。作为其一例，通过浸渍在50g/l的高锰酸钠溶液中，温度为60℃，持续5～25分钟，形成2～3微米的粗糙面50α。除了上述以外，使用日本真空技术株式会社制的SV-4540进行等离子体处理，也能在层间树脂绝缘层50的表面上形成粗糙面50α。这时，使用惰性气体氩，在功率为200W、气压为0.6Pa、温度为70℃的条件下，进行两分钟的等离子体处理。
(7)将金属层52设置在形成了粗糙面50α的层间树脂绝缘层50上(图12(A))。用无电解镀法形成金属层52。通过预先将钯等催化剂附加在层间树脂绝缘层50的表面层中，在无电解镀液中浸渍5～60分钟，在0.1～5微米的范围内设置作为镀膜的金属层52。作为其一例如下：
[无电解镀水溶液]
NiSO4               0.003mol/l
酒石酸               0.200mol/l
硫酸铜               0.030mol/l
HCHO                0.050mol/l
NaOH                0.100mol/l
α、α’-二吡啶基    100mol/l
聚二乙醇(PEG)        0.10g/l
在溶液的温度为34℃的条件下浸渍了40分钟。
另外，也可以采用以下方法来代替电镀，即，使用日本真空技术株式会社制的SV-4540，在气压为0.6Pa、温度为80℃、功率为200W、时间为5分钟的条件下，进行以Ni-Cu合金为靶的溅射，能在环氧类层间树脂绝缘层50的表面上形成Ni-Cu合金52。这时，所形成的Ni-Cu合金层52的厚度为0.2微米。
(8)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置光掩模膜，在100mJ/cm2的条件下曝光后，用0.8％的碳酸钠进行显影处理，设置厚度为15微米的电镀抗蚀剂54。其次，在以下条件下进行电解镀，形成厚度为15微米的电解镀膜56(图12(B))。另外，电解镀水溶液中的添加剂是阿托特克日本(アトテツクジヤパン)公司制的卡帕拉西特(カパラシト)HL。
[电解镀水溶液]
硫酸               2.24mol/l
硫酸铜             0.26mol/l
添加剂(阿托特克日本(アトテツクジヤパン)公司制，卡帕拉西特(カパラシト)HL)    19.5mol/l
[电解镀条件]
电流密度           1A/dm2
时间               65分钟
温度               22±2℃
(9)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸和双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的金属层52溶解除去，形成由金属层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60，利用包括铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图12(C))。
(10)其次，通过重复进行上述(4)～(9)的工序，再形成上层的层间树脂绝缘层150及导体电路158(包括通路孔160)(图13(A))。
(11)其次，将以下各物质取入容器中：按照形成为60重量％的浓度溶解在二甘醇二甲醚(DMDG)中的甲酚酚醛清漆型的环氧树脂(日本化药公司制)的将环氧基50％丙烯基化了的具有感光性的低聚物(分子量为4000)46.67重量部；溶解在丁酮中的80重量％的双酚A型环氧树脂(油化西厄耳(シエル)公司制，商品名：埃皮科特(エピコ-ト)1001)15重量部；咪唑固化剂(四国化成公司制，商品名：2E4MZ-CN)1.6重量部；作为感光性单体的多功能丙烯基单体(共荣化学公司制，商品名：R604)3重量部；相同的多价丙烯基单体(共荣化学公司制，商品名：DPE6A)1.5重量部；以及分散类消泡剂(山诺普科(サンノプコ)公司制，商品名：S-65)0.71重量部，对这些物质进行搅拌、混合，调整混合组成物，对该混合组成物加入二苯甲酮(关东化学公司制)2.0重量部作为光重量引发剂，加入米希勒氏酮(关东化学公司制)0.2重量部作为光增感剂，获得25℃时将粘度调整为2.0Pa·s的阻焊剂组成物(有机树脂绝缘材料)。
另外，采用B型粘度计(东京计器公司制，DVL-B型)，在60rpm的情况下用转子No.4，在6rpm的情况下用转子No.3，进行了粘度测量。
(12)其次，将上述阻焊剂组成物以20微米的厚度涂敷在基板30上，在70℃持续20分钟、70℃持续30分钟的条件下进行了干燥处理后，将描绘了阻焊剂开口部的图形的厚度为5mm的光掩模紧密地附着在阻焊剂层70上，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成直径为200微米的开口71(图13(B))。另外，也可以用市售的阻焊剂。
(13)其次，将形成了阻焊剂层(有机树脂绝缘层)70的基板浸渍在含有氯化镍(2.3×10-1mol/l)、次磷酸钠(2.8×10-1mol/l)、柠檬酸钠(1.6×10-1mol/l)的pH＝4.5的无电解镍镀液中，持续20分钟，在开口部71上形成了厚度为5微米的镍镀层72。另外，通过将该基板浸渍在含有氰化金钾(7.6×10-3mol/l)、氯化铵(1.9×10-1mol/l)、柠檬酸钠(1.2×10-1mol/l)、次磷酸钠(1.7×10-1mol/l)的无电解镍镀液中，在80℃的条件下持续7.5分钟，在镍镀层72上形成了厚度为0.03微米的金镀层74，在导体电路158上形成锡焊区75(图13(C))。
(14)此后，通过将焊膏印刷在阻焊剂层70的开口部71上，在200℃温度下进行回流，形成焊锡凸点76。由此，能获得内置IC芯片20、有焊锡凸点76的多层印刷布线板10(参照图14)。
焊膏中能使用Sn/Pb、Sn/Sb、Sn/Ag、SN/Ag/Cu等。当然，也可以使用放射性低的α射线型的焊膏。
在上述的实施例中，将热固化型树脂薄片用于层间树脂绝缘层50、150。该树脂薄片中含有难溶性树脂、可溶性粒子、固化剂、以及其他成分。以下对其分别进行说明。
本发明的制造方法中使用的树脂是可溶于酸或氧化剂的粒子(以下称可溶性粒子)被分散在难溶于酸或氧化剂的树脂(以下称难溶性树脂)中的树脂。
另外，本发明中使用的“难溶性”、“可溶性”等词有这样一种含义：在由同一种酸或氧化剂组成的溶液中，在浸渍了同一时间的情况下，为了方便，将溶解速度相对快的习称“可溶性”，将溶解速度相对慢的习称“难溶性”。
作为上述可溶性粒子，能举出：例如可溶于酸或氧化剂的树脂粒子(以下称可溶性树脂粒子；可溶于酸或氧化剂的无机粒子(以下称可溶性无机粒子)；可溶于酸或氧化剂的金属粒子(以下称可溶性金属粒子)等。这些可溶性粒子可以单独使用，也可以两种以上并用。
上述可溶性粒子的形状不作特别限定，能举出球状、破碎状等。另外，上述可溶性粒子的形状最好是匀称的形状。这是因为能形成有均匀的粗糙度的凹凸的粗糙面的缘故。
作为上述可溶性粒子的平均直径，最好为0.1～10微米。如果在该直径范围内，则也可以含有两种以上的不同直径的粒子。即，含有平均直径为0.1～0.5微米的可溶性粒子和平均直径为1～3微米的可溶性粒子等。因此，能形成更复杂的粗糙面，与导体电路的紧密附着性好。另外，在本发明中，所谓可溶性粒子的直径，是指可溶性粒子的最长部分的长度。
作为上述可溶性树脂粒子，能举出由热固化性树脂、热塑性树脂等构成的粒子，在浸渍在由酸或氧化剂组成的溶液中的情况下，如果是溶解速度比上述难溶性树脂快的树脂，则不作特别限定。
作为上述可溶性树脂的具体例子，例如能举出由：环氧树脂、苯酚树脂、聚酰亚胺树脂、聚苯树脂、聚烯烃树脂、氟树脂等构成的粒子，可以是由这些树脂中的一种构成的粒子，也可以是由两种以上的树脂的混合物构成的粒子。
另外，作为上述可溶性树脂粒子，还能使用由橡胶等构成的树脂粒子。作为上述橡胶，例如能举出：聚丁二烯橡胶、环氧改性、氨基甲酸乙酯改性、(甲基)丙烯腈改性等各种改性聚丁二烯橡胶、含有羧基的(甲基)丙烯腈·丁二烯橡胶等。通过使用这些橡胶，可溶性树脂粒子容易溶解在酸或氧化剂中。就是说，用酸溶解可溶性树脂粒子时，用强酸以外的酸也能溶解，用氧化剂溶解可溶性树脂粒子时，用氧化力较弱的高锰酸盐也能溶解。另外，在使用铬酸的情况下，能在低浓度中溶解。因此，酸或氧化剂不会残留在树脂表面上，如后面所述，形成了粗糙面后，供给氯化钯等催化剂时，不会不供给催化剂、或催化剂被氧化。
作为上述可溶性无机粒子，例如能举出由从铝化合物、钙化合物、钾化合物、镁化合物及硅化合物所构成的组中选择的至少一种构成的粒子等。
作为上述铝化合物，例如能举出氧化铝、氢氧化铝等，作为上述钙化合物，例如能举出碳酸钙、氢氧化钙等，作为上述钾化合物，能举出碳酸钾等，作为上述镁化合物，能举出氧化镁、白云石、碱性碳酸镁等，作为上述硅化合物，能举出二氧化硅、沸石等。它们能单独使用，或两种以上并用。
作为上述可溶性金属粒子，例如能举出由从铜、镍、铁、锌、铅、金、银、铝、镁、钙及硅所构成的组中选择的至少一种构成的粒子等。另外，为了确保绝缘性，这些可溶性金属粒子的表面层最好用树脂等覆盖起来。
在将上述可溶性粒子两种以上混合起来使用的情况下，作为所混合的两种可溶性粒子的组合，最好是树脂粒子和无机粒子的组合。因为两者的导电性都低，所以能确保树脂膜的绝缘性，同时容易谋求与难溶性树脂之间的热膨胀的调整，在由树脂膜构成的层间树脂绝缘层中不会发生裂纹，层间树脂绝缘层与导体电路之间不发生剥离。
作为上述难溶性树脂，在用酸或氧化剂在层间树脂绝缘层上形成粗糙面时，如果是能保持粗糙面的形状者，则不作特别限定，例如能举出：热固化性树脂、热塑性树脂、它们的复合体等。另外，也可以是对这些树脂赋予感光性的感光性树脂。通过使用感光性树脂，能用曝光、显影处理的方法，在层间树脂绝缘层上形成通路孔用开口。
它们之中，最好是含有热固化性树脂者。因此，即使采用镀液或各种加热处理，也能保持粗糙面的形状。
作为上述难溶性树脂的具体例子，例如能举出：环氧树脂、苯酚树脂、苯氧基树脂、聚酰亚胺树脂、聚苯树脂、聚烯烃树脂、聚醚磺基、氟树脂等。这些树脂能单独使用，也可以两种以上并用。
另外，在一个分子中有两个以上的环氧基的环氧树脂则更好。因为不仅能形成上述的粗糙面，而且耐热性等也好，所以即使在热循环条件下，金属层中也不会发生应力集中现象，不容易引起金属层的剥离等。
作为上述环氧树脂，例如能举出：甲酚酚醛清漆型环氧树脂、双酚A型环氧树脂、双酚F型环氧树脂、酚醛清漆型环氧树脂、烷基酚醛清漆型环氧树脂、二酚F型环氧树脂、萘型环氧树脂、双茂型环氧树脂、具有酚类和酚性氢氧基的芳香族醛的缩合物的环氧化物、三缩水甘油异三聚氰酸酯、脂环族环氧树脂。它们可以单独使用，也可以两种以上并用。由此，成为耐热性等优良的树脂。
本发明中使用的树脂膜中，上述可溶性粒子最好大致均匀地分散在上述难溶性树脂中。因为能形成有均匀粗糙度的凹凸的粗糙面，即使在树脂膜中形成通路孔或通孔，也能确保在它上面形成的导体电路的金属层的紧密附着性。另外，也可以使用只在形成粗糙面的表层部分中含有可溶性粒子的树脂膜。由此，树脂膜的表层以外的部分不会暴露在酸或氧化剂中，所以能切实保证使层间树脂绝缘层介于中间的导体电路之间的绝缘性。
在上述树脂膜中，分散在难溶性树脂中的可溶性粒子的配合量相对于树脂膜最好为3～40重量％。因为可溶性粒子的配合量小于3重量％时，有时不能形成有所希望的凹凸的粗糙面，如果超过40重量％，则用酸或氧化剂溶解了可溶性粒子时，会溶解到树脂膜的深处，不能维持使由树脂膜构成的层间树脂绝缘层介于中间的导体电路之间的绝缘性，往往成为短路的原因。
上述树脂膜中除了上述可溶性粒子、上述难溶性树脂以外，最好含有固化剂及其他成分等。
作为上述固化剂，例如能举出：咪唑类固化剂、胺类固化剂、胍类固化剂、这些固化剂的环氧加合物或使这些固化剂微胶囊化的产物、三苯基膦、四苯基·四苯基硼酸酯等有机膦类化合物等。
上述固化剂的含量相对于树脂膜最好为.0.05～10重量％。因为小于0.05重量％时树脂膜的固化不充分，酸或氧化剂渗入树脂膜中的程度增大，树脂膜的绝缘性会受到损害。另一方面，如果超过10重量％，则剩余的固化剂成分往往会使树脂的组成改性，也可能导致可靠性下降。
作为上述其他成分，例如能举出对粗糙面的形成没有影响的无机化合物或树脂等充填物。作为上述无机化合物，例如能举出：二氧化硅、氧化铝、白云石等。作为上述树脂，例如能举出：聚酰亚胺树脂、聚丙烯酸树脂、聚酰胺聚酰亚胺树脂、聚苯树脂、黑色素树脂、烯烃类树脂等。由于含有这些充填物，所以能谋求调整热膨胀系数、提高耐热性、耐化学药品性等，能提高多层印刷布线板的性能。
另外，上述树脂薄膜也可以含有溶剂。作为上述溶剂，例如能举出：丙酮、丁酮、环己酮等酮类、乙酸乙酯、乙酸丁酯、溶纤剂乙酸酯及甲苯、二甲苯、二甲苯等芳香族烃等。它们可以单独使用，也可以两种以上并用。但是，如果加热到350℃以上的温度，则这些层间树脂绝缘层会溶解、碳化。
[第一实施例的第一变例]
其次，参照图16说明第一实施例的第一变例的多层印刷布线板。
在上述的第一实施例中，说明了配置了BGA的情况。在第一变例中，虽然与第一实施例大致相同，但如图16所示，是用通过导电性连接引脚96取得连接的PGA方式构成的。另外，在上述的第一实施例中，虽然用激光形成了通路孔，但在第一变例中，则通过光刻形成通路孔。
参照图15说明该第一变例的多层印刷布线板的制造方法。
(4)与第一实施例相同，将厚度为50微米的热固化型环氧类树脂50涂敷在经过了上面(1)～(3)所述工序的基板上(图15(A))。
(5)其次，将描绘了对应于通路孔形成位置的黑圆49a的光掩模膜49置于层间树脂绝缘层50上，进行曝光(图15(B))。
(6)用DMTG液进行喷射显影，通过进行加热处理，设置备有直径为85微米的通路孔用开口48的层间树脂绝缘层50(图15(C))。
(7)用高锰酸、或铬酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图15(D))。以后的工序与上述的第一实施例相同，所以说明从略。粗糙面最好在0.05～5微米之间。
在图17、图18所示的图表中，示出了将上述实施例的半导体元件和比较例的半导体元件收容在第一实施例、第一变例的多层印刷布线板中，进行了评价的结果。
[比较例1]
比较例与第一实施例的半导体元件相同。但在比较例1中，不形成过渡层，而是将小片焊接区直接埋入多层印刷布线板中。
[比较例2]
在比较例2中，形成特开平9-321408号中的柱状凸点，埋入到多层印刷布线板中。
评价项目如下：
①通过目视判断了小片焊接区有无变色·溶解。
②调研了：用第一实施例的多层印刷布线板的制造方法，能否形成通路孔用开口；另外，用第一变例的多层印刷布线板的制造方法，能否用激光形成直径为60微米的开口；如果是光，能否形成直径为85微米的开口。
③测量了小片焊接区与通路孔的接触电阻。
在第一至第三变例的半导体元件中，获得了良好的结果，但在比较例1、2中，发生了通路孔的形成不良或接触不良、或电阻值增大等的问题。
利用第一实施例的结构，不通过引线零件就能取得IC芯片与印刷布线板的连接。因此，也不需要树脂密封。另外，不会引起由引线零件或密封树脂引起的不良现象，所以提高了连接性和可靠性。另外，由于IC芯片的焊接区与印刷布线板的导电层直接连接，所以还能提高电气特性。
另外，与现有的IC芯片的安装方法相比，还能缩短IC芯片～基板～外部基板的布线长度，具有减少回路电感的效果。另外，越能配置BGA、PGA等，布线形成的自由度越大。
[第二实施例]
以下，参照附图说明本发明的第二实施例。
说明收容第二实施例的半导体元件(IC芯片)20的多层印刷布线板的结构。
如图24所示，多层印刷布线板10由以下部分构成：参照图3(B)说明过的放置有第一实施例的IC芯片20的散热片30D；收容IC芯片20的芯子基板31；以及IC芯片20上的层间树脂绝缘层50、层间树脂绝缘层150。在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158。
阻焊剂层70被配置在层间树脂绝缘层150上。与图中未示出的子板、母板等外部基板连接用的焊锡凸点76被设置在阻焊剂层70的开口部71下面的导体电路158上。
散热片30D由氮化铝、氧化铝、模来石等的陶瓷、或铝合金、铜、磷青铜等金属构成。这里，使用热导率高的铝合金、或对两面进行了粗糙化处理的铜箔是适当的。在本实施例中，通过将散热片30D安装在芯子基板31中所埋设的IC芯片20的背面上，能使IC芯片20中发生的热散掉，能防止芯子基板31及在芯子基板上所形成的层间树脂绝缘层50、150弯曲，在该层间树脂绝缘层上的通路孔60、160、导体电路58、158中不会发生断线。由此，提高了布线的可靠性。
另外，IC芯片20利用导电性粘结剂29安装在散热片30D上。由于在树脂中含有铜、银、金、铝等金属粉末，导电性粘结剂29具有良好的导热性，所以能有效地使IC芯片20中发生的热散逸到散热片30D一侧。这里，在IC芯片20的安装中虽然使用了导电性粘结剂，但只要是导热性好的粘结剂，能使用各种物质。
在本实施例的多层印刷布线板10中，将IC芯片20内置在芯子基板31中，将过渡层38配置在该IC芯片20的焊接区22上。因此，不使用引线零件和密封树脂，也能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成了过渡层38，所以IC芯片部分被平坦化，从而上层的层间绝缘层50也被平坦化，膜厚也变得均匀。另外，利用过渡层形成上层的通路孔60时还能保持形状的稳定性。
另外，通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的焊接区与通路孔的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔。
接着，参照图19至图23说明参照图24说明过的第二实施例的多层印刷布线板的制造方法。
(1)在由氮化铝、氧化铝、模来石等陶瓷、或铝合金、磷青铜等构成的板状的散热片30D(图19(A))上，涂敷导电性粘结剂29(图19(B))。作为导电性粘结剂，使用含有平均直径为2～5微米的铜粒子的膏剂，形成了10～20微米的厚度。
(2)放置上述的第一实施例、第一实施例的第一变例、第二变例、或第三变例的IC芯片20(图19(C))。
(3)其次，将安装了IC芯片20的散热片30D放置在不锈钢(SUS)加压板100A上。然后，将浸渍了BT(双马来酸酐缩亚胺三嗪)树脂、环氧树脂等树脂的未固化的预成型料层叠在玻璃纤维布等芯材上构成的厚度为0.5mm的预成型料层叠体31α放置在散热片30D上(图20(A))。在预成型料层叠体31α上预先在IC芯片20所在位置上设置通孔32。这里，虽然使用了在芯材中浸渍了树脂的预成型料，但也可以使用没有芯材的树脂基板。另外，还能使用在芯材中浸渍了各种热固化性树脂、或热固化性树脂和热塑性树脂的薄片，代替预成型料。
(4)用不锈钢(SUS)加压板100A、100B，从上下方向对上述的层叠体加压。这时，环氧树脂31β从预成型料31α中渗出，并充填在通孔32与IC芯片20之间的空间内，同时覆盖住IC芯片20的上表面。由此，IC芯片20和预成型料层叠体31α的上表面变得完全平坦(图20(B))。因此，在后面所述的工序中形成叠合层时，能恰当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
(5)此后，通过进行加热，使预成型料中的环氧树脂固化，形成收容IC芯片20的芯子基板31(图20(C))。
(6)将厚度为50微米的热固化型环氧类树脂薄片一边使温度上升到50～150℃，一边用5kg/cm2的压力进行真空压接，层叠在经过了上述工序的基板上，设置由环氧类树脂构成的层间树脂绝缘层50(图21(A))。真空压接时的真空度为10mmHg。
(7)其次，用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽为5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为60微米的通路孔用开48(图21(B))。用铬酸或高锰酸，将残留在开48内的树脂除去。通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，由此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔用开口。另外，这里，虽然用铬酸除去了残留的树脂，但采用氧等离子体，也能进行去污处理。
(8)其次，用高锰酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图21(C))。
(9)其次，在形成了粗糙面50α的层间树脂绝缘层50上设置无电解镀膜52(图22(A))。作为无电解镀，能使用铜、镍。其厚度在0.3微米～1.2微米的范围内即可。因为如果小于0.3微米，则在层间树脂绝缘层上有时不能形成金属膜。如果超过1.2微米，则由于刻蚀会残留金属膜，容易引起导体之间的短路。在与第一实施例相同的镀液及镀覆条件下形成了镀膜。
除了上述以外，也可以使用与上述的等离子体处理相同的装置，在气压为0.6Pa、温度为80℃、功率为200W、时间为5分钟的条件下，进行Ni-Cu合金为靶的溅射，能在层间树脂绝缘层50的表面上形成Ni-Cu合金52。这时，所形成的Ni-Cu合金层52的厚度为0.2微米。
(10)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置光掩模膜，在100mJ/cm2的条件下曝光后，用0.8％碳酸钠进行显影处理，设置厚度为20微米的电镀抗蚀剂54。其次，在与第一实施例相同的条件下，进行电解镀，形成厚度为15微米的电解镀膜56(图22(B))。另外，电解镀水溶液中的添加剂是阿托特克日本(アトテツクジヤパン)公司制的卡帕拉西特(カパラシド)HL。
(11)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸与双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的镀膜层52溶解除去，形成由镀膜层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60，用含有铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图22(C))。在本实施例中，如上参照图20(C)所述，由于完全平滑地形成芯子基板31的上表面，所以能利用通路孔60与过渡层38可靠地连接。因此，能提高多层印刷布线板的可靠性。
(12)其次，通过重复进行上述工序(6)～(11)，再形成上层的层间树脂绝缘层150及导体电路158(包括通路孔160)(图23(A))。
(13)其次，获得与第一实施例相同的阻焊剂组成物(有机树脂绝缘材料)。
(14)其次，以20微米的厚度将上述阻焊剂组成物涂敷在基板30上，在70℃持续20分钟、70℃持续30分钟的条件下，进行了干燥处理后，将描绘了阻焊剂开口部的图形的厚度为5mm的光掩模紧密地附着在抗蚀剂层70上，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成直径为200微米的开口71(图23(B))。
(15)其次，在形成了阻焊剂层(有机树脂绝缘层)70的基板的开口部71上形成厚度为5微米的镍镀层72。另外，通过在镍镀层72上形成厚度为0.03微米的金镀层74，在导体电路158上形成锡焊区75(图23(C))。
(16)此后，将焊膏印刷在阻焊剂层70的开口部71上，通过在200℃的温度下进行回流，形成焊锡凸点76。最后，通过切割等，将散热片30D切割成单个片而获得多层印刷布线板10。(参照图24)。
[第二实施例的第一变例]
其次，参照图26说明第二实施例的第一变例的多层印刷布线板。
在上述的第二实施例中，在配置了BGA的情况下进行了说明。在第一变例中，虽然与第二实施例大致相同，但如图26所示，是用通过导电性连接引脚96取得连接的PGA方式构成的。另外，在上述的第二实施例中，虽然用激光形成了通路孔，但在第一变例中，则通过光刻形成通路孔。
参照图25说明该第二实施例的第一变例的多层印刷布线板的制造方法。
(4)与第二实施例相同，将厚度为50微米的热固化型环氧类树脂50涂敷在经过了上述(1)～(3)工序的基板上(图25(A))。
(5)其次，将描绘了对应于通路孔形成位置的黑圆49a的光掩模薄膜49置于层间树脂绝缘层50上，进行曝光(图25(B))。
(6)用DMTG液进行喷射显影，通过进行加热处理，设置备有直径为85微米的通路孔用开口48的层间树脂绝缘层50(图25(C))。
(7)用高锰酸、或铬酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图25(D))。以后的工序与上述的第二实施例相同，所以说明从略。
[第二实施例的第二变例]
其次，说明该第二实施例的第二变例的多层印刷布线板的制造方法。
在上述的第一、第一变例中，由预成型料形成了芯子基板。与此相对照，在第二变例中，利用预成型料将使预成型料固化构成的树脂基板固定在散热片30D上。
参照图27说明该第二变例的多层印刷布线板的制造方法。
(1)通过导电性粘结剂29，将IC芯片20安装在由其两面被粗糙化了的铜箔构成的散热片30D上，放置在不锈钢(SUS)加压板100A上。然后，将浸渍了BT(双马来酸酐缩亚胺三嗪)树脂、环氧等树脂的未固化的预成型料(0.2mm)31α放置在散热片30D上。另外，将层叠上述预成型料后固化了的树脂基板(0.4mm)31γ放置在预成型料31α上(图27(A))。在预成型料31α、树脂基板31γ上预先在IC芯片20所在位置上设置通孔32。
(2)用不锈钢(SUS)加压板100A、100B，从上下方向对上述的层叠体加压。这时，环氧树脂31β从预成型料31α中渗出，并充填在通孔32与IC芯片20之间的空间内，同时覆盖住IC芯片20的上表面。由此，IC芯片20和树脂基板31γ的上表面变得完全平坦(图27(B))。因此，在后面所述的工序中形成叠合层时，能恰当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
(3)此后，通过进行加热，使预成型料中的环氧树脂固化，形成收容了IC芯片20的芯子基板31(图27(C))。以后的工序与上述的第二实施例相同，所以说明从略。
在第二实施形态中，通过将散热片安装在芯子基板中埋设的IC芯片的背面上，能使IC芯片中发生的热散掉。因此，能防止芯子基板及在芯子基板上所形成的层间树脂绝缘层弯曲，在该层间树脂绝缘层上的通路孔、导体电路中不会发生断线
另外，利用本发明的上述结构，不通过引线零件就能取得IC芯片与印刷布线板的连接。因此，也不需要树脂密封。另外，不会引起由引线零件或密封树脂引起的不良现象，所以提高了连接性和可靠性。而且，由于IC芯片的焊接区与印刷布线板的导电层直接连接，所以还能提高电气特性。
另外，与现有的IC芯片的安装方法相比，还能缩短IC芯片～基板～外部基板的布线长度，具有减少回路电感的效果。
[第三实施例]
以下，参照附图说明本发明的第三实施例。
如图33所示，第三实施例的多层印刷布线板10由收容IC芯片20的芯子基板30以及层间树脂绝缘层50、层间树脂绝缘层150构成。在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158。
在层间树脂绝缘层150上设置阻焊剂层70。在阻焊剂层70的开口部71下面的导体电路158上设置了与图中未示出的子板、母板等外部基板连接用的焊锡凸点76。
在第三实施例的多层印刷布线板10中，将IC芯片20内置在芯子基板30上，将过渡层38配置在该IC芯片20的焊接区22上。因此，不使用引线零件和密封树脂，也能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成了过渡层38，所以IC芯片部分被平坦化，从而上层的层间绝缘层50也被平坦化，膜厚也变得均匀。另外，利用过渡层，形成上层的通路孔60时还能保持形状的稳定性。
另外，通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的焊接区与通路孔的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔。
接着，参照图28至图32说明参照图33说明过的第三实施例的多层印刷布线板的制造方法。
(1)将浸渍了BT(双马来酸酐缩亚胺三嗪)树脂、环氧等树脂的预成型料层叠在玻璃纤维布等芯材上，将固化了的厚度为0.5mm的绝缘树脂基板30A作为起始材料。首先，在绝缘树脂基板30A上形成IC芯片收容用的通孔32(图28(A))。这里，虽然使用芯材中浸渍了树脂的树脂基板30A，但也能使用不备有芯材的树脂基板。
(2)此后，将与上述第一实施例的制造方法有关的IC芯片20收容在绝缘树脂基板30A的通孔32内(图28(B))。
(3)然后，将收容IC芯片20的绝缘树脂基板30A和同样地在玻璃纤维布等芯材中还浸渍了BT、环氧等树脂的预成型料在层叠后被固化了的厚度为0.2mm的绝缘树脂基板(芯子基板)30B，介入在玻璃纤维布等芯材上浸渍了环氧等树脂的未固化的预成型料30C(厚度为0.1mm)而层叠在一起(图28(C))。这里，虽然使用在芯材中浸渍了树脂的树脂基板30B，但也能使用不备有芯材的树脂基板。另外，还可以使用各种热固化性树脂、或在芯材中浸渍了热固化性树脂和热塑性树脂的薄片，代替预成型料。
(4)用不锈钢(SUS)加压板100A、100B从上下方向对上述的层叠体加压。这时，环氧树脂30α从预成型料30C中渗出，并充填在通孔32与IC芯片20之间的空间内，同时覆盖住I C芯片20的上表面。由此，IC芯片20和绝缘树脂基板30A的上表面变得完全平坦(图29(A))。因此，在后面所述的工序中形成叠合层时，能恰当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
(5)此后，通过进行加热，使未固化的环氧树脂30α固化，形成收容了IC芯片20的芯子基板30(图29(B))。
(6)将厚度为50微米的热固化型环氧类树脂薄片一边使温度上升到50～150℃，一边用5kg/cm2的压力进行真空压接，层叠在经过了上述工序的基板上，设置主要由环氧树脂构成的层间树脂绝缘层50(图29(C))。真空压接时的真空度为10mmHg。
(7)其次，用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽为5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为60微米的通路孔用开48(图30(A))。用铬酸或高锰酸等氧化剂，将残留在开口48内的树脂除去。将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，由此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔用开48。另外，这里，虽然用氧化剂除去了残留的树脂，但采用氧等离子体，也能进行去污处理。
(8)其次，用高锰酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图30(B))。
(9)其次，在形成了粗糙面50α的层间树脂绝缘层50上设置无电解镀膜52(图30(C))。作为无电解镀，能使用铜、镍。其厚度在0.3微米～1.2微米的范围内即可。因为如果小于0.3微米，则在层间树脂绝缘层上有时不能形成金属膜。如果超过1.2微米，则由于刻蚀会残留金属膜，容易引起导体之间的短路。在与第一实施例相同的镀液及镀覆条件下形成了镀膜。
除了上述以外，也可以使用与上述的等离子体处理相同的装置，在气压为0.6Pa、温度为80℃、功率为200W、时间为5分钟的条件下，进行Ni-Cu合金为靶的溅射，能在层间树脂绝缘层50的表面上形成Ni-Cu合金52。这时，所形成的Ni-Cu合金层52的厚度为0.2微米。
(10)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置光掩模薄膜，在100mJ/cm2的条件下曝光后，用0.8％碳酸钠进行显影处理，设置厚度为20微米的电镀抗蚀剂54。其次，在与第一实施例相同的条件下，进行电解镀，形成厚度为15微米的电解镀膜56(图31(A))。
(11)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸和双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的镀膜层52溶解除去，形成由镀膜层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60，用含有铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图31(B))。在本实施例中，如上参照图29(A)所述，由于完全平滑地形成芯子基板30的上表面，所以能利用通路孔60恰当地与过渡层38连接。因此，能提高多层印刷布线板的可靠性。
(12)其次，通过重复进行上述工序(6)～(11)，再形成上层的层间树脂绝缘层150及导体电路158(包括通路孔160)(图31(C))。
(13)其次，获得与第一实施例同样地进行了调整的阻焊剂组成物(有机树脂绝缘材料)。
(14)其次，以20微米的厚度将上述阻焊剂组成物涂敷在基板30上，在70℃持续20分钟、70℃持续30分钟的条件下，进行了干燥处理后，将描绘了阻焊剂开口部的图形的厚度为5mm的光掩模紧密地附着在抗蚀剂层70上，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成直径为200微米的开口71(图32(A))。
(15)其次，在形成了阻焊剂层(有机树脂绝缘层)70的基板的开口部71上形成厚度为5微米的镍镀层72。另外，通过在镍镀层72上形成厚度为0.03微米的金镀层74，在导体电路上形成锡焊区75(图32(B))。
(16)此后，将焊膏印刷在阻焊剂层70的开口部71上，通过在200℃的温度下进行回流，形成焊锡凸点76。最后，通过切割等进行分割，获得单个的多层印刷布线板10。(图32(C))。在图32(C)中，为了便于图示，将多层印刷布线板分割成两个，但通过分割成16个、32个、64个等，能同时制造多个内置了IC芯片的多层印刷布线板。
在第三实施例中，参照图28(A)～图32(B)，经过上述的工序，制造用来取得多个备有半导体元件的多层印刷布线板。而且，如图32(C)所示，截断成单个片而获得单个的多层印刷布线板。因此，能有效地制造上述可靠性高的多层印刷布线板10(参照图33)。
[第三实施例的第一分例]
其次，参照图35说明第三实施例的分例的多层印刷布线板。
在上述的第三实施例中，在配置了BGA的情况下进行了说明。在第一分例中，虽然与第三实施例大致相同，但如图35所示，是用通过导电性连接引脚96取得连接的PGA方式构成的。另外，在上述的第三实施例中，虽然用激光形成了通路孔，但在第一分例中，则通过光刻形成通路孔。
参照图34说明该1一分例的多层印刷布线板的制造方法。
(4)与第三实施例相同，将厚度为50微米的热固化型环氧类树脂50涂敷在经过了上述(1)～(3)工序的基板上(图34(A))。
(5)其次，将描绘了对应于通路孔形成位置的黑圆49a的光掩模膜49置于层间树脂绝缘层50上，进行曝光(图34(B))。
(6)用DMTG液进行喷射显影，通过进行加热处理，设置备有直径为85微米的通路孔用开口48的层间树脂绝缘层50(图34(C))。
(7)用高锰酸、或铬酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图34(D))。以后的工序与上述的第三实施例相同，所以说明从略。
[第三实施例的第一变例]
接着，说明收容上述第一实施例的半导体元件(IC芯片)20的第三实施例的第一变例的多层印刷布线板的结构。
在参照图33说明过的第三实施例的多层印刷布线板10上，将IC芯片埋设在芯子基板内。与此相对照，在第一变例中，如图41所示，散热片30D被安装在IC芯片20的背面。该多层印刷布线板10由该散热片30D、收容IC芯片20的芯子基板31以及IC芯片20上的层间树脂绝缘层50、层间树脂绝缘层150构成。在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158。
阻焊剂层70被配置在层间树脂绝缘层150上。与图中未示出的子板、母板等外部基板连接用的焊锡凸点76被设置在阻焊剂层70的开口部71下面的导体电路158上。
散热片30D由氮化铝、氧化铝、模来石等的陶瓷、或铝合金、铜、磷青铜等金属构成。这里，使用热导率高的铝合金、或对两面进行了粗糙化处理的铜箔是适当的。在本实施例中，通过将散热片30D安装在芯子基板31中所埋设的IC芯片20的背面上，能使IC芯片20中发生的热散掉，能防止芯子基板31及在芯子基板上所形成的层间树脂绝缘层50、150弯曲，在该层间树脂绝缘层上的通路孔60、160、导体电路58、158中不会发生断线。由此，提高了布线的可靠性。
另外，IC芯片20利用导电性粘结剂29安装在散热片30D上。由于在树脂中含有铜、银、金、铝等金属粉末，导电性粘结剂29具有良好的导热性，所以能有效地使IC芯片20中发生的热散逸到散热片30D一侧。这里，在IC芯片20的安装中虽然使用导电性粘结剂，但只要是导热性好的粘结剂，能使用各种物质。
在第三实施例的第一变例的多层印刷布线板10中，将IC芯片20内置在芯子基板31上，将过渡层38配置在该IC芯片20的焊接区22上。因此，不使用引线零件和密封树脂，也能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成了过渡层38，所以IC芯片部分被平坦化，从而上层的层间绝缘层50也被平坦化，膜厚也变得均匀。另外，利用过渡层，形成上层的通路孔60时还能保持形状的稳定性。
另外，通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的焊接区与通路孔的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔。
接着，参照图36至图40说明参照图41说明过的第三实施例的第一变例的多层印刷布线板的制造方法。
(1)在由氮化铝、氧化铝、模来石等陶瓷、或铝合金、磷青铜等构成的板状的散热片30D(图36(A))上，涂敷导电性粘结剂29(图36(B))。作为导电性粘结剂，使用含有平均直径为2～5微米的铜粒子的膏剂，形成了10～20微米的厚度。
(2)放置参照图3(B)说明过的第一至第四制造方法的IC芯片20(图36(C))。
(3)其次，将安装了IC芯片20的散热片30D放置在不锈钢(SUS)加压板100A上。然后，将浸渍了BT(双马来酸酐缩亚胺三嗪)树脂、环氧等树脂的未固化的预成型料层叠在玻璃纤维布等芯材上构成的厚度为0.5mm的预成型料层叠体31α放置在散热片30D上(图37(A))。在预成型料层叠体31α上预先在IC芯片20所在位置上设置通孔32。这里，虽然使用芯材中浸渍了树脂的预成型料，但也可以使用没有芯材的树脂基板。另外，还能使用在芯材中浸渍了各种热固化性树脂、或热固化性树脂和热塑性树脂的薄片，代替预成型料。
(4)用不锈钢(SUS)加压板100A、100B，从上下方向对上述的层叠体加压。这时，环氧树脂31β从预成型料31α中渗出，并充填在通孔32与IC芯片20之间的空间内，同时覆盖住IC芯片20的上表面。由此，IC芯片20和预成型料层叠体31α的上表面变得完全平坦(图37(B))。因此，在后面所述的工序中形成叠合层时，能恰当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
(5)此后，通过进行加热，使预成型料中的环氧树脂固化，形成收容I C芯片20的芯子基板31(图37(C))。
(6)将厚度为50微米的热固化型环氧类树脂薄片一边使温度上升到50～150℃，一边用5kg/cm2的压力进行真空压接，层叠在经过了上述工序的基板上，设置由环氧树脂构成的层间树脂绝缘层50(图38(A))。真空压接时的真空度为10mmHg。
(7)其次，用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽为5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为60微米的通路孔用开口48(图38(B))。用铬酸将残留在开口48内的树脂除去。通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，由此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔用开口48。另外，这里，虽然用铬酸除去了残留的树脂，但采用氧等离子体，也能进行去污处理。
(8)其次，用高锰酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图38(C))。
(9)其次，在形成了粗糙面50α的层间树脂绝缘层50上设置无电解镀膜52(图39(A))。作为无电解镀，能使用铜、镍。其厚度在0.3微米～1.2微米的范围内即可。因为如果小于0.3微米，则在层间树脂绝缘层上有时不能形成金属膜。如果超过1.2微米，则由于刻蚀会残留金属膜，容易引起导体之间的短路。在与第一实施例相同的镀液及镀覆条件下形成了镀膜。
除了上述以外，也可以使用与上述的等离子体处理相同的装置，进行以Ni-Cu合金为靶的溅射，能在环氧类层间树脂绝缘层50的表面上形成Ni-Cu合金52。这时，所形成的Ni-Cu合金层52的厚度为0.2微米。
(10)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置光掩模膜，在100mJ/cm2的条件下曝光后，用0.8％碳酸钠进行显影处理，设置厚度为20微米的电镀抗蚀剂54。其次，进行电解镀，形成厚度为15微米的电解镀膜56(图39(B))。
(11)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸与双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的镀膜层52溶解除去，形成由镀膜层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60，用含有铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图39(C))。在第三实施例的第一变例中，如上参照图37(C)所述，由于完全平滑地形成芯子基板31的上表面，所以能利用通路孔60与过渡层38恰当地连接。因此，能提高多层印刷布线板的可靠性。
(12)其次，通过重复进行上述工序(6)～(11)，再形成上层的层间树脂绝缘层150及导体电路158(包括通路孔160)(图40(A))。
(13)其次，以20微米的厚度将与第三实施例相同的阻焊剂组成物涂敷在基板30上，在70℃持续20分钟、70℃持续30分钟的条件下，进行了干燥处理后，将描绘了阻焊剂开口部的图形的厚度为5mm的光掩模紧密地附着在抗蚀剂层70上，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成直径为200微米的开口71(图40(B))。
(14)其次，将形成了阻焊剂层(有机树脂绝缘层)70的基板浸渍在与第三实施例相同的无电解镍镀液中持续20分钟，在开口部71上形成厚度为5微米的镍镀层72。另外，通过将该基板浸渍在与第三实施例相同的无电解金镀液中，在镍镀层72上形成厚度为0.03微米的金镀层74，从而在导体电路158上形成锡焊区75(图40(C))。
(15)此后，将焊膏印刷在阻焊剂层70的开口部71上，通过在200℃的温度下进行回流，形成焊锡凸点76。最后，通过切割等，将散热片30D切割成单个片而获得多层印刷布线板10。(参照图41)。
[第三实施例的第一变例的第一分例]
其次，参照图43说明第三实施例的第一变例的第一分例的多层印刷布线板。
在上述的第一变例中，在配置了BGA的情况下进行了说明。在第一分例中，虽然与第一变例大致相同，但如图43所示，是用通过导电性连接引脚96取得连接的PGA方式构成的。另外，在上述的第一变例中，虽然用激光形成了通路孔，但在第一分例中，则通过光刻形成通路孔。
参照图42说明该第一分例的多层印刷布线板的制造方法。
(4)与第一变例相同，将厚度为50微米的热固化型环氧类树脂50涂敷在经过了上述(1)～(3)工序的基板上(图42(A))。
(5)其次，将描绘了对应于通路孔形成位置的黑圆49a的光掩模薄膜49置于层间树脂绝缘层50上，进行曝光(图42(B))。
(6)用DMTG液进行喷射显影，通过进行加热处理，设置备有直径为85微米的通路孔用开口48的层间树脂绝缘层50(图42(C))。
(7)用高锰酸、或铬酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图42(D))。以后的工序与上述的第一变例相同，所以说明从略。
[第三实施例的第一变例的第二分例]
其次，说明第三实施例的第一变例的第二分例的多层印刷布线板的制造方法。
在上述的第一变例、第一分例中，由预成型料形成了芯子基板。与此相对照，在第二分例中，利用预成型料将使预成型料固化构成的树脂基板固定在散热片30D上。
参照图44说明该第二分例的多层印刷布线板的制造方法。
(1)通过导电性粘结剂29，将IC芯片20安装在由其两面被粗糙化了的铜箔构成的散热片30D上，放置在不锈钢(SUS)加压板100A上。然后，将浸渍了BT(双马来酸酐缩亚胺三嗪)树脂、环氧等树脂的未固化的预成型料(0.2mm)31α放置在散热片30D上。另外，将层叠上述预成型料后固化了的树脂基板(0.4mm)31γ放置在预成型料31α上(图44(A))。在预成型料31α、树脂基板31γ上预先在IC芯片20所在位置上设置通孔32。
(2)用不锈钢(SUS)加压板100A、100B，从上下方向对上述的层叠体加压。这时，环氧树脂31β从预成型料31α中渗出，并充填在通孔32与IC芯片20之间的空间内，同时覆盖住IC芯片20的上表面。由此，IC芯片20和树脂基板31γ的上表面变得完全平坦(图44(B))。因此，在后面所述的工序中形成叠合层时，能恰当地形成通路孔及布线，能提高多层印刷布线板的布线的可靠性。
(3)此后，通过进行加热，使预成型料中的环氧树脂固化，形成收容IC芯片20的芯子基板31(图44(C))。以后的工序与上述的第一变例相同，所以说明从略。
[第三实施例的第二变例]
参照表示多层印刷布线板10的剖面的图50，说明第二变例的多层印刷布线板的结构。
在上述的第一、第一变例中，收容了一个IC芯片。与此相对照，如图50所示，第二变例的多层印刷布线板10将IC芯片(CPU)20A及IC芯片(高速缓冲存储器)20B收容在芯子基板30中。然后，与第三实施例相同，在芯子基板30上形成层间树脂绝缘层50、层间树脂绝缘层150，在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158。
在IC芯片20A、20B上覆盖着钝化膜24，在该钝化膜24的开口内配置着构成输入输出端子的小片焊接区22。在铝制的小片焊接区22上形成过渡层38。该过渡层38由第一薄膜层33、第二薄膜层36以及加厚膜37这三层构成。
阻焊剂层70配置在层间树脂绝缘层150上。在阻焊剂层70的开口部71下面的导体电路158上设置与图中未示出的子板、母板等外部基板连接用的焊锡凸点76。
在第三实施例的第二变例的多层印刷布线板10中，将IC芯片20A、20B预先内置在芯子基板30上，将过渡层38配置在该IC芯片20A、20B的焊接区22上。因此，不使用引线零件和密封树脂，也能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成过渡层38，所以IC芯片部分被平坦化，从而上层的层间绝缘层50也被平坦化，膜厚也变得均匀。另外，利用过渡层，形成上层的通路孔60时还能保持形状的稳定性。
另外，通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的小片焊接区与通路孔的连接性和可靠性。另外，通过在直径为40微米左右的小片焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔。
在第三实施例的第二变例中，CPU用IC芯片20A和高速缓冲存储器用IC芯片20B这两个芯片分别被埋入印刷布线板中。分别制成IC芯片的做法价格便宜，由于各IC芯片位于附近的位置，所以也不会引起传递延迟或误工作。另外，即使在印刷布线板的设计变更时，也不需要变更IC芯片本身的设计，提高了形成的自由度。
粘结剂层34被充填在第三实施例的第二变例的印刷布线板的凹部32中。能粘合该凹部32中的IC芯片20A、20B，即使经过热循环时或通路孔形成时的热经历，粘结剂34也能抑制IC芯片20A、20B的动作，能保持平滑性。因此，不会引起与通路孔的连接部分中的剥离或断线、或层间树脂绝缘层50、150的裂纹。因此能提高可靠性。
接着，参照图45～图49说明过参照图50说明过的第三实施例的第二变例的多层印刷布线板的制造方法。这里，在上述的第一、第一变例中，在IC芯片上形成过渡层38后收容在芯子基板中。与此相对照，在第二变例中，将IC芯片收容在芯子基板中后，形成过渡层38。
(1)首先，将浸渍了环氧等树脂的预成型料层叠在玻璃纤维布等制的芯材上的绝缘树脂基板(芯子基板)30作为起始材料(图45(A))。其次，通过锪孔加工，在芯子基板30的一面上形成收容IC芯片用的凹部32(图45(B))。这里，虽然通过锪孔加工形成凹部，但通过将设有开口的绝缘树脂基板和未设开口的树脂绝缘基板粘结起来，也能形成备有收容部的芯子基板。
(2)此后，用印刷机将粘结材料34涂敷在凹部32中。这时，除了涂敷以外，也可以进行键合等。其次，将IC芯片20A、20B置于粘结材料34上(图45(C))。
(3)然后，进行按压或敲打，将IC芯片20A、20B的上表面完全收容在凹部32内(图45(D))。由此，能使芯子基板30平滑。
(4)此后，在收容了IC芯片20A、20B的芯子基板30上进行蒸镀、溅射等，在整个表面上形成导电性的第一薄膜层33(图45(E))。作为该金属，可以是镍、锌、铬、钴、钛、金、锡、铜等。使用镍、铬、钛在膜的形成方面和电气特性方面特别适合。最好在0.001～2.0微米的区间形成其厚度。在铬的情况下厚度最好为0.1微米。
用第一薄膜层33覆盖小片焊接区22，能提高过渡层与IC芯片上小片焊接区22的界面的紧密附着性。另外，通过用这些金属覆盖小片焊接区22，能防止水分渗入界面，防止小片焊接区的溶解、腐蚀，提高可靠性。另外，利用该第一薄膜层33，能用没有引线的安装方法取得与IC芯片的连接。这里，为了防止水分渗入界面，最好使用铬、钛。
(5)通过溅射、蒸镀、或无电解镀，在第一薄膜层33上形成第二薄膜层36(图46(A))。作为该金属，有镍、铜、金、银等。由于电气特性、经济性、以及在后继的工序中所形成的作为叠合体的导体层主要是铜，所以最好使用铜，
设置第二薄膜层的理由是因为用第一薄膜层不能取得形成后面所述的加厚层用的电解镀用的引线。第二薄膜层36被作为加厚的引线用。其厚度最好在0.01～5微米的范围内。因为小于0.01微米时，不能起作为引线的作用，如果超过5微米，则刻蚀时下层的第一薄膜层被削去较多，产生间隙，容易渗入水分，可靠性下降。最佳的厚度为0.1～3微米。
(6)此后，涂敷抗蚀剂，设置电镀抗蚀剂35，以便进行曝光、显影，将开口设在IC芯片的小片焊接区的上部，进行电解镀，设置电解镀膜(加厚膜)37(图46(B))。能用镍、铜、金、银、锌、铁形成加厚膜。
将电镀抗蚀剂35除去后，通过将电镀抗蚀剂35下面的无电解第二薄膜层36、第一薄膜层33刻蚀除去，在IC芯片的小片焊接区22上形成过渡层38(图46(C))。这里，虽然利用电镀抗蚀剂形成了过渡层，但也可以在无电解第二薄膜层36上均匀地形成了电解镀膜后，形成刻蚀用抗蚀剂，进行曝光、显影，使过渡层以外的部分的金属露出，进行刻蚀，在IC芯片的小片焊接区上形成过渡层。电解镀膜的厚度最好在1～20微米的范围内。因为如果比该范围厚，则刻蚀时会引起下陷，在所形成的过渡层与通路孔的界面上产生间隙。
(7)其次，采用喷射法将刻蚀液喷射到基板上，通过对过渡层38的表面进行刻蚀，形成粗糙面38α(图46(D))。也能用无电解镀或氧化还原处理方法，形成粗糙面。过渡层38由第一薄膜层33、第二薄膜层36以及加厚膜37这三层构成。
(8)将厚度为50微米的热固化型环氧类树脂薄片一边使温度上升到50～150℃，一边用5kg/cm2的压力进行真空压接，层叠在经过了上述工序的基板上，设置主要由热固化型树脂构成的层间树脂绝缘层50(图47(A))。真空压接时的真空度为10mmHg。
(9)其次，用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽为5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为80微米的通路孔用开口48(图47(B))。用铬酸将残留在开口48内的树脂除去。将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，因此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米左右的小片焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔用开口48。另外，这里，虽然用高锰酸除去了残留的树脂，但采用氧等离子体，也能进行去污处理。另外，这里，虽然用激光形成开口48，但也能通过曝光、显影处理形成开口。
(10)用酸或氧化剂，在层间树脂绝缘层50上形成粗糙面50α(图47(C))。在平均粗糙度为1～5微米的范围内形成粗糙面即可。
(11)其次，在形成了粗糙面50α的层间树脂绝缘层50上设置无电解镀膜52(图48(A))。作为无电解镀，能使用铜、镍。其厚度在0.3微米～1.2微米的范围内即可。因为如果小于0.3微米，则在层间树脂绝缘层上有时不能形成金属膜。如果超过1.2微米，则由于刻蚀会残留金属膜，容易引起导体之间的短路。在与第一实施例相同的镀液及镀覆条件下形成了镀膜。
(12)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置铬玻璃掩模，在40mJ/cm2的条件下曝光后，用0.8％碳酸钠进行显影处理，设置厚度为25微米的电镀抗蚀剂54。其次，进行电解镀，形成厚度为18微米的电解镀膜56(图48(B))。
(13)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸与双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的镀膜层52溶解除去，形成由镀膜层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60，用含有铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图48(C))。用无电解镀或氧化还原处理方法，也能形成粗糙面。
(14)其次，通过重复进行上述(9)～(13)工序，再形成上层的层间树脂绝缘层150及导体电路158(包括通路孔160)(图49(A))。
(15)其次，以30微米的厚度将与第一实施例相同的阻焊剂组成物涂敷在基板30上，在70℃持续20分钟、70℃持续30分钟的条件下，进行了干燥处理后，将描绘了阻焊剂开口部的图形的厚度为5mm的光掩模紧密地附着在阻焊剂层70上，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成直径为460微米的开口71(图49(B))。
(16)其次，将形成了阻焊剂层(有机树脂绝缘层)70的基板浸渍在与第一实施例相同的无电解镍镀液中，在开口部71上形成厚度为5微米的镍镀层72。另外，通过将该基板浸渍在与第一实施例相同的无电解金镀液中，在镍镀层72上形成厚度为0.03微米的金镀层74，从而在导体电路158上形成锡焊区75(图49(C))。
(17)此后，将焊膏印刷在阻焊剂层70的开口部71上，通过在200℃的温度下进行回流，形成焊锡凸点76。最后，通过切割等进行分割，获得单个的印刷布线板10。(参照图50)。
[第三实施例的第二变例的第一分例]
接着，参照图51～图52说明第三实施例的第一分例的印刷布线板。
图52表示第一分例的印刷布线板。第一分例的印刷布线板与参照图50说明过的第二变例的印刷布线板相同。但是，在上述的第二变例中，将IC芯片收容在芯子基板30上后形成了过渡层38。与此相对照，在第一分例中，与第一实施例相同，在IC芯片上形成过渡层38后收容在芯子基板上。
接着，参照图51说明将半导体元件(IC芯片)20A、20B收容在芯子基板的通孔中构成的图52所示的第一分例的多层印刷布线板的制造方法。这里，与上述的第一实施例的制造方法相同，将过渡层38设置在IC芯片20A、20B上。
(1)首先，将浸渍了环氧等树脂的预成型料层叠在玻璃纤维布等制的芯材上的绝缘树脂基板(芯子基板)30作为起始材料(图51(A))。其次，通过锪孔加工，在芯子基板30的一面上形成收容IC芯片用的凹部32(图51(B))。这里，虽然通过锪孔加工设置凹部，但通过将设置了开口的绝缘树脂基板和未设置开口的树脂绝缘基板粘结起来，也能形成备有收容部的芯子基板。
(2)此后，用印刷机将粘结材料34涂敷在凹部32中。这时，除了涂敷以外，也可以进行键合等。其次，将IC芯片20A、20B置于粘结材料34上(图51(C))。
(3)然后，进行按压或敲打，将IC芯片20A、20B的上表面完全收容在凹部32内(图51(D))。由此，能使芯子基板30平滑。以后的工序与参照图47至图49说明过的第二变例相同，所以说明从略。
在第三实施例中，通过将过渡层设置在小片焊接区上，能防止树脂残留在焊接区上，能提高小片焊接区与通路孔的连接性和可靠性。另外，制造用来取得多个备有半导体元件的多层印刷布线板。以后，截断成单个片而获得单个的多层印刷布线板。因此，能有效地制造可靠性高的多层印刷布线板。
另外，与现有的IC芯片的安装方法相比，还能缩短IC芯片～基板～外部基板的布线长度，具有减少回路电感的效果。
[第四实施例]
以下，参照附图说明本发明的第四实施例。
如图57所示，第四实施例的多层印刷布线板10由收容IC芯片20的芯子基板30与层间树脂绝缘层50、层间树脂绝缘层150构成。在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158。散热片44被安装在IC芯片20的背面。
阻焊剂层70被配置在层间树脂绝缘层150上。与图中未示出的子板、母板等外部基板连接用的焊锡凸点76被设置在阻焊剂层70的开口部71下面的导体电路158上。
与第一实施例相同，小片焊接区22及布线(图中未示出)被设置在IC芯片20的上表面上，钝化膜24被覆盖在该小片焊接区22及布线上，在该小片焊接区22上形成钝化膜24的开口。在小片焊接区22上形成主要由铜构成的过渡层38。过渡层38由薄膜层33和电解镀膜37构成。
在第四实施例的多层印刷布线板10中，将IC芯片20内置在芯子基板30上，将过渡层38配置在该IC芯片20的焊接区22上。因此，不用引线零件和密封树脂，就能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成过渡层38，使得IC芯片部分平坦化，所以上层的层间绝缘层50也被平坦化，膜厚也变得均匀。另外，利用过渡层，形成上层的通路孔60时还能保证形状的稳定性。
另外，由于将铜制的过渡层38设置在小片焊接区22上，所以能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的焊接区与通路孔的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔。
接着，参照图53至图56说明第四实施例的多层印刷布线板的制造工序。
(1)将浸渍了BT(双马来酸酐缩亚胺三嗪)树脂、环氧等树脂的预成型料层叠在玻璃纤维布等芯材上，将固化了的厚度为0.5mm的芯子基板30作为起始材料。首先，在芯子基板30上形成IC芯片收容用的通孔32(图53(A))。这里，虽然使用芯材中浸渍了树脂的树脂基板30，但也能使用不备有芯材的树脂基板。另外，最好在通孔32的下端开口部上设有锥度32a。由于有锥度32a，在后面所述的加压中，气泡不会残留在IC芯片20、充填树脂41、基板30之间，能提高多层印刷布线板的可靠性。
(2)此后，将UV带40张贴在芯子基板30的通孔32的底面上(图53(B))。作为该UV带40，能使用通过リンテツク株式会社的ADwillD-201、D-203、D-2303DF、D-204、D210、D218等的UV照射，而失去与粘结面粘结力的能干净剥离的粘结带。这里，虽然使用了UV带，但也可以使用在临时固化时所施加的80℃以上的高温下，粘结性也不下降的各种粘结带，例如，能使用聚酰亚胺带等。
(3)将参照图3(B)说明过的IC芯片20放置在芯子基板30上形成的通孔32的UV带40上，以便小片焊接区38与UV带40的粘结面接触(图53(C))。
(4)将充填剂41充填在芯子基板30上所形成的通孔32内(图53(D))。通过印刷、掩模印刷、浇灌等进行充填。该充填剂适合采用在环氧树脂、聚酰亚胺树脂等中配合了咪唑类、胺类、酸酐类等固化剂；充填剂(有机粒子、无机粒子、金属粒子)；以及根据希望而确定的溶剂(酮类、甲苯类等)的粘度为0.1～50Pa·S的树脂。充填剂能使用热固化性树脂、热塑性树脂或它们的复合体。
(5)充填了充填剂41后，在减压室中减压10分钟左右，使充填剂41中的气泡逃逸。由此，气泡不会残留在充填剂41中，能提高多层印刷布线板的可靠性。
(6)用不锈钢(SUS)加压板100A、100B，从上下方向对上述的芯子基板30加压10分钟(图53(E))。此后，一边继续加压，一边在70℃～120℃下加热30分钟左右，使充填剂41暂时固化。加压、加压及/或固化最好在减气压下进行。通过减气压，气泡不会残留在IC芯片20、芯子基板30、充填剂41之间以及充填剂41中，能提高多层印刷布线板的可靠性。进行该加压时由于将UV带40作为缓冲材料，压力加在小片焊接区38上，所以小片焊接区38不会受到损伤。
(7)UV照射使充填剂41暂时固化了的芯子基板30的UV带40而使之失去粘结力后即可剥离(图54(A))。在第四实施例中，由于使用UV带40，所以粘结剂不会残留在IC芯片的小片焊接区38上，另外，不会损伤小片焊接区39而能干净地剥离。因此，在后继的工序中能将通路孔60恰当地连接到小片焊接区38上。
(8)此后，通过使用了带状研磨纸(三共理化学公司制)的带状打磨器研磨，对IC芯片20的背面一侧的充填剂41及芯子基板30进行研磨，使IC芯片的背面一侧露出(图54(B))。在第四实施例中，由于使充填剂41在暂时固化了的状态下进行研磨，所以能容易地进行研磨。
(9)此后，通过再加热，使充填材料41进行正式固化，形成收容IC芯片20的芯子基板30。最好在减压下进行该正式固化。通过减压，气泡不会残留在充填剂41中，不会形成沟槽。另外，能提高多层印刷布线板的可靠性和平坦性。
(10)将散热片44通过导热性粘结剂(例如包含金属粒子的树脂)42安装在IC芯片20的背面一侧(图54(C))。作为散热片，能使用铝、铜等金属片、陶瓷片。在第四实施例中，研磨芯子基板30的底部一侧，使IC芯片20的底部露出，所以能将散热片44安装在IC芯片的底部，能提高IC芯片20的工作稳定性。
(11)将厚度为50微米的热固化型树脂薄片一边使温度上升到50～150℃，一边用5kg/cm2的压力进行真空压接，层叠在经过了上述工序的IC芯片的表面一侧，设置层间树脂绝缘层50(图54(D))。真空压接时的真空度为10mmHg。
(12)其次，用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽为5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为60微米的通路孔用开口48(图54(B))。用铬酸或高锰酸等氧化剂将残留在开口48内的树脂除去。将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，由此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，所以能可靠地连接直径为60微米的通路孔用开48。另外，这里，虽然用氧化剂除去了残留的树脂，但采用氧等离子体，也能进行去污处理。
(13)其次，通过浸渍在铬酸、高锰酸盐等氧化剂等中，设置层间树脂绝缘层50的粗糙面50α(图55(A))。在0.1～5微米的范围内形成该粗糙面50α即可。作为其一例，通过在50g/l的高锰酸钠溶液中、温度为60℃、浸渍5～25分钟，形成2～3微米的粗糙面50α。除了上述以外，进行等离子体处理，也能在层间树脂绝缘层50的表面上形成粗糙面50α。
(14)在形成了粗糙面50α的层间树脂绝缘层50上设置金属层52(图55(B))。通过无电解镀，形成金属层52。预先将钯等催化剂附加在层间树脂绝缘层50的表面层中，与第一实施例相同，通过在无电解镀液中浸渍5～60分钟，在0.1～5微米的范围内形成作为镀膜的金属层52。
除了上述以外，也可以使用与上述的等离子体处理相同的装置，在层间树脂绝缘层50的表面上形成Ni/Cu金属层52。
(15)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置光掩模薄膜，在100mJ/cm2的条件下曝光后，用0.8％碳酸钠进行显影处理，设置厚度为15微米的电镀抗蚀剂54。其次，在与第一实施例同样的条件下进行电解镀，形成厚度为15微米的电解镀膜56(图55(C))。
(16)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸和双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的金属层52溶解除去，形成由金属层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60，用含有铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图55(D))。在第四实施例中，如参照图53(E)所述，由于完全平滑地形成芯子基板30的上表面，所以利用通路孔60能取得与过渡层38恰当地连接。因此，能提高多层印刷布线板的可靠性。
(17)其次，通过重复进行上述(11)～(16)工序，再形成上层的层间树脂绝缘层150及导体电路158(包括通路孔160)(图56(A))。
(18)其次，获得与第一实施例同样地进行了调整的阻焊剂组成物(有机树脂绝缘材料)。
(19)其次，以20微米的厚度将上述阻焊剂组成物涂敷在基板30上，在70℃持续20分钟、70℃持续30分钟的条件下进行了干燥处理后，将描绘了阻焊剂开口部的图形的厚度为5mm的光掩模紧密地附着在抗蚀剂层70上，用1000mJ/cm2的紫外线进行曝光，用DMTG溶液进行显影处理，形成直径为200微米的开71(图56(B))。
(20)其次，在形成了阻焊剂层(有机树脂绝缘层)70的基板的开口部71上形成厚度为5微米的镍镀层72。另外，再在该镍镀层72上形成厚度为0.03微米的金镀层74，从而在导体电路158上形成锡焊区75(图56(C))。
(21)此后，将焊膏印刷在阻焊剂层70的开口部71上，通过在200℃的温度下进行回流，形成焊锡凸点76。由此，能获得内置了IC芯片20、具有焊锡凸点76的多层印刷布线板10。(参照图57)。
在第四实施例中，放置IC芯片20，使小片焊接区38与UV带40接触，将该UV带40剥离后，在IC芯片20上形成叠合层。因此，能将IC芯片与叠合层的通路孔60恰当地导电性地连接起来，能制造可靠性高的内置半导体元件的多层印刷布线板。
如上所述，在第四实施例中，将半导体元件放置在芯子基板的通孔的底部的薄片上，以便端子与薄片接触，将树脂充填在该通孔内以后，将薄片剥离，形成叠合层。即，放置半导体元件，使端子与薄片接触，将该薄片剥离后，在半导体元件上形成叠合层，所以能将端子与叠合层的布线恰当地导电性地连接起来，能制造可靠性高的内置半导体元件的多层印刷布线板。
[第五实施例]
以下，说明本发明的第五实施例。
参照表示多层印刷布线板10的剖面的图63，说明第五实施例的多层印刷布线板的结构。
如图63所示，多层印刷布线板10由收容IC芯片20的芯子基板30与层间树脂绝缘层50、层间树脂绝缘层150、层间树脂绝缘层250构成。在层间树脂绝缘层50上形成通路孔60及导体电路58，在层间树脂绝缘层150上形成通路孔160及导体电路158，在层间树脂绝缘层250上形成通路孔260及导体电路258。
阻焊剂层70被配置在层间树脂绝缘层250上。与图中未示出的子板、母板等外部基板连接用的BGA76被设置在阻焊剂层70的开口部71下面的导体电路258上。BGA76被配置在IC芯片20的正上方的区域R1以外的区域R2上。
保护IC芯片20的钝化膜24被覆盖在IC芯片20上，构成输入输出端子的小片焊接区22被配置在该钝化膜24的开口内。在焊接区22上形成主要由铜构成的过渡层38。
作为树脂材料的粘结材料34被充填在IC芯片20与基板30的凹部32内之间。利用粘结材料34，IC芯片20被固定在基板30的凹部内。该树脂充填材料34能缓和因热膨胀而产生的应力，所以能防止芯子基板30的裂纹、以及防止层间树脂绝缘层50、150、250及阻焊剂层70弯曲。因此，能防止在BGA76的周围等处发生的剥离、裂纹。从而能防止焊锡凸点76脱落或位置偏移，所以能提高导电连接性和可靠性。
图65中示出了图63中的多层印刷布线板10的E-E剖面。图65中用虚线表示的内侧的区域是内置IC芯片20的区域R1。图65中从虚线的外侧至实线的内侧的区域是未内置IC芯片20的区域R2。导体电路258呈放射线状地形成，从区域R1扩展到区域R2。与BGA76连接用的锡焊区75呈栅格状地配置在区域R2内。
图66(A)表示图63中的多层印刷布线板10的平面图。BGA76呈栅格状地配置在区域R2内，与图中未示出的子板、母板等外部基板连接。另外，如图66(B)所示，BGA76也可以在区域R2内呈曲折状地形成。
在第五实施例的多层印刷布线板中，将BGA76配置在未内置IC芯片20的基板上的区域R2内。
就是说，通过将BGA76配置在IC芯片20的正上方以外的区域R2中，能使由陶瓷构成的热膨胀系数小的IC芯片20、由树脂构成的热膨胀系数大的层间绝缘层50、150、250及阻焊剂层70的热膨胀产生的影响减小，所以能防止BGA76周围等发生的剥离、裂纹。因此，能防止焊锡凸点76的脱落或位置偏移，能提高导电连接性和可靠性。
另外，在本实施例的多层印刷布线板10中，将IC芯片20内置在芯子基板30上，将过渡层38配置在该IC芯片20的焊接区22上。因此，不用引线零件和密封树脂，就能取得IC芯片与多层印刷布线板(封装基板)的导电性连接。另外，由于在IC芯片部分上形成过渡层38，使得IC芯片部分平坦化，所以上层的层间绝缘层50也被平坦化，膜厚也变得均匀。另外，利用过渡层，形成上层的通路孔60时还能保证形状的稳定性。
另外，通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，另外，在进行后继工序时即使浸渍在酸或氧化剂或刻蚀液中，或经过各种退火工序，焊接区22也不会发生变色、溶解。由此，提高了IC芯片的焊接区与通路孔的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔。
接着，参照图58至图62说明参照图63说明过的第五实施例的多层印刷布线板的制造方法。
(1)首先，将浸渍了环氧等树脂的预成型料层叠在玻璃纤维布等制的芯材上的绝缘树脂基板(芯子基板)30作为起始材料(图58(A))。其次，通过锪孔加工，在芯子基板30的一面上形成收容IC芯片用的凹部32(图58(B))。这里，虽然通过锪孔加工设置凹部，但通过将设置了开口的绝缘树脂基板和未设置开口的树脂绝缘基板粘结起来，也能形成备有收容部的芯子基板。
作为内置I C芯片等电子零件的树脂制的基板，虽然能使用在环氧树脂、BT树脂、酚醛树脂等中浸渍了玻璃环氧树脂等增强材料或芯材的树脂，以及层叠了浸渍了环氧树脂的预成型料的材料等，但一般能使用印刷布线板中所使用的材料。除此以外还能使用两面贴铜层叠板、单面板、没有金属膜的树脂板、以及树脂膜。但是，如果加热到350℃以上的温度，树脂就会被溶解、碳化。
(2)此后，用印刷机将粘结材料34涂敷在凹部32中。这时，除了涂敷以外，也可以进行键合等。其次，将按照第一实施例的制造方法制造的IC芯片20置于粘结材料34上(图58(C))。粘结材料34采用热膨胀系数比芯子基板30大的树脂。由此，能吸收IC芯片20与芯子基板30的热膨胀差。
(3)然后，进行按压或敲打，将IC芯片20的上表面完全收容在凹部32内(图58(D))。由此，能使芯子基板30平滑。这时，虽然粘结材料34加在IC芯片20的上表面上，但如后面所述，由于在设置了IC芯片20的上表面上的树脂层后，用激光开设通路孔用的开口，所以对过渡层与通路孔的连接不会有影响。
(4)将厚度为50微米的热固化型树脂薄片一边使温度上升到50～150℃，一边用5kg/cm2的压力进行真空压接，层叠在经过了上述工序的基板30上，设置层间树脂绝缘层50(图59(A))。真空压接时的真空度为10mmHg。
另外，如上所述，层间树脂绝缘层50是将处于半固化状态的树脂加热压接形成为薄膜状，也可以不用该方法，而是通过采用辊涂机或幕式涂敷机等涂敷预先调整了粘度的树脂组成物，也能形成层间树脂绝缘层50。
(5)其次，用波长为10.4微米的CO2气体激光，在光束直径为5mm、以顶环模式、脉宽为5.0微秒、掩模孔径为0.5mm、发射一次的条件下，在层间树脂绝缘层50上设置直径为60微米的通路孔用开48(图59(B))。用60℃的高锰酸将残留在开48内的树脂除去。通过将铜制的过渡层38设置在小片焊接区22上，能防止树脂残留在焊接区22上，由此，提高了焊接区22与后面所述的通路孔60的连接性和可靠性。另外，通过在直径为40微米的焊接区22上介入直径为60微米以上的过渡层38，能可靠地连接直径为60微米的通路孔用开48。另外，这里，虽然用高锰酸除去了残留的树脂，但采用氧等离子体，也能进行去污处理。
(6)其次，通过浸渍在铬酸、高锰酸盐等氧化剂等中，设置层间树脂绝缘层50的粗糙面50α(图59(C))。在0.05～5微米的范围内形成该粗糙面50α即可。作为其一例，通过在50g/l的高锰酸钠溶液中、温度为60℃、浸渍5～25分钟，形成2～3微米的粗糙面50α。除了上述以外，进行等离子体处理，也能在层间树脂绝缘层50的表面上形成粗糙面50α。
(7)在形成了粗糙面50α的层间树脂绝缘层50上设置金属层52(图60(A))。通过无电解镀，形成金属层52。预先将钯等催化剂附加在层间树脂绝缘层50的表面层中，与第一实施例相同，通过在无电解镀液中浸渍5～60分钟，在0.1～5微米的范围内设置作为镀膜的金属层52。
除了上述以外，也可以使用与上述的等离子体处理相同的装置，在层间树脂绝缘层50的表面上形成Ni/Cu金属层52。另外，还能用蒸镀、电镀等代替溅射，形成金属膜。另外，用溅射、蒸镀、电镀等物理方法形成薄附加层后，也能进行无电解镀。
(8)将市售的感光性干膜粘贴在完成了上述处理的基板30上，放置光掩模膜，在100mJ/cm2的条件下曝光后，用0.8％碳酸钠进行显影处理，设置厚度为15微米的电镀抗蚀剂54(图60(B))。其次，在与第一实施例同样的条件下进行电解镀，形成厚度为15微米的电解镀膜56(图60(C))。
(9)用5％的NaOH将电镀抗蚀剂54剥离除去后，用硝酸、硫酸和双氧水的混合液进行刻蚀，将该电镀抗蚀剂下面的金属层52溶解除去，形成由金属层52和电解镀膜56构成的厚度为16微米的导体电路58及通路孔60(图61(A)。作为刻蚀液，能使用氯化铜、氯化铁、过酸盐类、双氧水/硫酸、碱性剂等。接着，用含有铜络合物和有机酸的刻蚀液，形成粗糙面58α、60α(图61(B))。
(10)其次，通过重复进行上述(7)～(12)工序，在层间树脂绝缘层50的上层形成层间树脂绝缘层150及导体电路158(包括通路孔160)，另外，形成层间树脂绝缘层250及导体电路258(包括通路孔260)(图61(C))。
(11)其次，获得与第一实施例同样地调整了的阻焊剂组成物。
(12)其次，以20微米的厚度将上述阻焊剂组成物涂敷在基板30上，进行了干燥处理后，将光掩模紧密地附着在抗蚀剂层70上，进行曝光、显影处理，形成直径为200微米的开口71(图62(A))。
(13)其次，在形成了阻焊剂层(有机树脂绝缘层)70的基板的开口部71上形成厚度为5微米的镍镀层72。另外，再在该镍镀层72上形成厚度为0.03微米的金镀层74，从而在导体电路258上形成锡焊区75(图62(B))。
(14)此后，将焊膏印刷在阻焊剂层70的开口部71上。该焊膏中能使用Sn/Pb、Sn/Sb、Sn/Ag、SN/Ag/Cu等。另外，也可以使用低α射线型的焊膏。接着，通过在200℃的温度下进行回流，在未内置IC芯片20的区域R2内，呈栅格状(或曲折状)地配置BGA76(图63、图66(A)、(B))。因此，能获得内置了IC芯片20、具有BGA76的多层印刷布线板10(参照图63)。另外，IC芯片20也可以不在基板30的中央部分，而配置在偏离中央的位置。在图63中，虽然配置BGA作为外部连接端子，但如图64所示，在安装PGA96作为外部连接端子的情况下，最好也配置在未内置IC芯片20的区域R2内。
[第五实施例的分例]
现说明第五实施例的分例的多层印刷布线板。在上述的第五实施例中，在层间树脂绝缘层中形成通路孔时，使用了激光。与此相对照，在变例中，通过曝光形成通路孔。以下参照图67说明该分例的多层印刷布线板的制造方法。
(4)与第五实施例相同，将厚度为50微米的热固化型环氧类树脂51涂敷在经过了上述(1)～(3)工序的基板30上(图67(A))。
(5)其次，将描绘了对应于通路孔形成位置的黑圆的光掩模膜(图中未示出)置于层间树脂绝缘层50上，进行曝光。接着，用DMTG液进行喷射显影，通过进行加热处理，设置直径为85微米的通路孔用开口48(图67(B))。
(6)用高锰酸或铬酸使层间树脂绝缘层50的表面粗糙化，形成粗糙面50α(图67(C))。最好在0.05～5微米的范围内形成粗糙面50α。以后的工序与上述的第五实施例的工序(7)～(14)相同，所以说明从略。
[第五实施例的第一变例]
接着，参照图68至图70说明第一变例的多层印刷布线板的制造方法。在上述的第五实施例中，在IC芯片20上形成过渡层38后安装在芯子基板30上。与此相对照，在第一变例中，将IC芯片安装在芯子基板上后形成过渡层。
(1)首先，将浸渍了环氧等树脂的预成型料层叠在玻璃纤维布等制的芯材上的绝缘树脂基板(芯子基板)30作为起始材料(图68(A))。其次，通过锪孔加工，在芯子基板30的一面上形成收容IC芯片用的凹部32(图68(B))。
(2)此后，用印刷机将粘结材料34涂敷在凹部32中。这时，除了涂敷以外，也可以进行键合等。其次，将IC芯片20置于粘结材料34上(图68(C))。
(3)然后，进行按压或敲打，将IC芯片20的上表面完全收容在凹部32内(图69(A))。因此，能使芯子基板30平滑。
(4)然后，在收容了IC芯片20的芯子基板30的整个表面上进行蒸镀、溅射等物理性的蒸镀，在整个表面上形成导电性的金属膜33(图69(B))。作为该金属，可以形成一层以上的锡、铬、钛、镍、锌、钴、金、铜等金属。厚度可以在0.001～2.0微米之间。特别是最好为0.01～1.0微米。
也可以通过无电解镀，在该金属膜33上形成镀膜36(图69(C))。作为所形成的电镀的种类，有铜、镍、金、银、锌、铁等。电气特性、经济性、还有在后继的工序中所形成的作为叠合层的导体层主要是铜，所以也可以使用铜。其厚度可以在1～20微米的范围内。
(5)此后，涂敷抗蚀剂，设置电镀抗蚀剂35，以便进行曝光、显影，将开口设在IC芯片20的焊接区22的上部，进行无电解镀，设置无电解镀膜37(图70(A))。将电镀抗蚀剂35除去后，通过将电镀抗蚀剂35下面的无电解镀膜36、金属膜33除去，在IC芯片的焊接区22上形成过渡层38(图70(B))。这里，虽然利用电镀抗蚀剂形成了过渡层，但也可以在无电解镀膜36上均匀地形成了电解镀膜后，形成刻蚀用抗蚀剂，进行曝光、显影，使过渡层38以外的部分的金属露出，进行刻蚀，在I C芯片20的焊接区22上形成过渡层38。在此情况下，电解镀膜的厚度最好在1～20微米的范围内。因为如果比该范围厚，则刻蚀时会引起下陷，在所形成的过渡层与通路孔的界面上产生间隙。
(6)其次，采用喷射法将刻蚀液喷射到基板30上，通过对过渡层38的表面进行刻蚀，形成粗糙面38α(图70(C))。以后的工序与第五实施例相同，所以说明从略。
[比较例3]
现说明比较例3的多层印刷布线板。在上述的第五实施例中，将BGA76配置在IC芯片的正上方以外的区域R2内。与此相对照，在比较例3中，如图66(C)所示，BGA76被均匀地配置在阻焊剂层上。就是说，不区分区域R1和区域R2，在阻焊剂层的整个表面上呈栅格状(全栅格状)地形成BGA76。
将第五实施例的多层印刷布线板以及比较例3的多层印刷布线板分别与外部基板连接后，进行导电连接，进行了以下项目的评价。
①与外部基板安装后有无裂纹或剥离
②BGA有无不良情况
③与可靠性试验后的外部基板安装后有无裂纹或剥离
④可靠性试验后的BGA有无不良情况
⑤测量接触电阻
在第五实施例的多层印刷布线板中，获得了良好的结果，而在比较例3中，在BGA的周边发现了裂纹或剥离等。另外，也确认了接触电阻上升。如图64所示，在用PGA代替BGA的情况下，也获得了同样的结果。
如上所述，在第五实施例中，区分多层印刷布线板的内置了半导体元件的基板上的区域以及未内置半导体元件的基板上的区域。而且，将外部连接端子(BGA/PGA)配置在未内置半导体元件的基板上的区域中。就是说，通过将外部连接端子(BGA/PGA)配置在未内置半导体元件的基板上的区域中，能减少热膨胀产生的影响，所以能防止在外部连接端子(BGA/PGA)的周围等处发生的剥离、裂纹。因此，能防止外部连接端子(BGA/PGA)的脱落或位置偏移，能提高导电连接性和可靠性。

Claims (18)

1.一种半导体元件，其特征在于：
在形成了半导体元件的晶片中，在上述半导体元件的小片焊接区上形成过渡层。
2.一种半导体元件，其特征在于：
在形成了半导体元件的晶片中，在上述半导体元件的小片焊接区上形成过渡层，该过渡层至少在两层以上。
3.如权利要求1或权利要求2所述的半导体元件，其特征在于：
上述过渡层的最下层由从锡、铬、钛、镍、锌、钴、金、铜中选择的至少一种以上层叠而成。
4.如权利要求1至权利要求3中的任意一项所述的半导体元件，其特征在于：
上述过渡层的最上层从镍、铜、金、银、锌、铁中选择。
5.一种半导体元件，其特征在于：
在形成了半导体元件的晶片中，在上述半导体元件的小片焊接区上形成过渡层，该过渡层由第一薄膜层、第二薄膜层、加厚层形成。
6.如权利要求1或权利要求2所述的半导体元件，其特征在于：
上述过渡层的第一薄膜层由从锡、铬、钛、镍、锌、钴、金、铜中选择的至少一种以上层叠而成。
7.如权利要求1至权利要求4中的任意一项所述的半导体元件，其特征在于：
上述过渡层的第二薄膜层从镍、铜、金、银中选择。
8.一种多层印刷布线板的制造方法，其特征在于：
将权利要求1至权利要求7中的上述半导体元件收容或埋入印刷布线板中，将经过叠合工序而形成的半导体元件内置在它上面。
9.一种半导体元件的制造方法，该制造方法至少经过(a)～(f)的工序，形成过渡层，其特征在于：
(a)在晶片上形成布线、小片焊接区的工序；
(b)在上述(a)工序中获得的晶片的整个表面上形成薄膜层的工序；
(c)在上述薄膜层上形成抗蚀剂层，在抗蚀剂层的非形成部分上形成加厚层的工序；
(d)剥离抗蚀剂层的工序；
(e)通过刻蚀除去薄膜层的工序；
(f)分割上述晶片，形成半导体元件的工序。
10.一种半导体元件的制造方法，该制造方法至少经过(a)～(f)的工序，形成过渡层，其特征在于：
(a)在晶片上形成布线、小片焊接区的工序；
(b)在上述(a)的工序中获得的晶片的整个表面上形成第一薄膜层、第二薄膜层的工序；
(c)在上述薄膜层上形成抗蚀剂层，在抗蚀剂层的非形成部分上形成加厚层的工序；
(d)剥离抗蚀剂层的工序；
(e)通过刻蚀除去上述第一、第二薄膜层的工序；
(f)分割上述晶片，形成半导体元件的工序。
11.一种半导体元件的制造方法，该制造方法至少经过(a)～(f)的工序，形成过渡层，其特征在于：
(a)在晶片上形成布线、小片焊接区的工序；
(b)在上述(a)的工序中获得的晶片的整个表面上形成薄膜层的工序；
(c)在上述薄膜层的整个表面上形成加厚层，在该加厚层上形成抗蚀剂的工序；
(d)通过刻蚀，除去抗蚀剂的非形成部分上的加厚层的工序；
(e)剥离抗蚀剂层的工序；
(f)分割上述晶片，形成半导体元件的工序。
12.一种半导体元件的制造方法，该制造方法至少经过(a)～(f)的工序，形成过渡层，其特征在于：
(a)在晶片上形成布线、小片焊接区的工序；
(b)在上述(a)的工序中获得的晶片的整个表面上形成第一薄膜层、第二薄膜层的工序；
(c)在上述薄膜层的整个表面上形成加厚层，在该加厚层上形成抗蚀剂的工序；
(d)通过刻蚀，将抗蚀剂的非形成部分上的第一、第二薄膜层及加厚层除去的工序；
(e)剥离抗蚀剂层的工序；
(f)分割上述晶片，形成半导体元件的工序。
13.如权利要求9或权利要求11所述的半导体元件的制造方法，其特征在于：
用溅射、蒸镀中的任意一种方法形成上述薄膜层。
14.如权利要求10或权利要求12所述的半导体元件的制造方法，其特征在于：
用溅射、蒸镀中的任意一种方法形成上述第一薄膜层。
15.如权利要求10或权利要求12所述的半导体元件的制造方法，其特征在于：
用溅射、蒸镀、镀覆中的任意一种方法形成上述第二薄膜层。
16.如权利要求9至权利要求12中的任意一项所述的半导体元件的制造方法，其特征在于：
上述加厚层从镍、铜、金、银、锌、铁中选择。
17.如权利要求9或权利要求11所述的半导体元件的制造方法，其特征在于：
上述薄膜层由从锡、铬、钛、镍、锌、钴、金、铜中选择的至少一种以上层叠而成。
18.如权利要求10或权利要求12所述的半导体元件，其特征在于：
上述第一薄膜层由从锡、铬、钛、镍、锌、钴、金、铜中选择的至少一种以上层叠而成，
上述第二薄膜层从镍、铜、金、银中选择。
CN2006101148232A 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法 Expired - Lifetime CN1901177B (zh)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP2000290231 2000-09-25
JP2000290232 2000-09-25
JP290231/2000 2000-09-25
JP290232/2000 2000-09-25
JP2000382813 2000-12-15
JP382814/2000 2000-12-15
JP382806/2000 2000-12-15
JP382813/2000 2000-12-15
JP2000382814 2000-12-15
JP2000382806 2000-12-15
JP382807/2000 2000-12-15
JP2000382807 2000-12-15

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CNB018161545A Division CN1278413C (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法

Publications (2)

Publication Number Publication Date
CN1901177A true CN1901177A (zh) 2007-01-24
CN1901177B CN1901177B (zh) 2010-05-12

Family

ID=27554845

Family Applications (4)

Application Number Title Priority Date Filing Date
CNB2006101148251A Expired - Lifetime CN100539106C (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN2006101148232A Expired - Lifetime CN1901177B (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法
CNB018161545A Expired - Lifetime CN1278413C (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN2006101148247A Expired - Lifetime CN1901181B (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2006101148251A Expired - Lifetime CN100539106C (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CNB018161545A Expired - Lifetime CN1278413C (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN2006101148247A Expired - Lifetime CN1901181B (zh) 2000-09-25 2001-04-25 半导体元件及其制造方法、多层印刷布线板及其制造方法

Country Status (5)

Country Link
US (11) US7855342B2 (zh)
EP (1) EP1321980A4 (zh)
KR (3) KR100797422B1 (zh)
CN (4) CN100539106C (zh)
WO (1) WO2002027786A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103077935A (zh) * 2011-10-25 2013-05-01 先进科技新加坡有限公司 用于铜线键合的预镀引线框
CN105206597A (zh) * 2015-08-11 2015-12-30 蔡亲佳 带有ubm结构的载板级嵌入式封装结构及其制作方法
CN105408996A (zh) * 2013-07-01 2016-03-16 迪睿合电子材料有限公司 导热片的制造方法、导热片及散热部件
CN106024749A (zh) * 2015-03-31 2016-10-12 意法半导体有限公司 具有柱和凸块结构的半导体封装体
CN106796926A (zh) * 2014-10-31 2017-05-31 迪睿合株式会社 导热片、导热片的制造方法、放热部件和半导体装置
CN110581075A (zh) * 2018-06-08 2019-12-17 欣兴电子股份有限公司 线路载板结构及其制作方法

Families Citing this family (189)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1194022B1 (en) 1999-06-02 2006-11-02 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
KR20080031522A (ko) * 2000-02-25 2008-04-08 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
CN100539106C (zh) * 2000-09-25 2009-09-09 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
US6580611B1 (en) * 2001-12-21 2003-06-17 Intel Corporation Dual-sided heat removal system
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
JP2004009144A (ja) * 2002-06-03 2004-01-15 Disco Abrasive Syst Ltd マイクロ部品の製造方法
EP1514307A1 (en) * 2002-06-19 2005-03-16 Sten Bjorsell Electronics circuit manufacture
US7485489B2 (en) 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP3951854B2 (ja) * 2002-08-09 2007-08-01 カシオ計算機株式会社 半導体装置およびその製造方法
JP3888267B2 (ja) * 2002-08-30 2007-02-28 カシオ計算機株式会社 半導体装置およびその製造方法
JP3918681B2 (ja) * 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
KR100593049B1 (ko) 2002-08-09 2006-06-28 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP3888302B2 (ja) * 2002-12-24 2007-02-28 カシオ計算機株式会社 半導体装置
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
EP1465250A1 (en) * 2003-04-02 2004-10-06 Abb Research Ltd. Insulated power semiconductor module with reduced partial discharge and manufacturing method
US20040262368A1 (en) * 2003-06-26 2004-12-30 Haw Tan Tzyy Ball grid array solder joint reliability
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
FI20041525A (fi) 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
CN100370591C (zh) * 2004-11-29 2008-02-20 吉林大学 单晶内连接线形核和生长温度的预测方法
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법
TWI275149B (en) * 2005-05-09 2007-03-01 Phoenix Prec Technology Corp Surface roughing method for embedded semiconductor chip structure
US7696442B2 (en) * 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
WO2007054847A2 (en) * 2005-11-09 2007-05-18 Koninklijke Philips Electronics N.V. Method of manufacturing a package carrier for enclosing at least one microelectronic element and method of manufacturing a diagnostic device
EP1801142B1 (en) * 2005-12-16 2016-02-24 Canon Kabushiki Kaisha Resin composition,resin cured product, and liquid discharge head
JP5114041B2 (ja) * 2006-01-13 2013-01-09 日本シイエムケイ株式会社 半導体素子内蔵プリント配線板及びその製造方法
JP5165207B2 (ja) * 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US7592202B2 (en) * 2006-03-31 2009-09-22 Intel Corporation Embedding device in substrate cavity
JP4850576B2 (ja) * 2006-05-01 2012-01-11 アルプス電気株式会社 回路モジュールの製造方法、及びそれに使用される回路モジュール用の集合基板
AT9551U1 (de) * 2006-05-16 2007-11-15 Austria Tech & System Tech Verfahren zum festlegen eines elektronischen bauteils auf einer leiterplatte sowie system bestehend aus einer leiterplatte und wenigstens einem elektronischen bauteil
EP2023414A4 (en) * 2006-05-31 2010-02-17 Denki Kagaku Kogyo Kk LED LIGHT SOURCE UNIT
TWI325745B (en) * 2006-11-13 2010-06-01 Unimicron Technology Corp Circuit board structure and fabrication method thereof
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
KR100788213B1 (ko) * 2006-11-21 2007-12-26 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
JPWO2008093531A1 (ja) 2007-01-29 2010-05-20 日本電気株式会社 半導体装置及びその製造方法
KR101333355B1 (ko) * 2007-01-30 2013-11-28 덴끼 가가꾸 고교 가부시키가이샤 Ｌｅｄ 광원 유닛
TWI353661B (en) * 2007-04-09 2011-12-01 Unimicron Technology Corp Circuit board structure capable of embedding semic
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US8258620B2 (en) * 2007-08-10 2012-09-04 Sanyo Electric Co., Ltd. Circuit device, method of manufacturing the circuit device, device mounting board and semiconductor module
JP4784586B2 (ja) * 2007-10-25 2011-10-05 パナソニック株式会社 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
CN102612264B (zh) * 2007-11-01 2014-11-19 大日本印刷株式会社 内置元件电路板、内置元件电路板的制造方法
TW200930173A (en) * 2007-12-31 2009-07-01 Phoenix Prec Technology Corp Package substrate having embedded semiconductor element and fabrication method thereof
JP4581011B2 (ja) * 2008-01-25 2010-11-17 株式会社東芝 電気部品とその製造方法
JP5262188B2 (ja) * 2008-02-29 2013-08-14 富士通株式会社 基板
US8018043B2 (en) * 2008-03-10 2011-09-13 Hynix Semiconductor Inc. Semiconductor package having side walls and method for manufacturing the same
TW200939430A (en) * 2008-03-14 2009-09-16 Harvatek Corp Semiconductor chip package structure and manufacturing method for achieving front electrical connection without using wire-bonding process
JP5295596B2 (ja) * 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
JP2009283741A (ja) * 2008-05-23 2009-12-03 Fuji Electric Device Technology Co Ltd 半導体装置
US8466550B2 (en) * 2008-05-28 2013-06-18 Agency For Science, Technology And Research Semiconductor structure and a method of manufacturing a semiconductor structure
US8283209B2 (en) * 2008-06-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming PiP with inner known good die interconnected with conductive bumps
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
KR101438826B1 (ko) 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치
KR101003585B1 (ko) * 2008-06-25 2010-12-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
TWI363411B (en) 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
TWI373113B (en) * 2008-07-31 2012-09-21 Unimicron Technology Corp Method of fabricating printed circuit board having semiconductor components embedded therein
US8114708B2 (en) * 2008-09-30 2012-02-14 General Electric Company System and method for pre-patterned embedded chip build-up
JP5313626B2 (ja) * 2008-10-27 2013-10-09 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
DE102008063863A1 (de) * 2008-12-19 2010-07-01 Martin Schneider Elektronisches Bauteil mit aufgenommenem elektronischen Bauelement
JP5147677B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 樹脂封止パッケージの製造方法
JP5147678B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 微細配線パッケージの製造方法
KR101055509B1 (ko) * 2009-03-19 2011-08-08 삼성전기주식회사 전자부품 내장형 인쇄회로기판
US9543262B1 (en) * 2009-08-18 2017-01-10 Cypress Semiconductor Corporation Self aligned bump passivation
US20110079908A1 (en) * 2009-10-06 2011-04-07 Unisem Advanced Technologies Sdn. Bhd. Stress buffer to protect device features
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
US8236615B2 (en) * 2009-11-25 2012-08-07 International Business Machines Corporation Passivation layer surface topography modifications for improved integrity in packaged assemblies
DE102009058764A1 (de) * 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
US20110215450A1 (en) * 2010-03-05 2011-09-08 Chi Heejo Integrated circuit packaging system with encapsulation and method of manufacture thereof
CN102332408B (zh) * 2010-07-13 2015-05-13 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
KR101122225B1 (ko) * 2010-09-10 2012-03-20 주식회사 코리아써키트 부품실장형 인쇄회로기판 제조방법
US8498127B2 (en) * 2010-09-10 2013-07-30 Ge Intelligent Platforms, Inc. Thermal interface material for reducing thermal resistance and method of making the same
US9321946B2 (en) * 2010-09-13 2016-04-26 Sumitomo Metal Mining Co., Ltd. Primer composition
KR101718011B1 (ko) * 2010-11-01 2017-03-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20120050755A (ko) * 2010-11-11 2012-05-21 삼성전기주식회사 반도체 패키지 기판 및 그 제조방법
US8927339B2 (en) 2010-11-22 2015-01-06 Bridge Semiconductor Corporation Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
TWI496271B (zh) * 2010-12-30 2015-08-11 Ind Tech Res Inst 晶圓級模封接合結構及其製造方法
US8410598B2 (en) * 2010-12-30 2013-04-02 STMicroeletronics Pte. Ltd. Semiconductor package and method of manufacturing the same
US8912653B2 (en) * 2010-12-30 2014-12-16 Stmicroelectronics Pte Ltd. Plasma treatment on semiconductor wafers
US9711403B2 (en) * 2011-01-17 2017-07-18 Xintec Inc. Method for forming chip package
JP2012164952A (ja) 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
US8718550B2 (en) * 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
US8586408B2 (en) * 2011-11-08 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact and method of formation
KR101287761B1 (ko) * 2011-11-10 2013-07-18 삼성전기주식회사 인쇄회로기판 및 그의 제조방법
US20130154106A1 (en) 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
JP5892780B2 (ja) * 2011-12-19 2016-03-23 日東電工株式会社 半導体装置の製造方法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
US9548251B2 (en) * 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
EP2615638A3 (en) * 2012-01-16 2013-09-25 Yu, Wan-Ling Semiconductor Package Structure and Method for Manufacturing The Same
US9691706B2 (en) 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8928128B2 (en) 2012-02-27 2015-01-06 Broadcom Corporation Semiconductor package with integrated electromagnetic shielding
US20130277856A1 (en) * 2012-04-20 2013-10-24 Apple Inc. Method for stabilizing embedded silicon
KR101548786B1 (ko) * 2012-05-31 2015-09-10 삼성전기주식회사 반도체 패키지 및 반도체 패키지 제조 방법
CN103517583B (zh) * 2012-06-27 2016-09-28 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
JP5868274B2 (ja) * 2012-06-29 2016-02-24 京セラサーキットソリューションズ株式会社 配線基板およびそれを用いた電子装置
CN103579128B (zh) * 2012-07-26 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及其制作方法
US8846452B2 (en) 2012-08-21 2014-09-30 Infineon Technologies Ag Semiconductor device package and methods of packaging thereof
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
US9673162B2 (en) * 2012-09-13 2017-06-06 Nxp Usa, Inc. High power semiconductor package subsystems
JP5998792B2 (ja) * 2012-09-21 2016-09-28 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
KR20140060115A (ko) * 2012-11-09 2014-05-19 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
KR102031731B1 (ko) 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9543197B2 (en) * 2012-12-19 2017-01-10 Intel Corporation Package with dielectric or anisotropic conductive (ACF) buildup layer
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US9825209B2 (en) * 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
WO2014125851A1 (ja) * 2013-02-14 2014-08-21 株式会社村田製作所 回路基板およびその製造方法
US9000587B1 (en) * 2013-03-12 2015-04-07 Maxim Integrated Products, Inc. Wafer-level thin chip integration
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US10194537B2 (en) * 2013-03-25 2019-01-29 International Business Machines Corporation Minimizing printed circuit board warpage
CN103236424A (zh) * 2013-04-16 2013-08-07 江苏物联网研究发展中心 晶圆级封装结构及封装方法
JP6103054B2 (ja) * 2013-06-18 2017-03-29 株式会社村田製作所 樹脂多層基板の製造方法
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
JP2015028986A (ja) * 2013-07-30 2015-02-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
KR101497229B1 (ko) 2013-08-14 2015-02-27 삼성전기주식회사 임베디드용 전자부품, 전자부품 내장기판 및 전자부품 내장기판 제조방법
US9085826B2 (en) * 2013-09-27 2015-07-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of fabricating printed circuit board (PCB) substrate having a cavity
WO2015043495A1 (zh) * 2013-09-30 2015-04-02 南通富士通微电子股份有限公司 晶圆封装结构和封装方法
CN105934823A (zh) 2013-11-27 2016-09-07 At&S奥地利科技与系统技术股份公司 印刷电路板结构
US10056294B2 (en) * 2013-12-02 2018-08-21 Maxim Integrated Products, Inc. Techniques for adhesive control between a substrate and a die
AT515101B1 (de) * 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US9282681B2 (en) 2014-01-21 2016-03-08 Seagate Technology Llc Dissipating heat during device operation
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
US9192048B1 (en) * 2014-06-20 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Bonding pad for printed circuit board and semiconductor chip package using same
CN104091792A (zh) * 2014-06-20 2014-10-08 华进半导体封装先导技术研发中心有限公司 提高tsv转接板电迁移可靠性的结构和制备方法
US9431319B2 (en) * 2014-08-01 2016-08-30 Linear Technology Corporation Exposed, solderable heat spreader for integrated circuit packages
CN104411105A (zh) * 2014-11-21 2015-03-11 深圳崇达多层线路板有限公司 一种改善线路板线路蚀刻过度的方法
CN105826295B (zh) * 2015-01-07 2019-01-29 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US10373922B2 (en) 2015-06-04 2019-08-06 Micron Technology, Inc. Methods of manufacturing a multi-device package
US10049970B2 (en) * 2015-06-17 2018-08-14 Samsung Electronics Co., Ltd. Methods of manufacturing printed circuit board and semiconductor package
KR102327738B1 (ko) * 2015-06-18 2021-11-17 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
WO2016209244A1 (en) 2015-06-25 2016-12-29 Intel Corporation Integrated circuit structures with recessed conductive contacts for package on package
JP2018520507A (ja) * 2015-06-25 2018-07-26 インテル コーポレイション リセスを有するインターポーザを用いた集積回路構造
US10217684B2 (en) * 2015-09-30 2019-02-26 Hitachi Automotive Systems, Ltd. Resin molding and sensor device
KR102016492B1 (ko) * 2016-04-25 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10586757B2 (en) 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages
US9991219B2 (en) 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
CN107809852A (zh) * 2016-09-08 2018-03-16 鹏鼎控股(深圳)股份有限公司 无导线表面电镀方法及由该方法制得的电路板
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US20180182682A1 (en) * 2016-12-25 2018-06-28 Powertech Technology Inc. Semiconductor device package with stress relief layer
JP2019067858A (ja) * 2017-09-29 2019-04-25 イビデン株式会社 プリント配線板及びその製造方法
US10527896B2 (en) * 2017-12-08 2020-01-07 L3 Technologies, Inc. Chip on glass protection
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
EP3540766A1 (en) 2018-03-12 2019-09-18 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Layer stack of component carrier material with embedded components and common high temperature robust dielectric structure
JP7214966B2 (ja) * 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
TWI657721B (zh) 2018-04-02 2019-04-21 欣興電子股份有限公司 線路板、封裝結構及其製造方法
EP3557608A1 (en) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
JP7096489B2 (ja) * 2018-09-20 2022-07-06 日亜化学工業株式会社 半導体素子の製造方法
EP3629682A1 (en) * 2018-09-25 2020-04-01 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with embedded component having pads connected in different wiring layers
US11031289B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and methods of forming the same
US10573547B1 (en) * 2018-11-05 2020-02-25 Honeywell Federal Manufacturing & Technologies, Llc Apparatus and method for facilitating planar delayering of integrated circuit die
CN109561570B (zh) 2018-11-21 2020-12-18 奥特斯(中国)有限公司 部件承载件及其制造方法以及使用填料颗粒的方法
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
JP2020150026A (ja) * 2019-03-11 2020-09-17 株式会社村田製作所 多層配線基板
EP3954182A4 (en) 2019-04-08 2022-06-01 Nano-Dimension Technologies, Ltd. SMT MOUNTING SOCKET ADDITIVE MANUFACTURING SYSTEMS AND METHODS
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11824013B2 (en) 2019-08-15 2023-11-21 Intel Corporation Package substrate with reduced interconnect stress
KR20210026304A (ko) * 2019-08-29 2021-03-10 삼성전기주식회사 전자부품 내장기판
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN111278213B (zh) * 2020-02-10 2021-10-01 广西容县菱通竞业电子有限公司 柔性印刷电路板
CN111243968B (zh) * 2020-02-28 2021-12-17 浙江集迈科微电子有限公司 一种凹槽内芯片放置方法
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
KR20220085184A (ko) * 2020-12-15 2022-06-22 엘지디스플레이 주식회사 광원유닛 및 이를 포함하는 표시장치
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法
EP4280276A1 (en) * 2022-05-19 2023-11-22 Infineon Technologies Austria AG An electronic device module and a device module both with increased reliability due to an adhesion promoter layer

Family Cites Families (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US563449A (en) * 1896-07-07 Charles cluthe
US239A (en) * 1837-06-19 Machine for scraping hides
US2004A (en) * 1841-03-12 Improvement in the manner of constructing and propelling steam-vessels
US3495324A (en) * 1967-11-13 1970-02-17 Sperry Rand Corp Ohmic contact for planar devices
US3775844A (en) 1970-06-25 1973-12-04 Bunker Ramo Method of fabricating a multiwafer electrical circuit structure
US4372996A (en) 1972-05-09 1983-02-08 Massachusetts Institute Of Technology Method for metallizing aluminum pads of an integrated circuit chip
JPS49131863U (zh) 1973-03-10 1974-11-13
US4356223A (en) 1980-02-28 1982-10-26 Nippon Electric Co., Ltd. Semiconductor device having a registration mark for use in an exposure technique for micro-fine working
JPS5879504U (ja) 1981-11-25 1983-05-30 凸版印刷株式会社 角筒紙容器の開口を封着するための傾斜加熱板
SE437050B (sv) * 1982-06-04 1985-02-04 Ingemar Eriksson Till en lastmaskin applicerbart grevaggregat for mindre grevarbeten
US4452806A (en) 1982-11-01 1984-06-05 Pfizer Inc. Treating diabetic complications with 5-(substituted phenyl)hydantoins
JPH0324786Y2 (zh) 1984-11-30 1991-05-29
US4751146A (en) 1985-07-09 1988-06-14 Showa Denko Kabushiki Kaisha Printed circuit boards
JPH0350734Y2 (zh) 1986-05-30 1991-10-30
US4783695A (en) 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4835704A (en) 1986-12-29 1989-05-30 General Electric Company Adaptive lithography system to provide high density interconnect
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
JPH0425038Y2 (zh) 1988-02-05 1992-06-15
DE3804239A1 (de) * 1988-02-11 1989-08-24 Karl Heinrich Prof Dr Taeger Gelenkpfannenteil fuer eine gelenkprothese
JPH0546069Y2 (zh) 1988-04-20 1993-12-01
JPH0258345A (ja) 1988-08-24 1990-02-27 Hitachi Ltd 半導体装置
BE1002529A6 (nl) 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
US4894115A (en) 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
JPH02312296A (ja) 1989-05-26 1990-12-27 Japan Radio Co Ltd 高密度実装モジュールの製造方法
JPH0324786A (ja) 1989-06-22 1991-02-01 Sharp Corp ホトエッチングされる回路基板の位置決め構造
JPH0338084A (ja) 1989-07-04 1991-02-19 Sharp Corp 回路基板の接続方法
JPH0350734A (ja) 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法
JPH03101234A (ja) * 1989-08-14 1991-04-26 Nec Corp 半導体装置の製造方法
JPH0377327A (ja) 1989-08-19 1991-04-02 Fujitsu Ltd バンプ電極形半導体装置およびその製造方法
JPH0377327U (zh) 1989-11-30 1991-08-02
JPH0614572Y2 (ja) 1990-02-02 1994-04-20 株式会社イトーキクレビオ 机天板等におけるコード取出孔のカバー装置
US5021016A (en) 1990-03-05 1991-06-04 Currey Lesley B Outboard motor support
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
JP3091214B2 (ja) 1990-05-11 2000-09-25 株式会社日立製作所 マルチチップ・モジュールの製造方法
JP2785444B2 (ja) 1990-05-16 1998-08-13 松下電器産業株式会社 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置
US5357403A (en) 1990-06-29 1994-10-18 General Electric Company Adaptive lithography in a high density interconnect structure whose signal layers have fixed patterns
US5073814A (en) 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
US5161093A (en) 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
DE4028776C2 (de) 1990-07-03 1994-03-10 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement
JPH0465823A (ja) * 1990-07-06 1992-03-02 Oki Electric Ind Co Ltd 半導体素子の製造方法および製造装置
JPH0465832A (ja) * 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法
JPH04233258A (ja) 1990-07-23 1992-08-21 Internatl Business Mach Corp <Ibm> 超小型電子回路パッケージ
JPH04154197A (ja) 1990-10-18 1992-05-27 Nippon Chemicon Corp 部品内蔵多層基板
JPH0472656U (zh) 1990-11-02 1992-06-26
US5386623A (en) 1990-11-15 1995-02-07 Hitachi, Ltd. Process for manufacturing a multi-chip module
US5126016A (en) * 1991-02-01 1992-06-30 International Business Machines Corporation Circuitization of polymeric circuit boards with galvanic removal of chromium adhesion layers
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5130889A (en) * 1991-06-28 1992-07-14 Digital Equipment Corporation Integrated circuit protection by liquid encapsulation
JPH0546069A (ja) 1991-08-08 1993-02-26 Yamaha Corp ピアノ運指表示装置
JPH0548000A (ja) * 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置
JP3081326B2 (ja) 1991-12-04 2000-08-28 株式会社日立製作所 半導体モジュール装置
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
US5455459A (en) * 1992-03-27 1995-10-03 Martin Marietta Corporation Reconstructable interconnect structure for electronic circuits
JPH0821782B2 (ja) 1992-03-30 1996-03-04 日本碍子株式会社 多層回路基板の形成方法
US5304511A (en) * 1992-09-29 1994-04-19 Mitsubishi Denki Kabushiki Kaisha Production method of T-shaped gate electrode in semiconductor device
US5309322A (en) * 1992-10-13 1994-05-03 Motorola, Inc. Leadframe strip for semiconductor packages and method
US5376584A (en) * 1992-12-31 1994-12-27 International Business Machines Corporation Process of making pad structure for solder ball limiting metallurgy having reduced edge stress
US5250743A (en) * 1992-12-31 1993-10-05 Eastman Kodak Company Method of intercoversion of enantiomers of acyclic 1,2-dihydroxy-3-alkenes
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
DK0688333T3 (da) * 1993-03-10 1999-02-08 Magainin Pharma Steroidderivater, farmaceutiske præparater indeholdende disse og deres anvendelse som antibiotika eller desinfektionsmidler
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH06268098A (ja) 1993-03-17 1994-09-22 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
US5422514A (en) 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
JP3110922B2 (ja) 1993-08-12 2000-11-20 富士通株式会社 マルチチップ・モジュール
DE69330603T2 (de) 1993-09-30 2002-07-04 Cons Ric Microelettronica Verfahren zur Metallisierung und Verbindung bei der Herstellung von Leistungshalbleiterbauelementen
US5410184A (en) 1993-10-04 1995-04-25 Motorola Microelectronic package comprising tin-copper solder bump interconnections, and method for forming same
JPH07193184A (ja) 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
US5434751A (en) 1994-04-11 1995-07-18 Martin Marietta Corporation Reworkable high density interconnect structure incorporating a release layer
US5503286A (en) 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
JPH0878572A (ja) 1994-08-31 1996-03-22 Hitachi Ltd 半導体パッケージおよび、それの製造方法および、それを実装した回路ボードと電子機器
JP3424344B2 (ja) 1994-09-01 2003-07-07 ヤマハ株式会社 半導体装置
US5524339A (en) * 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
US5539156A (en) * 1994-11-16 1996-07-23 International Business Machines Corporation Non-annular lands
US5561085A (en) * 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
US5972736A (en) 1994-12-21 1999-10-26 Sun Microsystems, Inc. Integrated circuit package and method
US5563449A (en) * 1995-01-19 1996-10-08 Cornell Research Foundation, Inc. Interconnect structures using group VIII metals
JP2625398B2 (ja) 1995-03-17 1997-07-02 日本電気株式会社 マルチチップ冷却装置
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
US5745984A (en) 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
JP3285294B2 (ja) * 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
EP0774888B1 (en) * 1995-11-16 2003-03-19 Matsushita Electric Industrial Co., Ltd Printed wiring board and assembly of the same
US5866952A (en) * 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
US5707893A (en) 1995-12-01 1998-01-13 International Business Machines Corporation Method of making a circuitized substrate using two different metallization processes
JPH09162320A (ja) 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
US5862583A (en) 1995-12-28 1999-01-26 Lucent Technologies Inc. Panel positioning method and apparatus
US5838361A (en) 1996-01-11 1998-11-17 Micron Technology, Inc. Laser marking techniques
US5700716A (en) * 1996-02-23 1997-12-23 Micron Technology, Inc. Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers
JPH09266268A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置のパッケージ
JPH09278494A (ja) 1996-04-15 1997-10-28 Corning Japan Kk ガラス基板へのマーキング方法
JPH0927849A (ja) 1996-04-18 1997-01-28 Sony Corp 通信端末装置
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US5710063A (en) 1996-06-06 1998-01-20 Sun Microsystems, Inc. Method for improving the alignment of holes with other elements on a printed circuit board
TW331698B (en) 1996-06-18 1998-05-11 Hitachi Chemical Co Ltd Multi-layered printed circuit board
US6064111A (en) 1996-07-31 2000-05-16 Hitachi Company, Ltd. Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
DE69722106T2 (de) 1996-08-29 2004-04-01 Mitsubishi Denki K.K. Epoxidharzzusammensetzung und damit eingekapselte Halbleiteranordnungen
JPH1098081A (ja) 1996-09-24 1998-04-14 Hitachi Cable Ltd 半導体チップ実装用のテープキャリア及びその製造方法
EP1852209B1 (en) 1996-11-20 2013-08-14 Ibiden Co., Ltd. Laser machining apparatus for manufacturing a multilayered printed wiring board
JP3573894B2 (ja) 1997-01-06 2004-10-06 ローム株式会社 半導体装置及びその製造方法
US5920123A (en) * 1997-01-24 1999-07-06 Micron Technology, Inc. Multichip module assembly having via contacts and method of making the same
US6399230B1 (en) 1997-03-06 2002-06-04 Sarnoff Corporation Multilayer ceramic circuit boards with embedded resistors
JPH10256429A (ja) 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH10256737A (ja) 1997-03-10 1998-09-25 Ibiden Co Ltd プリント配線基板の製造方法およびプリント配線基板
US5969424A (en) * 1997-03-19 1999-10-19 Fujitsu Limited Semiconductor device with pad structure
JP3754171B2 (ja) * 1997-04-08 2006-03-08 富士通株式会社 回路基板及びその製造方法
KR100448561B1 (ko) 1997-04-15 2004-09-13 이비덴 가부시키가이샤 무전해 도금용 접착제, 무전해 도금용 접착제 조제용의 원료조성물 및 프린트 배선판
JP3081168B2 (ja) * 1997-04-30 2000-08-28 イビデン株式会社 電子部品搭載用基板
US5887343A (en) 1997-05-16 1999-03-30 Harris Corporation Direct chip attachment method
JPH10321634A (ja) 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
KR19990002341A (ko) 1997-06-19 1999-01-15 윤종용 이형칩부품 혼재실장용 인쇄회로기판 및 그 제조방법
JP3324973B2 (ja) 1997-07-28 2002-09-17 イビデン株式会社 レジストパターン形成のための位置決めマーク及び多層プリント配線板の製造方法
JP3588230B2 (ja) 1997-07-31 2004-11-10 京セラ株式会社 配線基板の製造方法
US6005197A (en) * 1997-08-25 1999-12-21 Lucent Technologies Inc. Embedded thin film passive components
JPH11111738A (ja) 1997-10-07 1999-04-23 Oki Electric Ind Co Ltd Ｃｏｂ及びｃｏｂの製造方法，半導体素子及び半導体素子の製造方法
JP3378185B2 (ja) 1997-11-28 2003-02-17 イビデン株式会社 パッケージ基板
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JPH11126978A (ja) 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
US6025995A (en) 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
JPH11145174A (ja) 1997-11-10 1999-05-28 Sony Corp 半導体装置およびその製造方法
JP3375555B2 (ja) 1997-11-25 2003-02-10 松下電器産業株式会社 回路部品内蔵モジュールおよびその製造方法
JPH11163047A (ja) 1997-11-27 1999-06-18 Toshiba Corp 半導体装置の製造方法及びその装置
JPH11176977A (ja) 1997-12-08 1999-07-02 Mitsubishi Gas Chem Co Inc 金属芯入りキャビティ型プリント配線板
CN101094565A (zh) 1997-12-11 2007-12-26 伊比登株式会社 多层印刷电路板的制造方法
US6087203A (en) * 1997-12-19 2000-07-11 Texas Instruments Incorporated Method for adhering and sealing a silicon chip in an integrated circuit package
JP3969875B2 (ja) 1997-12-29 2007-09-05 イビデン株式会社 多層プリント配線板
US6162652A (en) 1997-12-31 2000-12-19 Intel Corporation Process for sort testing C4 bumped wafers
JP2958520B2 (ja) 1998-01-07 1999-10-06 カシオ計算機株式会社 半導体装置の接合方法
JPH11233678A (ja) 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Ｉｃパッケージの製造方法
JPH11274734A (ja) 1998-03-20 1999-10-08 Sony Corp 電子回路装置およびその製造方法
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
SE513875C2 (sv) 1998-06-15 2000-11-20 Ericsson Telefon Ab L M Elektrisk komponent samt ett flerlagrigt kretskort
JP2000021916A (ja) 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
US6153829A (en) * 1998-09-15 2000-11-28 Intel Corporation Split cavity wall plating for an integrated circuit package
JP2000151079A (ja) 1998-11-09 2000-05-30 Dainippon Printing Co Ltd 微細配線及びビアホールの形成方法
JP2000150705A (ja) 1998-11-10 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法
JP2000150518A (ja) * 1998-11-17 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6756295B2 (en) * 1998-12-21 2004-06-29 Megic Corporation Chip structure and process for forming the same
US6433360B1 (en) 1999-01-15 2002-08-13 Xilinx, Inc. Structure and method of testing failed or returned die to determine failure location and type
US6327158B1 (en) 1999-01-15 2001-12-04 National Semiconductor Corporation Metal pads for electrical probe testing on wafer with bump interconnects
KR100687548B1 (ko) 1999-01-27 2007-02-27 신꼬오덴기 고교 가부시키가이샤 반도체 웨이퍼 제조 방법, 반도체 장치 제조 방법 및 칩 사이즈의 반도체 웨이퍼 패키지 제조 방법
JP2000228423A (ja) 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6232212B1 (en) 1999-02-23 2001-05-15 Lucent Technologies Flip chip bump bonding
JP2000243754A (ja) 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
JP3522571B2 (ja) * 1999-03-05 2004-04-26 日本特殊陶業株式会社 配線基板
US6205032B1 (en) 1999-03-16 2001-03-20 Cts Corporation Low temperature co-fired ceramic with improved registration
US6110806A (en) 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
US6627997B1 (en) 1999-03-26 2003-09-30 Hitachi, Ltd. Semiconductor module and method of mounting
WO2000063970A1 (fr) 1999-04-16 2000-10-26 Matsushita Electric Industrial Co., Ltd. Composant modulaire et son procede de production
JP2000323645A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6337228B1 (en) 1999-05-12 2002-01-08 Amkor Technology, Inc. Low-cost printed circuit board with integral heat sink for semiconductor package
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
US6330259B1 (en) 1999-06-24 2001-12-11 Jonathan S. Dahm Monolithic radial diode-pumped laser with integral micro channel cooling
US6235453B1 (en) * 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
DE60030743T2 (de) * 1999-07-12 2007-09-06 Ibiden Co., Ltd., Ogaki Verfahren zum Herstellen einer Leiterplatte
JP4943607B2 (ja) 1999-08-23 2012-05-30 ゴア エンタープライズ ホールディングス，インコーポレイティド 閉鎖容器内の汚染物質を除去する改良多機能フィルター
US20020000239A1 (en) 1999-09-27 2002-01-03 Krishna G. Sachdev Removal of cured silicone adhesive for reworking electronic components
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
KR20080031522A (ko) 2000-02-25 2008-04-08 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
US6586836B1 (en) 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6281046B1 (en) 2000-04-25 2001-08-28 Atmel Corporation Method of forming an integrated circuit package at a wafer level
US6606792B1 (en) 2000-05-25 2003-08-19 Oak-Mitsui, Inc. Process to manufacturing tight tolerance embedded elements for printed circuit boards
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US6657707B1 (en) 2000-06-28 2003-12-02 Advanced Micro Devices, Inc. Metallurgical inspection and/or analysis of flip-chip pads and interfaces
US6385833B1 (en) * 2000-09-06 2002-05-14 Ultrafab, Inc. Apparatus for installing weatherstripping into frames
CN100539106C (zh) * 2000-09-25 2009-09-09 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
US6586276B2 (en) * 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US6667230B2 (en) 2001-07-12 2003-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation and planarization process for flip chip packages
KR100389314B1 (ko) * 2001-07-18 2003-06-25 엘지전자 주식회사 도금인입선 없는 인쇄회로기판의 제조방법
US6974659B2 (en) * 2002-01-16 2005-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a solder ball using a thermally stable resinous protective layer
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP4233265B2 (ja) 2002-03-29 2009-03-04 株式会社三共 遊技機
US6782897B2 (en) * 2002-05-23 2004-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of protecting a passivation layer during solder bump formation
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
US7060877B2 (en) * 2003-02-26 2006-06-13 Stine Seed Farm, Inc. Soybean cultivar 0491713
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
CN1291069C (zh) * 2003-05-31 2006-12-20 香港科技大学 微细间距倒装焊凸点电镀制备方法
DE102004062968B4 (de) * 2004-12-28 2014-07-03 Asm Automation Sensorik Messtechnik Gmbh Wegmess-Vorrichtung
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103077935A (zh) * 2011-10-25 2013-05-01 先进科技新加坡有限公司 用于铜线键合的预镀引线框
CN105408996A (zh) * 2013-07-01 2016-03-16 迪睿合电子材料有限公司 导热片的制造方法、导热片及散热部件
CN106796926A (zh) * 2014-10-31 2017-05-31 迪睿合株式会社 导热片、导热片的制造方法、放热部件和半导体装置
CN106796926B (zh) * 2014-10-31 2020-07-28 迪睿合株式会社 导热片、导热片的制造方法、放热部件和半导体装置
CN106024749A (zh) * 2015-03-31 2016-10-12 意法半导体有限公司 具有柱和凸块结构的半导体封装体
CN105206597A (zh) * 2015-08-11 2015-12-30 蔡亲佳 带有ubm结构的载板级嵌入式封装结构及其制作方法
CN110581075A (zh) * 2018-06-08 2019-12-17 欣兴电子股份有限公司 线路载板结构及其制作方法

Also Published As

Publication number Publication date
US7855342B2 (en) 2010-12-21
EP1321980A4 (en) 2007-04-04
US20090263939A1 (en) 2009-10-22
EP1321980A1 (en) 2003-06-25
US9245838B2 (en) 2016-01-26
CN1278413C (zh) 2006-10-04
US20080169123A1 (en) 2008-07-17
US7999387B2 (en) 2011-08-16
US7908745B2 (en) 2011-03-22
KR100797422B1 (ko) 2008-01-23
US20080230914A1 (en) 2008-09-25
CN1901177B (zh) 2010-05-12
US20100140803A1 (en) 2010-06-10
US7893360B2 (en) 2011-02-22
US8959756B2 (en) 2015-02-24
KR20100054882A (ko) 2010-05-25
US7852634B2 (en) 2010-12-14
US20080206926A1 (en) 2008-08-28
CN1901181A (zh) 2007-01-24
CN1901182A (zh) 2007-01-24
US8524535B2 (en) 2013-09-03
US20080151522A1 (en) 2008-06-26
US20090077796A1 (en) 2009-03-26
US8822323B2 (en) 2014-09-02
CN100539106C (zh) 2009-09-09
US8293579B2 (en) 2012-10-23
US20070209831A1 (en) 2007-09-13
US20080148563A1 (en) 2008-06-26
KR20070087691A (ko) 2007-08-28
US20150130079A1 (en) 2015-05-14
KR20030060898A (ko) 2003-07-16
US8067699B2 (en) 2011-11-29
CN1901181B (zh) 2012-09-05
CN1466777A (zh) 2004-01-07
WO2002027786A1 (fr) 2002-04-04
KR101093471B1 (ko) 2011-12-13
US20040014317A1 (en) 2004-01-22

Similar Documents

Publication Publication Date Title
CN1278413C (zh) 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN1625805A (zh) 半导体芯片安装用基板及其制造方法和半导体模块
CN1321411A (zh) 印刷布线板及其制造方法
CN1301045C (zh) 多层接线板组件制造方法及多层接线板组件
CN100336426C (zh) 多层印刷电路板以及多层印刷电路板的制造方法
CN1199536C (zh) 多层印刷配线板及多层印刷配线板的制造方法
CN1321410A (zh) 印刷布线板及其制造方法
CN1656611A (zh) 半导体器件安装板、其制造方法、其检查方法及半导体封装
CN1145206C (zh) 膜载带、半导体组装体、半导体装置及其制造方法、安装基板
CN1275312C (zh) 半导体器件及其制造方法、层叠型半导体器件和电路基板
CN1553761A (zh) 多层印刷电路板、阻焊配方、多层印刷电路板的制造方法和半导体器件
CN1771771A (zh) 多层印刷电路板
CN1750244A (zh) 线路板、其制造方法以及半导体器件
CN1318274A (zh) 多层叠合电路板
CN1292635A (zh) 布线电路衬底及其制造方法
CN1575627A (zh) 配线板用板材及其制造方法、多层板及其制造方法
CN1571621A (zh) 布线电路基板、布线电路基板的制造方法和电路模块
CN1462574A (zh) 多层印刷电路板
CN1568546A (zh) 半导体器件及其制造方法
CN1765161A (zh) 刚挠性电路板
CN1949500A (zh) 配线板、半导体器件及制造配线板和半导体器件的方法
CN1868062A (zh) 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
CN1640216A (zh) 多层线路基板、多层线路基板用基材、印刷线路基板及其制造方法
CN1855479A (zh) 多层结构半导体模块及其制造方法
CN1675760A (zh) 多层印刷线路板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20100512

CX01 Expiry of patent term