CN1902713A - 用于非易失性存储器的灵活和区域有效的列冗余 - Google Patents

用于非易失性存储器的灵活和区域有效的列冗余 Download PDF

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CN1902713A CNA2004800392996A CN200480039299A CN1902713A CN 1902713 A CN1902713 A CN 1902713A CN A2004800392996 A CNA2004800392996 A CN A2004800392996A CN 200480039299 A CN200480039299 A CN 200480039299A CN 1902713 A CN1902713 A CN 1902713A
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Abstract

本发明揭示一种其中可去除存储器单元阵列中的不良列的非易失性存储器。根据本发明的另一方面，可用替代冗余列来取代所述已去除的列。这两个过程都以外部透明的方式在所述存储器上执行，且因此不需要由所述存储器附着的主机或控制器在外部进行管理。所述不良列的详细目录可保留在所述存储器上。电源开启时，不良列列表用于熔断所述不良列。所述存储器也可含有可用于取代所述不良列的若干冗余列。

Description

用于非易失性存储器的灵活和区域有效的列冗余
技术领域
本发明一般涉及非易失性存储器和其操作，且更明确地说，本发明涉及当读取和写入数据时用于避免这些存储器的不良部分的技术。
背景技术
本发明的原理可应用于各种类型的非易失性存储器，包括现有的非易失性存储器以及将要使用开发出来的新技术的非易失性存储器。然而，将关于一快闪电可擦除和可编程只读存储器(EEPROM)来描述本发明的实施，其中存储元件为浮动栅极。
非易失性存储器采用若干架构。一种NOR阵列的设计使其存储器单元连接在相邻位(列)线之间，并使控制栅极连接到字(行)线。所述个别单元含有一个浮动栅极晶体管(且具有与其串联形成的选择晶体管或没有)或由单个选择晶体管分隔的两个浮动栅极晶体管。在下列SanDisk公司的美国专利和待决申请案中提供所述阵列和其在存储系统中的使用的实例，所述美国专利和待决申请案的全部内容以引用方式并入本文中：专利案号为5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192、6,151,248、6,426,893和6,512,263。
一种NAND阵列的设计具有若干存储器单元，例如8、16或甚至32个存储器单元，所述存储器单元以串联串的形式通过选择晶体管的任一端连接在位线与参考电位之间。字线以不同的串联串与单元的控制栅极连接。美国专利申请案第6,522,580号中提供这些阵列和其操作的相关实例，在此其也以引用方式并入本文中，连同其中包含的参考文献。
存储器通常会具有缺陷部分，其是由于制造过程引起或在装置操作期间引发。有若干技术可以管理这些缺陷，包括错误校正编码或重新映射存储器部分，如美国专利第5,602,987号中所述，其在上文中以引用方式并入本文中，或如美国专利第5,315,541号、第5,200,959号和第5,428,621号中所述，其以引用方式并入本文中。例如，在装运前，通常对一装置进行全面测试。所述测试可能发现需要清除的存储器的缺陷部分。在装运装置前，有关这些缺陷的信息存储在所述装置上，例如存储在存储器阵列的ROM区域或单独的ROM中，且在电源开启时，由一控制器读取所述信息并接着使用，使得控制器能够用存储器的良好部分替代不良部分。在读取或写入时，控制器随后将需要参考控制器存储器中的一指示器结构以用于其重新映射。使用控制器管理此过程的缺点是，控制器与存储器部分之间需要交换大量信息，而且，即使在控制器自身内部，只要在传输数据时都需要读取指示器。此外，对于没有控制器的这些非易失性存储器，已有嵌入式的实施例应用。
发明内容
本发明揭示一种非易失性存储器，其中可去除存储器单元阵列中的不良列。根据本发明的另一方面，可用替代冗余列来取代已去除的列。这两个程序都以外部透明的方式在所述存储器上执行，且因此无需由所述存储器附着的主机或控制器在外部进行管理。
本发明提供一种存取选择电路的技术，所述电路被分配到一非易失性存储单元阵列的列区块，以保持数据读取或写入所述存储器单元中。在一具体实施例中，所述存储器单元为具有一移位寄存器的多状态存储器，其可供应列选择信号，并为所述阵列的每一列区块提供一级。一选通脉冲通过此移位寄存器移位，使每一时钟具有一不同的列区块。随后，由所述选通启用的特定选择电路会执行某一操作。在一读取模式中，选定的选择电路会通过一输出线将存储的信息转移到输出缓冲器，以用于从存储器电路中输出。并且，当处于编程前的数据载入模式时，选定的选择电路会从一输入缓冲器中接收数据，并将数据放入每一列的数据锁存器内。此数据将被写入一存储器单元中。移位寄存器的每一级会具有一电路，通过所述电路可熔断所述级，使其脱离移位寄存器模式，在此情况下，所述级将不能确立列选择信号，并会将选通传递到后续字节之上，而不会等待下一时钟信号。
所述不良列的详细目录可保留在所述存储器上。在一示范性实施例中，当对存储器进行测试时，可以编辑不良列地址的此详细目录，并将其存储在所述存储器上指定的ROM区块中。电源开启时，首先会读取所述ROM区块，并将不良列地址列表载入一地址寄存器中。随后使用选通脉冲来扫描移位寄存器。当到达不良列地址时，所述移位寄存器中的列隔离锁存器将被设定为一SKIP状态。
所述存储器还可含有若干冗余列，可将其用于取代所述不良列。并不是从存储器的外部将这些列定址为取代列，而是将所述冗余列的移位寄存器级连接到正常列的移位寄存器级，且继续开启选通脉冲以启用适当数量的替代列。
在一示范性实施例中，所述主阵列被划分为左、右子阵列，使其尺寸能容纳一小页面尺寸(512个用户字节加少量额外开销字节)，所述冗余列配置在所述两个子阵列中间。即，所述两个子阵列将共用所述冗余列。为有效管理所述不良列的取代，实施一双向移位寄存器，其中，所述选通将在左子阵列中从左到右迁移，且所述选通将在右子阵列中从右到左迁移。
以下对示范性实施例的描述中包括本发明的其他方面、特征与优点，所述描述应结合附图进行。
附图说明
图1是描述将实施本发明各方面的非易失性存储器系统的方框图。
图2a和2b在图1的NAND型存储器阵列的电路和组织中说明本发明的方面。
图3a-c展示具有用于保持数据读取和写入存储器中的锁存器的集成电路。
图4展示锁存器的一实施方案。
图5展示通过在移位寄存器的第一级中置1来将第一数据锁存器连接到I/O线。
图6展示通过在移位寄存器的第二级中置1来将第二数据锁存器连接到I/O线。
图7a和7b是列选择电路和其操作中所用的各种控制信号的实施例的方框图。
图8是图7A的数据输入/输出电路的某些元件的方框图。
图9是Y选择区块的示范性实施例。
图10是主锁存器的示范性实施例的示意图。
图11是从属锁存器的示范性实施例的示意图。
图12是展示图8-11的示范性实施例的操作的时序图。
图13a和13b是有关冗余列替代过程的示意表示。
具体实施方式
为提供特定实例，参考图1-6，描述一特定非易失性存储器系统，其中会实施本发明的各方面。图1是例如美国专利第6,522,580号中所述的快闪存储器系统的方框图，所述专利以引用方式并入本文中。由列控制电路2、行控制电路3、c源极控制电路4和c-p阱控制电路5来控制包括一矩阵中配置的复数个存储器单元M的存储器单元阵列1。列控制电路2连接到存储器单元阵列1的位线(BL)，用于读取存储在存储单元(M)中的数据，以便在程序操作期间确定所述存储器单元(M)的状态，并用于控制所述位线(BL)的电位电平，以促进编程或抑制编程。行控制电路3连接到字线(WL)以选择所述字线(WL)中的一个字线，进而施加读取电压、施加与由列控制电路2控制的位线电位电平组合的编程电压、并施加与p型区域(图2b中标记为「阱R」或「阱L」)的电压耦合的擦除电压，所述存储器单元(M)在所述p型区域上形成。c源极控制电路4控制连接到所述存储器单元(M)的一个或一个以上共用源极线(图2b中标记为「c源极L」和「c源极R」)。c-p阱控制电路5控制c-p阱的电压。在某些实施例中，可能有单个p阱(而非图2b中展示的两个阱)，且可能有单个c源极连接(而非隔开的c源极L和c源极R)。
由列控制电路2读出存储在存储器单元(M)中的数据，并经由I/O线和数据输入/输出缓冲器6输出到外部I/O线。将存储在所述存储器单元中的程序数据经由外部I/O线输入到数据输入/输出缓冲器6，并被转移到列控制电路2。外部I/O线连接到控制器20。
用于控制快闪存储器装置的命令数据输入到命令接口，所述接口连接到外部控制线，所述外部控制线与控制器20连接。命令数据会将所请求的操作通知快闪存储器。将输入命令转移到一状态机8，所述状态机8控制列控制电路2、行控制电路3、c源极控制电路4、c-p阱控制电路5和数据输入/输出缓冲器6。状态机8可输出快闪存储器的状况数据，如「已准备」/「忙」或「通过」/「未通过」。
控制器20与主机系统连接或可与主机系统连接，所述主机系统例如为个人计算机、数码相机或个人数字助理。所述主机系统为分别初始化命令(例如存储数据到存储器阵列1或从存储器阵列1读取数据)并提供或接收此数据的主机。控制器将这些命令转换成命令信号，所述命令信号可由命令电路7解译并执行。控制器通常也含有缓冲存储器，用于将用户数据写入存储器阵列或从存储器阵列中读取用户数据。典型的存储器系统包括一个集成电路芯片21(其包括控制器20)和一个或一个以上集成电路芯片22，每个芯片22含有一存储器阵列和关联的控制、输入/输出和状态机电路。当然，目前的趋势为将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。可能将存储器系统嵌入主机系统，作为主机系统的一部分，或可在存储卡中包括存储器系统，所述存储卡可以可移除的方式插入主机系统的相配插口中。此卡可包括整个存储器系统，或包括控制器和存储器阵列，和可在单独的卡中提供的关联的外围电路。
参考图2a和2b，展示存储器单元阵列1的一实例结构，Yan Li、Jian Chen和Raul-AdrianCernea在2002年2月27日申请且在2003年8月28日公开为2003016182的美国专利申请案10/086,495「减少非易失性存储器的程序和读取干扰的操作技术(Operating Techniques forReducing Program and Read Disturbs of a Non-Volatile Memory)」中进一步描述此实例结构，其以引用方式并入本文。一NAND型快闪EEPROM被描述为实例。在一特定实例中，将存储器单元(M)划分为1,024个区块。同时擦除存储在每一区块中的数据，区块为可同时擦除的若干单元的最小单位。在美国专利申请案「减少非易失性存储器的程序和读取干扰的操作技术(Operating Techniques for Reducing Program and Read Disturbs of aNon-Volatile Memory)」的示范性实施例中，更详细地描述将主阵列划分为左、右阵列(其尺寸能容纳一小页面尺寸(512字节))和其他方面。所述位线也被划分为左位线(BLL)和右位线(BLR)。如下文讨论，若干冗余列配置在两个子阵列中间。串联连接十六个存储器单元(其每一栅极电极连接到字线(WL0到WL15))以形成一NAND单元单位。所述NAND单元单位的一个端子经由一第一选择晶体管连接到对应的位线(BL)，所述第一选择晶体管的栅极耦合到第一选择栅极线(SGDL或SGDR)，且另一端子经由第二选择晶体管连接到c源极，所述第二选择晶体管的栅极耦合到第二选择栅极线(SGSL或SGSR)。尽管出于简化起见而展示在每一单元单位中包括十六个浮栅晶体管，但是可以使用其他数量的晶体管，例如4个、8个甚至32个。
如背景技术部分所述，在现有技术中，一般由控制器来管理不良列的去除和其他缺陷管理。有关存储器缺陷部分的信息通常保存在存储器22上，如美国专利第5,602,987号中所述的一ROM存储器中、或阵列1的扇区的标头或备用部分中，所述专利已在上文中以引用方式并入本文中。举例而言，存储器22的ROM部分可保存阵列1的不良列的详细目录，在测试存储器时确定所述目录并将其存储在所述ROM中。电源开启时，控制器20会将不良列列表读取到一指示器结构中。在一读取或写入过程期间，控制器会查阅此指示器结构，并在来自主机的逻辑地址对应于不良列时替代取代列的地址，随后沿所述地址线将取代列的地址发送到列控制电路2。
可管理位于存储器芯片自身上的缺陷列的一种现有技术系统使用二进制解码机制对不良列的取代进行管理。首先将来自主机的地址锁存在一寄存器中，并藉由一10位加法器来使列地址递增，以管理位从0到540字节的所述列。随后将列地址(10位)预先解码成15到20行，所述行穿过列解码器区域。从这些15到20行中选择三个信号以形成一列选择。通过比较引入的列地址与不良列地址列表来管理此二进制解码系统中的不良列。如果找到一匹配地址，那么所述引入的列地址会被重新分配到另一良好列地址。如果引入的地址与所述不良列地址并不匹配，那么引入的列地址不会改变。所述二进制列选择机制在定位随意的列地址的过程中具有高度的灵活度。然而，其具有一缺点，即由于需要多逻辑级来取代缺陷列，所以所述机制相对缓慢，且此导致二进制解码机制难以运行地快于20MHz的数据输入或输出速率。
图3-6展示其中可应用本发明的电路架构的实例，且其是根据美国专利第6,560,146号而改编，在此所述专利以引用的方式并入本文中。图3a-c展示用于向一集成电路的存储器单元301读取并写入数据的一电路的实例。所述集成电路可为一存储器，例如「快闪」芯片，或可为具有嵌入式存储器部分的集成电路，例如具有存储器的ASIC或微处理器。
读取-写入(SA)电路303与存储器单元的一个或一个以上位线的列耦合。所述读取-写入电路用于读取所述存储器单元的状态。读取-写入电路还可用于将数据写入或存储到所述存储器单元中。所述读取-写入电路可包括读出放大器电路，以下将参考图8的实施例对其进一步讨论。
所述锁存器和列选择电路可采用若干配置。图3a-c的实施例揭示用于所述存储器单元列的读取-写入电路的不同配置。一种配置为一「平坦」结构，其中每一位线具有可直接存取的其自身的锁存器组，以载入或输出数据，以用于将数据转移到一输入/输出线以响应来自列选择电路的启用信号。在其他实施例中，一个读取-写入电路可由两个或两个以上存储器单元的列共用，以下将参考图8进一步讨论所述实施例。
在所述示范性实施例中，所述存储单位具有多种状态，每一单元能够存储多个位的数据。为将其用作一示范性实施例来说明本发明的原理，图3a-c的存储器单元301为双位快闪EEPROM存储器单元，使得一个字线所选择的存储器单元集合可存储用户和开销数据的一个页面或此类数据的两个页面，其被称作上页面和下页面。更一般而言，容易将所述概念延伸到二进制存储器单元或多状态存储器单元，所述存储器单元可存储两个以上位的数据。类似地，因为本发明的原理方面涉及到怎样存取并配置所述存储单元，且并不特别涉及到怎样向所述存储器单元写入数据、在其上存储数据或从其中读取数据，所以所述讨论延伸到具有其他形式存储单元的非易失性存储器。
在图3a的实例中，具有两个临时存储电路或数据锁存器DL 306和309，一个用于「上」位，而一个用于「下」位，与每一读取-写入电路SA 303相关联并连接。所述临时存储电路可为用来保存存储器单元的数据的任何电路。在一项特定实施方案中，所述临时存储电路为锁存器；然而，也可使用其他逻辑类型。每一锁存器连接到两个输入/输出(I/O)线333和336中的一条线，用来将数据输入和输出到所述锁存器。并未显示连接细节。在此项简化的实例中，尽管也可使用单独的线，但所述锁存器和线都具有输入和输出功能。
在数据输入过程中，逐位、或更通常是逐字节将数据载入所述数据锁存器中。所述Y选择电路，例如346用于管理在一特定WE(写入启用)时钟下选择哪一字节。基于每一锁存器(未在图3中展示)的一WE信号输入，将数据载入一特定的锁存器中。当确立一特定锁存器的WE信号(低态有效或高态有效的信号)时，即可载入所述锁存器。举例而言，在图3c中，Y选择电路346会选择设定于I/O总线(线333、336、338、340)上的一特定数据，所述I/O总线随后连接到选定的数据锁存器(306、309、314和322)，其与图4中的数据锁存器类似。
在数据输出过程中，可每次串行从一列寄存器中读出数据。Y选择电路会在一特定RE(读取启用)时钟下选择一字节。数据将从数据锁存器转移到I/O总线，且数据将从此处被转移到输出缓冲器。
图3b中，每一输入/输出电路303具有四个关联的数据锁存器306、309、314和322，头两个分别对应于所述下位和上位，用于编程，且另两个分别对应于下位和上位，用于读取。
在一折叠结构中，如图3c(或以下的图8)，其在彼此顶部上堆叠多个输入/输出电路，如303a和303b。在此实例中，所述输入/输出电路的一个电路属于一奇位线，而另一电路属于一偶位线。在每单元二位的配置中，每一输入/输出电路具有一对应的上位和下位数据锁存器。如图3a中，尽管在一变化中，可将单独的数据锁存器用于编程和读取，但同一锁存器可兼用于读取和编程数据。如参考图7a和7b的更多说明，由于此为一折叠的结构，所以所述移位寄存器的选通脉冲会首先在一个方向上行进(如从右向左)，以存取所述位线中的一个位线，且当其遇到(由计数器界定的)边界时，所述选通会转向为从左向右行进，以存取所述位线中的另一位线。
所述I/O连接可具有数个选项。在一种情况下，存储在一个实体单元中的二位在逻辑上属于同一页面，并被同时写入，使用两个I/O线，333和336来同时载入对应的数据锁存器306和309(图3a)会比较方便。在如图3b中将单独的数据锁存器用于编程和读取的情况下，可将用于编程的数据锁存器306和309连接到DIN线(来自输入缓冲器的数据输入线)，并可将用于读取的数据锁存器314和322通过I/O线而连接到输出缓冲器。
在常规的NAND结构中常常采用的另一种情况下(如美国专利申请案第10/086,495号中所述，上文已以引用方式并入本文中)，存储在每一实体单元中的下位数据和上位数据在逻辑上属于不同的页面，并在不同时间写入和读取。因此，下位数据锁存器和上页面数据锁存器将连接到同一I/O线。
图4中展示锁存器的一特定电路实施方案的实例。一输入I/O为输入到例如306的锁存器的数据，且其将连接到例如333的输入线，。列选择信号(CSL)连接到一传输晶体管或导通栅极402，所述传输晶体管或导通栅极允许数据连接到所述输入或与所述输入断开。信号CSL由Y或列选择电路YSEL供应，所述Y或列选择电路YSEL对应于图3a-c的移位寄存器346的一个级。此锁存器电路的实例包括用于保存数据的交叉耦合的反相器，且还连接到读取-写入电路，使得在电路间传输数据。也可采用锁存器的其他电路实施方案，如NAND、NOR、XOR、AND和OR栅极，和其组合。
在此实例中，一读取启用信号RE和写入启用信号WE将是控制YSEL的时钟。一选通将沿移位寄存器的YSEL级传播。在一折叠结构的情况下，当脉冲到达最后的级时，其会在另一方向传播回来。当CSL较高时，数据锁存器将被选定。I/O线随后会从所述数据锁存器中获得数据，或将数据放入数据锁存器中。除参考图3b所述的单一输入/输出(I/O)线外，也具有其他可能的实施方案。
图4的示范性实施例展示一NMOS或n通道传输晶体管。有许多方法可形成一导通栅极，并可使用任一这些技术。举例而言，可采用一CMOS导通栅极，其包括并联连接的NMOS和PMOS晶体管。而且，也可采用高电压导通栅极。举例而言，通过在一高电压NMOS导通栅极的栅极或控制电极置一高于VCC的高电压，可启用或开启高电压NMOS导通栅极(或将其置于一开启状态)。通过将一NMOS导通栅极的控制电极置于VSS或接地，可关闭所述NMOS导通栅极或使其处于关闭状态。
美国专利第6,560,146号更详细地描述数据I/O线和数据锁存器的关系的多种配置，其在上文中以引用方式并入本文中。如果所述数据锁存器为「平坦」的(如图3a和3b中所示)，那么连接到306、309、314、322的线属于不同的I/O线。在图3a的实施例中，每一读取-写入电路具有两个与其相关联的锁存器并与其连接，所述锁存器用作输入和输出锁存器。或者，如图3b，这些锁存器中的两个锁存器可用于保存将写入存储器单元中的数据，且两个锁存器用于保存从所述存储器单元读出的数据。
经由适当的输入线将写入数据输入锁存器中，且随后使用适当的读取-写入电路将写入数据写入存储器单元中。使用读出放大器读出来自存储器单元的数据，并将其存储到所述锁存器中。使用适当的输出线从锁存器中输出读取数据。未展示锁存器与读取-写入电路之间的通信线。
使用输入线，一次从一个锁存器中输入数据。此通过使用上述列选择信号(CSL)来完成，使得一次将与读取-写入电路或阵列中的列相关联的所述锁存器中的一者连接到所述输入线。用于锁存器的CSL信号来自所述移位寄存器。以一模式(用于有效高逻辑)载入所述移位寄存器，所述模式中除一个1外，其余均为0(如0001000000)。此位可称为一选通位。举例而言，与第一列相关联的移位寄存器具有一个1，且剩余的移位寄存器位含有0。此1连接到第一列的锁存器的ENABLE输入，其将一个或一个以上这些锁存器连接到所述I/O线333、336、338和340。可将读取数据或将其写入此列。所述移位寄存器的输入连接到0，并将移位寄存器时钟化。1传播到下一移位寄存器级。将此1连接到第二列的所述锁存器的ENABLE输入，其将这些锁存器连接到所述I/O线。继续此操作，直到从所述锁存器中读出或写入所需的数据。
图5和6更清楚地展示锁存器和移位寄存器的操作。图5中，第一移位寄存器具有一个1；与所述移位寄存器和列相关联的数据锁存器连接到I/O线。图6中，已将移位寄存器时钟化，且下一移位寄存器位具有1；与所述移位寄存器和列相关联的数据锁存器连接到I/O线。也可针对一有效低LOAD信号设计电路。随后，所述移位寄存器会含有用于将启用的特定锁存器的所有1和一个0(如1110111111)。
前述讨论说明所涉及的一般原理，并假定每一读出放大器具有一(或二)位线，且每一或每两个读出放大器具有一个移位寄存器级。然而，可将所述概念有效地推广，使得每一读出放大器群具有一个移位寄存器级，所述位线群组形成一列区块。举例而言，与一个列区块相关联的一字节数据或多字节数据需要(例如)8到32条输入线，以代替图3a-3c中所示的一到四条输入线。在遵循图3a的结构的一个特定实例中，每个单一BL线将由8条位线组成。读出放大器303将从所述8条位线的每一者中读取数据，并向其写入数据，每一数据锁存器306和309将保存8位的数据，且每一上位和下位线333和336将具有8位宽度。此允许一字节的数据能够根据每一列时钟同时进入或读取。
在一列区块内的一个或一个以上位线不良的情况下，需要一方法来跳过不良的列区块。举例而言，在图3-6的机制中，如果与移位寄存器900-2和数据锁存器800-2相关联的列区块内的一列不良，那么存储器需要跳过整个列区块。在现有技术中，此通常由没有定址所述不良列并重新分配地址的控制器来完成，由于没有在存储器22上单独执行(图1)，所以这不容易在不具有控制器的嵌入式环境中完成。作为替代，根据本发明的一个方面，图5的脉冲通过移位寄存器900-2，而无需等待第二时钟脉冲，并且无需选择锁存器800-2向I/O线提供数据。在本发明的另一方面中，此过程完全在存储器22上处理。实际上，以控制器20或主机的观点来看，移位寄存器900-2、数据锁存器800-2和与其关联的列区块会变得透明。
图7A以更一般的内容展现本发明的这些和其他方面。在此图中，所述移位寄存器由Y选择区块YSEL 900-i和数据输入/输出电路YBLOCK 800-i取代，其中所述YSEL 900-i对应于图1的列控制电路，且YBLOCK 800-i组成图1的数据输入/输出电路6的一部分。图7A展示这些元件与其操作中使用的各种控制信号的关系。
图7A中，串联的M+1个Y选择区块YSEL0900-0到YSELM 900-M接收共同的时钟信号CLK。通过右输入RIN和左输入LIN，每一Y选择区块900-i的输出OUT连接到YSEL区块的每一侧。所述两个输入RIN与LIN的哪一个有效由左到右信号LTR决定：当LTR为高时，LIN为有效，且每一Y选择区块900-i会将脉冲偏移到其右侧的相邻区块；当LTR为低时，RIN为有效，且脉冲会行进到左侧。当Y选择区块从其相邻区块接收脉冲时，其确立信号CSL，并在下一时钟周期将所述信号传输到其另一相邻区块上。
每一Y选择区块900-i具有一不同的输入FUSE，其指示列是否不良并需要跳过。当针对一给定Y选择电路设定FUSE时，没有确立CSL，且所述移位寄存器作为一缓冲器用于将脉冲传递到下一级，以使所述脉冲传输到下一Y选择区块，而无需等待下一时钟周期。FUSE-i的值可存储在存储器22的一ROM部分中，并在电源开启时读出，以将所述FUSE信号设定到所述Y选择区块。在测试存储器并将其写入ROM中时，可建立不良列列表。
图7B展示一实例，其为怎样关于存储器阵列配置YSEL 900和YBLOCK 800电路。在图7B中，再次将存储器阵列1划分为如图2B中的左和右部分。由于可独立读取和编程所述左和右部分，所以每一侧具有独立组的Y选择电路900和输入/输出电路YBLOCK 800，其会使自身的输入脉冲IN进入4个YSEL区块(在这里)链的第一移位寄存器中。为改进电路的布局，可将每一侧中的一半YSEL/YBLOCK电路置于阵列1之上，而另一半置于其下，如图7B中所示。以下参考图13a和13b描述用于取代缺陷列的冗余列的阵列中的配置。在特定情况下，其中转移到或转移出存储器22的数据的基本单位是字节，此时将有至少4个数据I/O线(或可能是4个DATA IN线和4个DATA OUT线)与存储器顶部的YBLOCK电路相关联，并有另一组4个数据I/O线与存储器底部的YBLOCK电路相关联。在任何特定时间，哪个YBLOCK与数据I/O线通信由YSEL电路(特别是CSL)的状态控制。
将来自每一Y选择电路的CSL信号连接到对应一组编程、读出、数据存储、输入和/或输出电路，这里展示为YBLOCK 800-i。在图3-6的实施例中，将每一移位寄存器连接到仅一组读取/写入电路，但一般来说，可以有更多组读取/写入电路。特定而言，图7A展示两个YBLOCK，800-ia和800-ib，其与每一YSEL 900-i相关联。
图8是图7A的数据输入/输出电路YBLOCK 800-i的某些元件的方框图，并说明本发明的一额外实施例，其中可将多个数据锁存器并入列区块中。其可用于直接在存储器芯片上执行某一功能，并需要存储器芯片与控制器之间最少的数据转移，从而可改进性能。举例而言，在连续的编程操作中，使用多个数据锁存器接收下一页面数据会很有用。当一组锁存器含有被编程的当前数据时，可向第二组锁存器中载入新数据以用于下一编程操作，从而允许重叠编程和数据转移。当存储器22内需要从一页面向另一页面拷贝数据时，或当每一存储器单元含有来自两个不同逻辑页面的数据时，额外的数据锁存器具有第二用途(如美国专利6,522,580所述)。
Raul-Adrian Cernea在2002年9月24日申请的美国专利申请案10/254,483「高度紧密的非易失性存储器和其方法(Highly Compact Non-Volatile Memory and Method Thereof)」中描述一共用Y区块中多个读出放大器和数据锁存器的概念，其以引用方式并入本文中。此专利申请案还描述一堆栈总线(与总线803类似)，利用此总线可使各种元件互连和数据进入并在其和外部I/O线之间进行交换。在2002年9月24日申请的美国专利申请案10/254,919和在2003年9月17日申请的美国专利申请案10/665,828中进一步描述这些和其他元件的其他方面，这两个专利申请案也以引用方式并入本文中。
Y区块800由多个数据锁存器802a、802b到802n组成，所述数据锁存器可存储由读出放大器803a到803n使用的数据以用于读取或写入。当输入信号CSL从关联YSEL电路中选择标记为「输入/输出和控制」的中央控制单元801时，所述中央控制单元801用于控制全域I/O数据线805的存取。读出放大器803a到803n中每一读出放大器与一个或一个以上位线(BL)相关联。在某些NAND架构中，通常使两条位线(奇与偶)与每一读出放大器相关联，并在不同时刻将其读出。在其他NAND结构中，需要同时读取所有位线，每一位线需要一个读出放大器。每一读出放大器内也可能包含一个或一个以上专用数据锁存器。事实上，此区块中会展示多个读出放大器是指示通常至少有一个或一个以上数据字节会被此区块所存取，尽管不要求这样。每一数据锁存器的数据宽度通常与I/O数据线的数量一样宽。举例而言，如果有8条I/O线(或8条输入线和8条输出线)横跨所述中央控制单元，那么每一数据锁存器通常会保持8位。
在一实施例中，读出放大器和中央控制单元801均可任意且以任何所需的次序存取数据锁存器。在此情况下，总线804可承载数据和控制信息。在另一受更多限制的实施例中，可连续地存取所述数据锁存器，以使数据从中央控制单元801转移到数据锁存器802a，然后从数据锁存器802a转移到数据锁存器802b，就这样直到数据锁存器802n。在此情况下，控制信号DACLK 806(以下将结合图12描述)会被发送到每一数据锁存器以实现此转移。
在一写入过程中，在CSL控制下，数据从I/O数据线804接收，数据会从此处供应给数据锁存器中的一者。如果所述数据锁存器串联连接，那么数据将被施加到数据锁存器802a，且随后通过所有数据锁存器而转移到读出放大器，并被写入存储器中。一读取过程实质上相反，其中数据从读出放大器中读取，并被放置在数据锁存器802n中，并通过其他数据寄存器而转移到I/O数据线805。在一替代实施例(未展示)中，所述I/O数据线由两组线组成：输入线载入数据锁存器802a和由数据锁存器802n驱动的输出数据线。
图9是Y选择区块900的示范性实施例的示意图。此特定实施例由一主锁存器MSTR1000和一从属锁存器1100形成。两个锁存器均连接到时钟CLK，其接收一输入信号INP和其补充信号INV，并供应一输出OUT和补充部分BAR。主锁存器1000的信号OUT和BAR分别连接到从属锁存器1100的INP和INV。从属锁存器的输出是图7A中区块900的OUT信号，在图7A中所述相反的信号会受到抑制。
主锁存器1000的输入INP通过开关931连接到左输入LIN和右输入RIN，所述开关还将主锁存器的相反输入INV分别连接到LIN和RIN、LIB和RIB的反向。当确立左到右信号LTR时，LIN连接到INP且LIB连接到INV；当确立右到左信号RTL(LTR的反向)时，RIN与RIB分别连接到INP和INV。以此方式，当一输入脉冲从Y选择区块到达紧邻的左侧(LTR已确立)或紧邻的右侧(RTL已确立)时，其会被时钟化地通过主锁存器和从属锁存器，并被传输到下一选择区块。
从属寄存器SLVE 1100的输出OUT也被供应到NAND栅极910。从而，当输出OUT为高(且FSB也为高，以下将解释)且时钟脉冲到达时，NAND输出会变低，并被911反转以确立Y选择区块的列选择信号CSL。在此特定实施例中，NAND栅极910还接收一标记为SRO的输入，以指示连续读出模式已启用：在其他实施例中，可没有SRO信号或由其他控制信号取代，以启用/停用CSL信号。尽管并没有通过将CLK施加为910的输入来直接时钟化CSL，但由于OUT为一已时钟化的信号，所以可通过此输入来间接时钟化CSL。
NAND栅极910的其他输入是熔断启用信号FSB，其用于关闭一不良列区块：除非FSE＝ FSB被设定为低，否则将不能确立列选择信号。FSE的值保存在由反相器923和924组成的锁存器中。还将FSE供应到主锁存器1000，并将其反向FSB供应到从属锁存器1100。通过实质上覆盖时钟信号并将Y选择区块的输入直接传输到输出，这些信号可将所述锁存器转化成一对未被时钟化的缓冲器。主寄存器1000和从属寄存器1100可采用许多可能的实施例，图10和图11中提供一个特定实例。
FSE的值通过信号PURB、SET、I12和I34设定，图7A中将这些信号共同指示为FUSE。这些信号I12和I34分别连接到晶体管929和927，并指示所述列区块是否不良。在一列具有四条位线的示范性实施例中，I12对应于所述列的第一和第二位线，且I34对应于第三和第四位线。值I12＝I34＝0指示所述列良好，而I12＝1或I34＝1则指示其为一不良列。在其他配置中，例如，每一位线其自身可指示并联的晶体管，或所有四条位线共用一单一晶体管。电源开启时，从存储器ROM中读取不良列的值，并设定I12和I34的值。随后开启晶体管921以通过PURB为节点X充电，此后，捕获电荷，将节点X设定为高。随后由信号SET的脉冲开启晶体管925。如果所述列良好，那么I12＝I34＝0，且节点X保持高设定FSB＝1且FSE＝0；如果所述列不良，那么I12＝1或I34＝1，且节点X会被带到接地设定FSB＝0且FSE＝1。
不良列信息会被保存在一指定的ROM区块中以用于转移，从而更新图9中的移位寄存锁存器(或列隔离锁存器)。在一基于图9的实施例中，将某一数据模式保存在所述ROM存储器的第一字线中，「1」指示一不良列，「0」指示一良好列。相逆的数据将被保存在一第二字线中。存储所述数据和其相逆数据的目的是为了确保所存储数据的完整性。如果一位线(位于金属中)实体上开路、或短路、或具有另一错误，那么不能正确读出不良列数据和其相逆数据。在此情况下，可自动舍弃所述列。在电源开启时，将执行二读取序列，以首先从第一ROM字线中读取数据，并将其与从第二字线中读取的数据进行比较。如果所述数据为良好数据，那么将其用于设定由图9中的反相器923和924组成的列隔离锁存器。此方法允许ROM数据与所述列锁存器之间直接的一对一对应，其使得能更直接地更新锁存器。然而，由于不良列信息只保存一次，所以在芯片使用期内，数据的完整性会不够稳固。由于读取链中没有其他单元会受到读取特定单元的影响，所以此方法可用于其中读取干扰较不严重的NOR结构中，而在NAND结构中，链中的所有单元会受到影响。
在用于将来自指定ROM区块的不良列信息更新到图9中的移位寄存锁存器的另一方法中，可将不良列列表存储在一个以上位置处。在更容易受到干扰的存储器系统中，此方法将更加稳固，并可用于具有「平面」结构的存储器中，如美国专利6,426,893中所述，其以引用方式并入本文中。在测试和评估后，可将不良列地址存储在指定的ROM区块中，将信息和其相逆信息存储在同一页面上。在此项实施例中，也可在其他平面的ROM区块中复制地址信息。
举例而言，如果存储器芯片具有两个平面，且每一平面中具有左、右子阵列，那么将所述不良列地址保存在同一WL上的ROM区块中的4个页面内。将数据保存在同一WL上可用于在开启电源时立即读出。以此方式，一次读取将读出四份相同的数据，并将数据进行比较以排除不良数据。随后可将列地址数据临时载入一寄存器中。所述移位寄存器将触发每一列，如果所述列地址与不良列址匹配，那么SET信号将变高，以将图9的节点X设定为低。此方法中，仅需拉下晶体管927和929中的一个晶体管，且到达剩余晶体管的栅极的信号已发生改变。举例而言，此处可修改图9，使得可删除晶体管929，且现在晶体管927的栅极的输入将为信号CSL而非I34。
图10为主锁存器1000的示范性实施例的示意图。如锁存器1000的右侧所示，分别由CLK和FSE控制的晶体管1001和1003并联连接在OUT节点与接地位之间，PMOS晶体管1005和1007再次分别由CLK和FSE控制，并被串联连接在高逻辑值与OUT节点之间。从而，当确立信号FSE＝1时，可覆盖CLK信号，且不会影响电路的输出。将INP用作输入并提供BAR作为输出可以与右侧互补的方式操作图10的交叉耦合的左侧。当FSE＝1时，图10随后退化成一对交叉耦合的NOR栅极，其配置成以INP和INV作为两个输入信号的设定-重置锁存器，且一直OUT＝INP(因为INV始终是INP的补数)。在此情形下，所述电路在功能上充当一逻辑缓冲器。
图11是从属锁存器1100的示范性实施例的示意图，其以与图10的主锁存器1000互补的方式构建所述从属锁存器。如图11的右侧所示，当FSE＝1时，FSB＝0，且CLK信号被再次覆盖，并且不会影响电路的输出。举例而言，当FSB＝0时，无论CLK是什么值，由于晶体管1103保持断开，且晶体管1101的影响已从节点Y处切断，所以节点Y处的电平由晶体管1102上INV的值确定。与此类似，FSB＝0会使晶体管1104永久开启，且CLK不再对晶体管1105产生影响。在此情况下，图11的电路会退化成一对交叉耦合的NAND栅极，其配置成具有输入INP和INV的设定-重置锁存器，且一直OUT＝INP(因INV始终是INP的补数)。所述电路在功能方面再次变得等同于一缓冲器。因而，MSTR 1000和SLVE 1100的串联组合可将其输入(LIN或RIN，取决于开关931的设定情况)直接提供到Y选择区块900的输出，以用于图8中的下一Y选择区块接收。
图12为展示图8-11的示范性实施例的操作的时序图。顶部的线是信号 LTR(图9中的RTL)，其在脉冲传输到图7A的Y选择电路900-i右侧时会变低，而在脉冲流回左侧时会变高。第二条线上展示施加到900-0的输入LIN的初始脉冲或选通IN。信号 LAST指示何时会通过变低而到达最后的Y选择电路(图7A的右侧的YSELM 900-M或左侧的YSEL0)。DACLK是施加到图7的Y区块800-i的信号，用于将数据载入数据锁存器，或使数据在其间转移以用于下一次确立CSL。在非折叠结构的情况下，所述脉冲仅转移穿过Y选择电路一次，且无需信号RTL、 LAST和 DACLK；此简化的情况是虚线1201的左侧区域。
DACLK下的波形CSL0到CSL11展示来自Y选择电路的控制信号CSL。在此特定的实例中，有十二列和对应的Y选择电路，或图7A中的M＝11和图8中的四个数据锁存器802a到802n是由每一Y选择电路控制。图12展示在电路被初始化后且所述不良列(此实例中为列2和8)被熔断的电路的操作。此初始化由以下步骤组成：(例如)在电源开启时从所述存储器ROM中读取所述列不良位线；(例如)由图9中的信号I12和I34将此信息供应到Y选择电路。信号PURB随后变低，接着SET变高，以为图7A的每一Y选择电路900-i设定图9的FSE的值。
在图12开始时， LTR为低，使得LIN在Y选择电路900中为有效，且图9的开关931将LIN连接到INP。脉冲IN到达图7A中YSEL0 900-0的LIN，并在下一时钟周期中确立CSL0，随后在再一个下一周期中确立CSL1。由于列2已被熔断，所以脉冲无需等待时钟就通过YSEL2 900-2，CSL2保持低，且在紧随确立CSL1的时钟的时钟确立CSL3。CSL4到CSL7跟随在每一后续周期中，不良列8如同列2一样被跳过，且CSL9到CSL11在CSL7之后依次跟随。
在每一Y选择电路仅有单一数据锁存器的实施例中，所述过程将在与虚线对应的此点处完成。对于具有多个数据锁存器的实施例，所述过程切换到将脉冲发送回左侧： LTR变高，以启动Y选择电路的RIN输入，且 DACLK变低，以重置Y区块800-i。当脉冲到达线(YSELM或YSEL0)的终端时，信号 LAST变低，以终端寄存器中保持脉冲来用于额外的时钟周期，并在 DACLK和 LTR改变时更久地确立CSL。(图7A中并未展示信号LAST与终端YSEL区块的连接。)
所述信号随后流回其他方向，在每一周期中依次确立CSL11到CSL0，并再次跳过列2和8。一旦CSL0到达Y选择区块0， LAST使其在两个周期中保持高，在此期间， LTR返回到低，并设定所述数据锁存器以接收新数据。随后，与之前一样继续所述过程，以载入额外的数据锁存器并完成过程。
从存储器电路22外部看，已将图12的列2和8作为不良列去除，所述阵列可有效地具有10个良好列，将列3认为(现在已去除的)列2，对于剩余的列也是这样。从而，可存取的「标准」列的数量是这些标准列的实际数量减去已去除的不良列的数量。因而，再次从存储器外部看，由于所述不良列的去除对于控制器和主机是透明的，所以区块中可存取的标准列的数量会少于预期数量。只要控制器/主机不需要多于这个可存取数量的标准列，那么就不存在困难；然而，如果所需列的数量超过可存取的标准列的数量，那么这些列会在找到所需列的数量之前被用完。因此，根据本发明的另一方面，可在每一扇区中提供一组冗余列，用来取代已去除的不良列。
由于不良列已去除，从存储器22外部看，以冗余列取代不良列的过程会再次是一透明过程。在嵌入式环境中，此透明过程对本发明特别有用，在此环境中，图1的存储器22在不使用控制器20的情况下被直接放置在主机内。
返回参考图12，其展示全部12列区块的波形，其中已去除区块2和8。如果这些列所隶属的存储器平面具有12或更多的标准列区块，那么不使用冗余列区块，且在列区块2之后，并再次在列区块8之后，存储器上使用的实体列从所述逻辑列转移成定址在地址线上。如果相反，整个存储器平面仅具有10个标准列区块，那么列区块10和11现在会以实体形式呈现在冗余列区域中。
图13a和13b是一示范性实施例中冗余列替代过程的示意图。图13a展示存储器阵列的一个可能架构，其由左、右平面组成，每一平面的每一字线上保存528字节的数据。图13b展示在将数据写入阵列时如何进行列区块替代过程。基本的假设是，为了编程一个字线上的所有单元，会将数据写入每一列区块中四个单独的数据锁存器(图8的802a到802d)中。举例而言，如果外部控制器在发出写入命令前的一时间内通过传输一字节来传输一页面的528个字节(512个用户数据字节和16个开销数据字节，例如ECC或将写入存储器的其他信息)，那么在每一时钟周期期间会传输一字节的数据，且为了载入整个页面，移位寄存器会对一平面中可利用的列区块进行四次扫描。此意味每一平面由132(＝528字节/4页面)个列区块组成，且每一区块含有32(4次*8位/字节)个位线。图13b中，将存取左半阵列的所有正常列，且这些列中有两列为不良列。由于脉冲IN会行进通过所有列，所以所述两个不良列区块由两个冗余列区块取代。图13b中，×指示未使用的区块。脉冲从左侧开始，并进行传播一直到达第一不良列区块，所述区块被跳过。然后，脉冲继续通过剩余的正常区，再次跳过第二不良列区块。由于仍有两列区块遗漏，所以脉冲继续有效，并捡取冗余区域中的两个额外列区块。由于仅需要两个冗余区块，所以忽略且不存取冗余区域的剩余区，如×所示，且过程第二次向左侧继续。一次的最后脉冲和下一次的第一脉冲是同一CSL信号，并由LAST信号保存以用于额外的时钟信号，而DACLK信号已确立，且RTL值已改变。所述不良列区块被再次跳过，且过程以类似的方式继续通过第三和第四阶层。应注意，每一列区块可保存来自输入数据流的分开很广的逻辑字节的数据。举例而言，第一列区块保存来自字节1,264,265和528的数据。
冗余区域中脉冲可在此处返回的边界并非固定边界，而由需被取代的区块的数量来确定。此在图13b中示意性说明，其中阵列结构的左、右侧共用所述冗余列，以使取代过程更灵活。此再次针对具有折叠结构并使用双向移位寄存器的示范性实施例而展示。在此实例中，每一子阵列被构造成可沿每一字线保存528字节的数据。中间放置所述冗余区块。左、右侧将存取需用于取代其对应数量不良列的那么多数量的冗余列。如图13a所示，所述左阵列具有两个不良列区块(再次由×展示)，并将因此合乎两个冗余列区块，且脉冲会在其中延伸以在传播回左侧之前存取这些额外的区块。与此类似，右侧展示一个不良区块，脉冲从右侧开始，并将在行进返回右侧前行进到存取来自冗余区域的一个取代区块。
尽管已关于特定实施例描述本发明的各方面，但应了解，应在附加权利要求书的全部范畴内保护本发明。

Claims (26)

1.一种非易失性存储器，其包含：
一非易失性存储器单元阵列，其经配置成复数个位线并形成一个或一个以上行：
一数据转移线；
复数个数据转移电路，每一数据转移电路可连接到一各自组的一个或一个以上所述位线和所述数据转移线，以在所述各自组的位线与所述数据转移线之间转移数据，其中数据在每一所述数据转移电路与所述数据转移线之间转移以响应一各自的列选择信号；和
复数个列选择电路，其连接形成具有一时钟输入的一时钟化的移位寄存器，每一列选择电路连接到一各自的数据转移电路以提供所述各自的列选择信号，且每一列选择电路具有一熔断输入，其中当在所述熔断输入上确立一熔断信号时，所述列选择电路会将所述移位寄存器脉冲传输到所述移位寄存器中的下一级，而无需等待所述时钟，且无需确立其各自的列选择信号。
2.根据权利要求1所述的非易失性存储器，其中每一所述数据转移电路包含：
一组一个或一个以上临时数据存储单元，以存储在所述各自组的位线与所述数据转移线之间转移的数据。
3.根据权利要求2所述的非易失性存储器，其中每一所述数据转移电路进一步包含：
一输出电路，其可连接到所述数据转移线以响应所述各自的列选择信号，其中所述组的所述临时数据存储单元有复数个，且其中所述输出电路可随机存取每一所述复数个临时数据存储单元。
4.根据权利要求3所述的非易失性存储器，其中每一所述数据转移电路进一步包含：
复数个读出放大器，其中所述各自组的位线有复数个，且所述读出放大器的数量与所述各自组中的位线的数量相同，且其中每一位线可通过所述读出放大器的一对应的读出放大器随机存取每一所述复数个临时数据存储单元。
5.根据权利要求2所述的非易失性存储器，其中每一所述数据转移电路进一步包含：
一输出电路，其中所述组的所述临时数据存储单元有复数个，其以一先入先出的方式与所述临时数据存储单元中的最后的单元连接，所述最后的单元连接到所述输出电路，且所述对应组的位线可连接到所述临时数据存储单元中的第一单元，且其中所述输出电路可连接到所述数据转移线以响应所述各自的列选择信号。
6.根据权利要求5所述的非易失性存储器，其中每一所述数据转移电路进一步包含：
复数个读出放大器，其中所述各自组的位线有复数个，且所述读出放大器的数量与所述各自组中的位线的数量相同，且其中每一位线可通过所述读出放大器的一对应的读出放大器连接到所述临时数据存储单元中的第一单元。
7.根据权利要求6所述的非易失性存储器，其中对于每一所述数据转移电路，所述组中的所述临时数据存储单元的数量是所述对应组的位线中的位线的数量的一倍数。
8.根据权利要求7所述的非易失性存储器，其中每一所述非易失性存储单元可存储N位的数据，且临时数据存储单元的数量与位线的数量的比率为N，其中N是大于或等于一的一整数。
9.根据权利要求2所述的非易失性存储器，其中每一所述数据转移电路进一步包含：
一输入电路，其中所述组的所述临时数据存储单元有复数个，其以一先入先出的方式连接到所述输入电路，且所述对应组的位线可连接到所述临时数据存储单元中的第一单元，且其中所述输入电路可连接到所述数据转移线以响应所述各自的列选择信号。
10.根据权利要求1所述的非易失性存储器，其中每一所述列选择电路包含：
一主寄存器和一从属寄存器，其中当未确立所述熔断信号时确立所述列选择信号以响应所述从属寄存器的输出。
11.根据权利要求10所述的非易失性存储器，其中每一所述列选择电路包含：
一主寄存器和一从属寄存器，其中当未确立所述熔断信号时确立所述列选择信号以响应所述从属寄存器的输出。
12.根据权利要求11所述的非易失性存储器，其中响应于一各自的列选择电路中确立的熔断信号，可将每一所述对应的主寄存器和从属寄存器转化成未被时钟化的缓冲器或反相器。
13.根据权利要求1所述的非易失性存储器，其进一步包含：
一含有不良列信息的ROM存储器部分，其中所述熔断信号是根据所述不良列信息确定的。
14.根据权利要求13所述的非易失性存储器，其中所述熔断信号是在电源开启时由所述存储器确定的。
15.根据权利要求1所述的非易失性存储器，其中每一所述移位寄存器经连接以接收一方向控制信号，且其中当所述方向控制信号在所述移位寄存器中确立时，每一所述列选择电路经连接以从其左侧相邻的移位寄存器中接收所述移位寄存器输入；且当在所述移位寄存器中未确立所述方向控制信号时，每一所述列选择电路经连接以从其右侧相邻的移位寄存器中接收所述移位寄存器输入。
16.一种存储器系统电路，其包含：
一控制器；和
一存储器，其包含连接到所述控制器的一个或一个以上可独立控制的非易失性数据存储区，其中每一所述存储区包含：
一配置成行和列的非易失性用户数据存储单元的阵列；
一含有不良列信息的存储器部分；和
连接到所述阵列和所述含有不良列信息的所述存储器部分的列选择电路，其中以对所述控制器透明的方式基于所述不良列信息来取代不良列。
17.根据权利要求16所述的存储器系统电路，其中所述用户数据存储单元是多状态存储单元。
18.一种集成电路，其包含：
配置成行和列的复数个非易失性存储单元；
耦合到所述存储单元的所述列的复数个编程电路；
耦合到所述存储单元的所述列的复数个读出放大器；
能够临时存储数据的复数个锁存器电路，其耦合到所述编程电路或读出电路或其两者；
耦合到所述存储单元的复数个输入电路；
耦合到所述存储单元的复数个输出电路；
一存储不良列信息的ROM存储器；和
一移位寄存器，其包含耦合到所述ROM存储器部分的复数个指示器移位寄存器级，其中每一级具有一时钟输入并耦合到所述编程电路、读出电路、数据存储电路、输入和/或输出电路中的任一或某些电路的一启用级，除了对应于由所述不良列信息识别的一不良列的那些级之外。
19.根据权利要求18所述的集成电路，其中所述存储器单元是浮栅、快闪、EEPROM或EPROM存储器单元。
20.根据权利要求18所述的集成电路，其中所述移位寄存器的每一级包含一主-从寄存器。
21.根据权利要求18所述的集成电路，其中所述存储单元存储是多状态存储器单元。
22.根据权利要求18所述的集成电路，其中多个锁存器电路的组合可指派用来存储多个位的信息。
23.一种操作集成电路的方法，所述方法包含：
提供复数个锁存器来保存与复数个存储器单元列中的一各自一列相关联的数据；
提供具有复数个级的一移位寄存器，其一输出耦合到一各自锁存器的一启用输入；
熔断一个或一个以上所述移位寄存器级；
将一选通位载入所述移位寄存器的一第一级中，以使所述对应的第一锁存器耦合到一输入线；和
时钟化所述移位寄存器以使来自所述移位寄存器的所述第一级的所述选通位前进到后续级，从而使所述对应的后续锁存器耦合到所述输入线，其中当一级被熔断时，所述选通位会前进通过所述熔断级而不会被时钟化，且所述熔断的级不会使所述对应的锁存器耦合到一输入线。
24.根据权利要求23所述的方法，其中所述存储器单元是多状态存储器单元。
25.根据权利要求23所述的方法，进一步包含：
读取所述集成电路上的一存储器部分，其中所述熔断一个或一个以上所述移位寄存器的操作是基于所述存储器部分中的内容。
26.根据权利要求23所述的方法，进一步包含：
当所述选通位到达所述移位寄存器的最后一级时，确立一到所述移位寄存器的控制信号，其中响应于所述控制信号，所述移位寄存器会使所述选通位从所述移位寄存器的最后一级前进到先前的级。
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