CN1902823A - 用于pll/dll的高输出阻抗电荷泵 - Google Patents

用于pll/dll的高输出阻抗电荷泵 Download PDF

Info

Publication number
CN1902823A
CN1902823A CNA2004800370361A CN200480037036A CN1902823A CN 1902823 A CN1902823 A CN 1902823A CN A2004800370361 A CNA2004800370361 A CN A2004800370361A CN 200480037036 A CN200480037036 A CN 200480037036A CN 1902823 A CN1902823 A CN 1902823A
Authority
CN
China
Prior art keywords
transistor
input
charge pump
voltage
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800370361A
Other languages
English (en)
Other versions
CN100593908C (zh
Inventor
迪特尔·黑勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Examine Vincent Zhi Cai management company
Original Assignee
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosaid Technologies Inc filed Critical Mosaid Technologies Inc
Priority to CN200910204669.1A priority Critical patent/CN101677244B/zh
Publication of CN1902823A publication Critical patent/CN1902823A/zh
Application granted granted Critical
Publication of CN100593908C publication Critical patent/CN100593908C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895Details of the current generators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Abstract

一种在锁相环/延迟锁定环中使用的电荷泵,包括:上拉电路、下拉电路和运算放大器。将电荷泵设计为使与上拉和下拉电路的操作相关联的静态相位误差最小。运算放大器的使用还减轻了低电源电压的影响。

Description

用于PLL/DLL的高输出阻抗电荷泵
本申请要求于2003年12月11日递交的美国临时申请No.60/528,958的权益。上述申请的整个教益一并在此作为参考。
背景技术
具有可调整延迟线的延迟锁定环(DLL)用于通过延迟第一时钟信号将第一时钟信号与第二时钟信号同步。DLL包括相位检测器,检查第一时钟信号和第二时钟信号之间的相位差。基于检测到的相位差,DLL通过将适当的延迟添加到第一时钟信号、直到第二时钟信号与第一时钟信号同相为止,使第一时钟信号与第二时钟信号同步。
图1是现有技术DLL100的方框图。时钟缓冲器101缓冲从外部提供的时钟(CLK),以提供与压控延迟线102和相位检测器104相连的基准时钟(CLK_REF)。压控延迟线102产生作为CLK_REF的延迟版本的输出时钟(CLK_OUT),并将其路由到器件内的各种电路以及复制延迟电路103。复制延迟电路103提供与通过缓冲器101和配线路由的延迟相似的延迟。复制延迟(或者被称作延迟模型电路)是本领域技术人员公知的。参见授予Foss等的美国专利No.5,796,673,来了解关于复制延迟的更多解释。从复制延迟电路103输出的反馈时钟信号CLK_FB与相位检测器104相连。其它现有技术的DLL使用数字抽头延迟线。共同所有的美国专利No.5,796,673和6,087,868描述了这种类型的DLL。
取决于CLK_REF和CLK_FB之间的相位差,相位检测器104产生相位控制信号(UP,DOWN)。当首先接收到CLK_REF上升沿时,将UP信号设为逻辑“1”,而当首先接收到CLK_FB上升沿时,将DOWN信号设为逻辑“1”。当接收到两个信号的后续上升沿时,将UP和DOWN信号复位为逻辑“0”。因此,当在CLK_FB上升沿之前检测到CLK_REF上升沿时,UP信号转变为逻辑“1”,以便增大压控延迟线(VCDL)102中的延迟,直到检测到CLK_FB的下一个上升沿为止。或者,如果在CLK_REF上升沿之前检测到CLK_FB上升沿,DOWN信号转变为逻辑“1”,以便减小延迟,直到检测到CLK_REF的下一个上升沿。
电荷泵105和环滤波器106对相位检测器104的相位控制信号(UP/DOWN)进行积分,以便提供可变偏置电压VCTRL110。偏置电压VCTRL选择要由VCDL102添加到CLK_REF的延迟,以便将CLK_FB和CLK_REF同步。
图2是可以用于图1所示现有技术DLL中的现有技术电荷泵200的示意图。参考图1所示的DLL系统,DLL的响应部分地由精确控制在DLL中控制压控延迟102(图1)的控制电压VCTRL的能力来确定。所述能力又是由能够将何种精确程度的电流添加到电荷泵200的OUT节点或从OUT节点引出来确定。
电荷泵200的OUT节点处的电压取决于从相位检测器104(图1)接收到的相位控制信号(UP/DOWN)。为了减小延迟,同时断言(assert)DOWN信号和ENABLE信号(逻辑“1”),这导致晶体管217的栅极处的逻辑为“1”,“导通”了晶体管217。由于晶体管215已经“导通”,电流(下拉电流)通过晶体管215和晶体管217从节点OUT流向地。该下拉电流将电荷从OUT节点引出,导致OUT节点处的电压下降。
为了增大延迟,同时断言UP信号和ENABLE信号(逻辑“1”),这导致晶体管209的栅极处的逻辑为“0”,“导通”了晶体管209。由于晶体管209“导通”和晶体管210“导通”,电流通过晶体管209和晶体管210从Vdd流向OUT节点。该电流流经环滤波器106(图1)并向节点OUT增加电荷。增加的电荷增大了OUT节点处的电压。
电荷泵200包括被标记为M1、M2的两个电流镜,控制向电荷泵200的OUT节点提供的电流幅度。电流镜M1包括主晶体管214以及从晶体管210和212,并控制从Vdd流经晶体管210的上拉电流。电流镜M2包括主晶体管216和从晶体管215。晶体管216从电流镜M1中的晶体管212得到电流,将电流镜像到晶体管215,以便通过晶体管215将下拉电流提供给地。
当DLL处于锁定状态时,相位检测器104(图1)典型地在每一个时钟周期上在相等持续时间内断言其UP和DOWN信号。因此,电荷泵200在相等的时间段内接收断言的UP和DOWN信号,以便在节点OUT保持相同的电压。当在相等的持续时间内断言相位比较器的UP和DOWN信号时,为了在DLL的输出处提供零静态相位偏差,电荷泵必须在输出OUT(节点OUT)产生相同的电流脉冲,以便抵消电流脉冲并且不将净电荷变化传递到环滤波器106(图1)。
因此,为了使静态相位误差最小化,应当尽可能接近地匹配通过晶体管210和晶体管215的漏极/源极电流。理想地,通过电流镜M1中晶体管210和电流镜M2中晶体管215的电流幅度相等。通过利用电流镜M2将来自器件212的电流镜像到器件210并且向下镜像到器件215来执行电流匹配。
然而,节点OUT处的电压可能与节点“ctrl”处的电压不同。该电压差导致电流镜M2中偏置晶体管216的漏极-源极电压与晶体管215的漏极-源极电压不同。对于晶体管212和晶体管210,相对于电流镜M1中的偏置晶体管214的漏极-源极电压也是一样。源极-漏极电压的改变导致漏极电流的改变,尤其当晶体管215和210具有较低的输出阻抗时。这导致不同的漏极/源极电流流经每一个电流镜中的器件,最终导致晶体管210和晶体管215之间的电流差。晶体管215和晶体管210之间的电流差可以达到大约20%,当DLL处于锁定状态时,这导致了明显的静态相位误差。在所示的实施例中,当工艺变小时,由于晶体管的输出阻抗变小,静态相位误差增大。
当DLL处于锁定状态时,将DLL静态相位误差理解为恒定地出现在CLK_REF和CLK_FB之间的相位差,并且在每一个时钟周期期间,通过晶体管210提供给节点OUT的电荷等于通过晶体管215从节点OUT引出的电荷。因此,相位检测器检测到在节点OUT处时钟信号完全对齐且电压电平没有变化。
图3是示出了在锁定条件之前图2所示现有技术DLL中的源和汇电流的曲线图。轨迹150与图2中通过晶体管210的源电流相对应,轨迹152与图2中通过晶体管215的汇电流相对应。在锁定条件之前,源电流和汇电流不相等,源电流大于汇电流。在锁定条件中,每一个轨迹150和152下方的面积相同。因此,当电流不相等时,DLL补偿了相位误差或“静态相位误差”,以便在节点OUT保持相同的电荷。相位误差源自:具有较低电流的信号在时间上比具有较高电流的信号更宽,使得面积实质上相等。尽管在近似相同的时间处出现每一个轨迹150和152的下降沿,但是在不同的时间处出现上升沿,以补偿不相等的源和汇电流。因此,现有技术DLL的本质设计导致了相位误差。
在亚微米技术(即,0.13微米或更小)中,晶体管的输出阻抗随着沟道长度的缩短而减小,因此晶体管不满足电荷泵的输出晶体管所需的输出阻抗的要求。一种提高电荷泵的输出阻抗以使静态相位误差最小化的公知方法是通过使用共射-共基放大器电流源。然而,共射-共基放大器电流源不符合电源电压减小的发展趋势。例如,对于1V的电源电压以及典型的0.25V到0.3V的阈值电压,1V电源电压过低,不能维持两个串联的共射-共基放大器电流源(每一个具有两个阈值电压)。
发明内容
通过使用主动(active)电流源来最小化电荷泵中的静态相位误差。主动电流源还减轻了低电源电压的影响。根据本发明的实施例,一种电荷泵包括上拉电路、下拉电路和运算放大器。上拉电路提供上拉电流以提高电荷泵输出处的电压。下拉电路提供下拉电流以减小电荷泵输出处的电压。运算放大器具有第一输入和第二输入。第一输入与电荷泵输出相连,第二输入与向下拉电路提供电流的晶体管的漏极相连。运算放大器输出与所述晶体管和下拉电路相连。运算放大器调整运算放大器输出处的电压电平,以使运算放大器输入之间的电压差最小,并减小下拉电流和上拉电流之间的差。
电荷泵还可以包括与运算放大器的第一输入相连的启动电路,在电荷泵的加电期间,所述启动电路将第一输入处的电压设为低于电源电压的电压电平。在本发明的实施例中,向电荷泵提供的电源电压可以是大约1伏特。
上拉电路包括第一PMOS器件和第二PMOS器件。第一PMOS器件的漏极与第二PMOS器件的源极相连,第一PMOS器件的源极与电源电压节点(或轨(rail))相连,以及第二PMOS器件的漏极与电荷泵输出相连。当第一PMOS器件导通时,上拉电路提供上拉电流。
下拉电路包括第一NMOS器件和第二NMOS器件。第一NMOS器件的漏极与第二NMOS器件的源极相连,第一NMOS器件的源极与地相连,以及第二NMOS器件的漏极与电荷泵输出相连。当第一NMOS器件导通时,下拉电路提供下拉电流。
电荷泵还包括向下拉电路和上拉电路提供电流的基准电流源。在一个实施例中,基准电流源包括可编程晶体管阵列。运算放大器可以是低功率轨至轨输入、轨至轨输出运算放大器。
附图说明
如附图(其中贯穿不同附图由相同标号来表示相同部件)所示,根据本发明实施例的以下更具体的描述,本发明的上述和其它目的、特征和优点将更加显而易见。附图不必是按比例的,而是着重于演示本发明的原理。
图1是现有技术延迟锁定环的方框图;
图2是可以在图1所示的现有技术DLL中使用的现有技术电荷泵的示意图;
图3是示出了在锁定条件之前在图2所示现有技术DLL中的源和汇电流的曲线图;
图4是根据本发明原理的电荷泵的示意图;
图5是示出了在锁定条件之前图4所示电荷泵中的源和汇电流脉冲的曲线图;
图6是图4所示运算放大器的示意图;
图7是可以在图4的电荷泵中使用的可编程晶体管阵列的示意图;
图8是能够使用电荷泵的现有技术锁相环的方框图;以及
图9是示出了具有不同配置的电荷泵另一个实施例的示意图,其中运算放大器控制PMOS器件而不是图4中实施例所示的NMOS器件。
具体实施方式
本发明优选实施例的描述如下。
图4是根据本发明原理的电荷泵300的示意图。电荷泵300包括多个晶体管。在所示的实施例中,晶体管是金属氧化物半导体(“MOS”)晶体管,也被称作场效应晶体管(“FET”)。如本领域技术人员所公知的,存在两种类型的MOS晶体管:n沟道MOS晶体管(NMOS)和p沟道MOS晶体管(PMOS)。电荷泵300包括NOMS晶体管和PMOS晶体管。利用栅极处的圆圈图形化地示出了PMOS晶体管。
电荷泵300包括电流镜M1和主动(active)电流镜M3。电流镜M1与结合图2所示现有技术电荷泵200所述的电流镜M1相似。主动电流镜M3包括运算放大器(“op amp”)323,运算放大器323通过主动地(actively)使节点“OUT”的电压实质上等于节点“ctrl”的电压以使晶体管315的输出(漏极)电流(电荷泵下拉电流)和晶体管310的输出(漏极)电流(电荷泵上拉电流)之间的差最小,来使静态相位误差最小。
电流镜M1包括偏置PMOS晶体管314以及NMOS晶体管310和312。电压Vbn设置电流镜M1的偏置电压,并设置流经PMOS晶体管314的电流。PMOS晶体管314和313提供了将电流提供给下拉电路和上拉电路的基准电流源。在PMOS晶体管312和310中镜像通过PMOS晶体管314的电流。作为本领域的公知常识,通过改变这些器件的尺寸(宽度/长度比),可以修改流经电流镜中每一个晶体管的电流。
取决于由PMOS器件314的源极-漏极连接节点处的偏置电压Vbn提供的电压,电流镜M1中的PMOS器件314向电荷泵提供初始电流。当在DLL系统中使用电荷泵时,偏置电压根据延迟链的总延迟来调整电荷泵的最大电流,以便基准频率和DLL带宽之间的比率保持恒定。
PMOS晶体管314的栅极与PMOS晶体管314的漏极相连。PMOS器件312和310的栅极与PMOS器件314的栅极相连,这使得能够将该初始电流镜像到PMOS晶体管312和310。NMOS晶体管316的漏极与PMOS器件312的漏极相连。因此,镜像到PMOS器件312的电流是电流镜M3中提供到NMOS器件316的相同电流。NMOS器件316的栅极与NMOS器件315的栅极相连,这使得能够将NMOS器件316的漏极电流镜像到电流镜M3中的NMOS器件315,以便提供下拉电流。
通常,当启用电荷泵(断言信号ENABLE或将其驱动为逻辑1)并断言信号UP时,由通过NAND门301、反相器302和304以及传送门(pass gate)303施加到晶体管309的栅极的电压来“导通”晶体管309。这允许电流流经上拉电路中的PMOS晶体管309和310。该电流将电荷添加到与环滤波器206(图1)相连的OUT节点。这增多了电荷,同时晶体管309处于“导通”导致节点OUT的电压增大,当由电荷泵300代替图1所示现有技术DLL 100中所示的电荷泵105时,这导致增大了由压控延迟线102所产生的延迟。类似地,当启用电荷泵(ENABLE高)并断言信号DOWN时,由通过NAND门305以及反相器306、307和308施加到栅极的电压来“导通”晶体管317。这允许电流流经下拉电路中的晶体管315和317。电流通过晶体管315、317从节点OUT流向地,该电流从节点OUT取走电荷。这减少了电荷,同时晶体管315处于“导通”导致节点OUT的电压下降,并且由压控延迟线102(图1)产生的延迟减小。
匹配从NAND门302、304的输入处的UP/DOWN信号通过反相器303、304以及通过反相器307、308到晶体管310、315的栅极的路径,以提供相同的插入延迟。路径中包括传送门303以便复制在从DOWN信号到晶体管317的栅极的路径中的反相器307所增加的延迟。为了补偿当晶体管309“导通”时NMOS晶体管309的源极漏极路径两端的较小电压降,添加PMOS晶体管311和313,以提供与通过PMOS晶体管309的电流路径的对称。NMOS晶体管318提供了与通过PMOS晶体管315的电流路径的对称。
电流镜M3控制下拉电流(通过NMOS晶体管315到地)和上拉电流(从Vdd通过PMOS晶体管310)之间的比率。下拉电流减小了节点OUT处的电压,上拉电流增大了节点OUT处的电压。因此,M1电流镜通过PMOS器件310设置电荷泵的最大电流,M3电流镜控制上拉和下拉电流之间的比率。通过使用公知技术,电流镜M1和M3可以可调整或可编程。可以确定电流镜M3中晶体管315和316的尺寸,以便传递更多或更少电流。这允许电路设计者补偿例如寄生电阻和电容以及参数变化的其它因子。然而,这种调整是静态的,一旦已经封装芯片就不能重新调整,并且不能补偿OUT节点处的电压变化。
根据本发明的一个实施例,如图4所示,通过使用运算放大器来提供电流镜的主动调整。主动电流镜M3中的运算放大器323的反相输入与节点OUT相连,且运算放大器323的非反相输入与节点“n14”相连。运算放大器323的输出节点与节点“ctrl”和NMOS器件315、316的栅极相连。如果在节点OUT和“n14”之间存在任意电压差,运算放大器323调整控制节点“ctrl”上的电压。通过NMOS器件315、316,控制节点“ctrl”上的电压变化导致节点OUT和节点“n14”上的对应电压变化。
在电荷泵的操作期间,运算放大器323通过主动地保持节点“n14”上的电压实质上等于节点OUT上的输出电压,使静态相位误差最小。当DLL处于锁定状态时,在输出(“OUT”)处能够产生相同的上拉和下拉电流非常重要。在已经实现了锁定条件的DLL中,当UP和DOWN脉冲具有相等的持续时间时,大多数时间不能主动地对节点OUT进行充电或放电。此外,UP和DOWN脉冲能够具有比结合图2所述的现有技术电荷泵短的持续时间,这导致器件中所需功率的减小。因此,节点OUT处的电压实质上保持恒定。节点“ctrl”处的电压变化导致在NMOS晶体管315、316中流动的电流的相应变化。然而,由于节点“n14”的电容小于节点OUT处出现的电容,节点“ctrl”处电压的变化对节点“n14”的影响快于对节点OUT的影响。
运算放大器323如下主动地控制节点OUT处的电压:如果节点“n14”处的电压高于节点OUT处的电压,则运算放大器323增大节点“ctrl”处的电压。节点“ctrl”处电压的增大导致流经NMOS晶体管316和NMOS晶体管315的电流增大,这减小了节点“n14”处的电压,直到该电压与节点OUT处的电压相同。如果节点“n14”的电压小于节点OUT的电压,则运算放大器323减小节点“ctrl”的电压。节点“ctrl”上电压的减小导致在NMOS晶体管316和NMOS晶体管315中流动的电流的减小。由于节点“ctrl”处的电压改变节点“n14”上的电压快于改变节点OUT上的电压,当节点“n14”上的电压等于节点OUT上的电压,达到了新的平衡点。当节点“n14”上的电压与输出电压OUT实质上相同时,通过NMOS器件315的源极/漏极电流(下拉电流)实质上与通过PMOS器件310的源极/漏极电流(上拉电流)相等。
通过向电荷泵提供包括运算放大器的主动电流镜,NMOS晶体管对315、316以及PMOS晶体管对312、310的漏极、源极和栅极处的电压条件实质上相等,并且比图2所示现有技术电路接近许多,这导致非常精确的匹配电流通过NMOS晶体管315和PMOS晶体管310。晶体管319和320是简单的缓冲电容,这防止了由NMOS器件315和PMOS器件310引起的噪声连接到电流镜M1、M2的各个偏置节点。
优选地,运算放大器323具有轨至轨(rail to rail)(Vdd到Vss(地))的输入范围。在晶体管315、316是如图4所示的NMOS器件的实施例中,所需的输出范围从Vdd向下到接近地以上的预定电压,即,比地高NMOS晶体管的一个阈值电压(Vtn)。该输出电压范围保证了NMOS晶体管315和316永远不会出现导致电路不可运行的完全“截止”。在晶体管315、316是如图9所示的PMOS器件的一个可选实施例中,所需的输出范围从Vss到Vtp(即,比Vdd低PMOS晶体管的一个阈值电压)。因此,具有轨至轨输出范围的运算放大器323是优选的。
在加电阶段期间,如果节点“n14”处的电压低于节点OUT处的电压,将运算放大器的输出(即节点“ctrl”)变低。由于节点“ctrl”与NMOS器件315的栅极相连,NMOS器件315很可能“截止”。电路可能被冻结在该状态,或可能需要较长时间来恢复。这两种情况都是不希望的。
包括NMOS器件321和NMOS器件322的启动电路有助于电荷泵在加电阶段达到其工作点。启动电路最初将节点OUT的电压设为小于Vdd的数值。这使得运算放大器323能够在加电阶段之后正确地进行操作。在加电阶段内加电之后的预定时间段内断言的启动信号与NMOS器件322的栅极相连。NMOS器件322是栅极和源极与节点OUT相连的二极管连接方式。NMOS器件322的漏极与NMOS器件322的漏极相连。
当断言与NMOS器件321的漏极相连的启动信号时,NMOS器件322“导通”。节点OUT近似等于Vdd,因此,由于NMOS器件321和NMOS器件322“导通”,流经NMOS器件321和NMOS器件322的电流导致节点OUT处电压下降。
因此,启动电路保证了在加电阶段节点OUT处的电压小于节点“n14”处的电压,因此,最初到运算放大器323的差分输入电压为正,并且在启动阶段期间,将运算放大器323的输出处节点“ctrl”驱动为高,保持NMOS器件315导通。这迫使节点OUT在该预定时间段内近似为NMOS晶体管的阈值电压。在加电阶段之后,去断言(de-assert)启动信号,不再需要启用启动电路。
本发明将电流偏差(即,NMOS晶体管315和PMOS晶体管310之间的电流差)减小为大约4%。这导致对于整个DLL系统较高地减小了静态相位误差。在本实施例中通过将电荷泵的电流偏差从20%减小到4%,将PLL/DLL的整个静态相位误差从300ps减小到60ps。
图5是示出了在锁定条件之前图4所示电荷泵中的源和汇电流脉冲的曲线图。在该示例中,轨迹154与通过图4中晶体管309的源电流相对应,轨迹156与通过图4中晶体管317的汇电流相对应。在根据本发明的实施例中,源电流和汇电流在幅度上实质上相等。由于图5示出了锁定条件之前的脉冲,DLL会开始改变节点OUT的电压,以便在搜索锁定条件时对齐源和汇脉冲的边沿。当达到锁定条件时,每一个轨迹154、156下方的面积相等,这导致节点OUT处电压的稳定电平。当源和汇电流在幅度上实质上相等时,脉冲边沿的对齐更加精确,消除了对静态相位误差起作用的最大分量之一。
图6是图4所示运算放大器323的实施例的示意图。运算放大器基于以非常低电压操作的互补输入对。在所示的实施例中,运算放大器能够利用从Vdd到Vss的1V总电源电压进行操作,其中假定Vss是大约0V(与地相连)。
运算放大器323包括两个差分放大器442和444、偏置电路446和输出级440。差分放大器442、444具有互补输入对,其中,第一差分放大器具有NMOS晶体管输入对411、412,第二差分放大器具有PMOS晶体管输入对404、405。第一差分放大器442还包括晶体管PMOS晶体管403和NMOS晶体管406、407。第二差分放大器444还包括PMOS晶体管409、410和NMOS晶体管413。
输出级440包括晶体管401和402。偏置电路包括晶体管414、415、416、417、418和419,并且向输出级440中的晶体管401、第一差分放大器442中的晶体管403和第二差分放大器444中的晶体管413提供偏置电压。
图4所示的节点OUT与每一个差分放大器的差分输入“inm”相连,图4所示的节点“n14”与每一个差分放大器的差分输入“inp”相连。运算放大器的输出级“diff_out”与图4所示的节点“ctrl”相连。
当启用电荷泵300(图4)(断言信号ENABLE或将其驱动为逻辑1)时,晶体管419导通,使得电流可以流经晶体管416、417、418和419。在晶体管408中镜像第二差分放大器444中晶体管409中的电流。晶体管408提供了第二差分放大器的输出。在第一差分放大器440的晶体管406中,对来自晶体管404的电流(表示第一差分放大器的输出)和来自晶体管408的电流(表示第二差分放大器的输出)进行求和并镜像到输出级中的晶体管402。当禁用电荷泵300(去断言信号ENABLE或将其驱动为逻辑0)时,由于晶体管419栅极处的逻辑0,晶体管419截止,运算放大器不能修改ctrl节点上的电压。
其它实施例可以使用可编程阵列主晶体管用于电流镜中的基准电流源,以便配置或测试电路的操作。图7是适于代替图4的晶体管313和晶体管314的这种可编程晶体管阵列的示意图500。四个有效低选择信号(SEL0b、SEL1b、SEL2b和SEL3b)与四个选择PMOS晶体管501、502、503和504相连。每一个选择晶体管与不同的电流镜主PMOS晶体管505、506、507和508相连。一个或多个SEL信号为有效低,这使得能够流动可变电流。电流的幅度变化取决于处于有效低的SEL信号的数目。例如,仅SEL0b为有效低时,电流只能流经PMOS晶体管505和选择晶体管501,并且在图4的晶体管312和310中镜像该电流。在所有四个选择信号为有效低时,因为电流流经PMOS晶体管505、506、507和508以及所有的选择晶体管,增大了电流的幅度。通过与晶体管310和312相连的Vbn节点在晶体管312和310中镜像该电流。
可以通过寄存器、熔断编程、掩模编程或本领域的其它任意公知技术来控制SEL信号。尽管示出了四组可编程主晶体管,可以使用任意数目。通过由晶体管的可编程阵列来代替图4的两个晶体管416和418,可以将利用NMOS晶体管的类似电路用于添加可编程性。
本发明并不局限于在DLL中使用的电荷泵。例如,本发明还可以使用于锁相环中的电荷泵。锁相环(PLL)是用于将第一时钟信号与第二时钟信号同步的另一种公知电路。
图8是现有技术PLL 600的方框图。由时钟缓冲器601缓冲从外部提供的时钟(CLK),以便提供与相位检测器604相连的基准时钟(CLK_REF)。根据CLK_REF和CLK_FB之间的相位差,相位检测器604产生相位控制信号(UP、DOWN)。
电荷泵605和环滤波器606对相位检测器604的相位控制信号(UP/DOWN)进行积分,以提供可变偏置电压VCTRL110。偏置电压VCTRL控制压控振荡器(VCO)602,压控振荡器602输出时钟信号CLK_OUT。输出时钟信号CLK_OUT的频率与偏置电压VCTRL610成正比。VCO是本领域公知的。
可选地,将CLK_OUT信号与分压器603相连,以产生反馈时钟信号CLK_FB。如果相位检测器在CLK_FB的上升沿之前检测到CLK_REF的上升沿,则断言UP信号,导致VCTRL升高,从而增大CLK_OUT信号的频率。如果相位检测器在CLK_REF的上升沿之前检测到CLK_FB的上升沿,则断言DOWN信号,导致VCTRL减小,从而减小CLK_OUT信号的频率。
图9是示出了具有不同配置的电荷泵另一个实施例的示意图,其中运算放大器控制PMOS器件而不是图4中实施例所示的NOMS晶体管。通过应用本发明的相同原理,运算放大器323按照与结合图4所示实施例所述相同的方式,平衡晶体管310′、312′、315和316′的漏极。
已经描述了本发明,以便用于PLL/DLL系统中的电荷泵。然而,本发明并不局限于PLL/DLL系统。可以在需要非常精确的电流镜以及电流镜的输出电压不能达到地(这导致主动电流镜中op amp不可运行)的任意系统中使用本发明。
尽管已经参考优选实施例具体地示出并描述了本发明,本领域的技术人员可以理解,在不脱离由所附权利要求限定的本发明的范围的前提下,可以对形式和细节进行各种改变。

Claims (14)

1.一种电荷泵,包括:
上拉电路,提供上拉电流以提高电荷泵输出处的电压;
下拉电路,提供下拉电流以减小电荷泵输出处的电压;以及
运算放大器,具有第一输入和第二输入,第一输入与电荷泵输出相连,第二输入与向下拉电路提供电流的晶体管的漏极相连,运算放大器输出与下拉电路和所述晶体管的栅极相连,运算放大器根据输入之间的电压差来调整运算放大器输出处的电压电平,以使输入之间的电压差最小,并减小下拉电流和上拉电流。
2.根据权利要求1所述的电荷泵,还包括:
与第一输入相连的启动电路,在电荷泵的加电期间,所述启动电路将第一输入处的电压设为低于电源电压的电压电平。
3.根据权利要求1所述的电荷泵,其中,向电荷泵提供的电源电压是大约1伏特。
4.根据权利要求1所述的电荷泵,其中,上拉电路包括第一PMOS器件和第二PMOS器件,第一PMOS器件的漏极与第二PMOS器件的源极相连,第一PMOS器件的源极与电源电压节点相连,以及第二PMOS器件的漏极与电荷泵输出相连,当第一PMOS器件导通时,上拉电路提供上拉电流。
5.根据权利要求1所述的电荷泵,其中,下拉电路包括第一NMOS器件和第二NMOS器件,第一NMOS器件的漏极与第二NMOS器件的源极相连,第一NMOS器件的源极与地相连,以及第二NMOS器件的漏极与电荷泵输出相连,当第一NMOS器件导通时,下拉电路提供下拉电流。
6.根据权利要求1所述的电荷泵,还包括:
向下拉电路和上拉电路提供电流的基准电流源。
7.根据权利要求6所述的电荷泵,其中,基准电流源包括可编程晶体管阵列。
8.根据权利要求1所述的电荷泵,其中,运算放大器具有轨至轨的输入范围和轨至轨的输出范围。
9.一种用于使电荷泵中的偏差电流最小的方法,包括:
提供下拉电流和上拉电流,以修改电荷泵输出处的电压;
将运算放大器的第一输入与电荷泵输出相连;
将运算放大器的第二输入与向下拉电路提供电流的晶体管的漏极相连,
将运算放大器输出与下拉电路和所述晶体管的栅极相连;以及
根据第二输入和第一输入之间的电压差来调整运算放大器输出处的电压电平,以使输入之间的电压差最小,并减小上拉电流和下拉电流。
10.根据权利要求9所述的方法,还包括:
在电荷泵的加电期间,将第一输入处的电压设置为低于电源电压的电压电平。
11.根据权利要求10所述的方法,其中,电源电压是大约1伏特。
12.一种电荷泵,包括:
用于提供上拉电流以提高电荷泵输出处的电压的装置;
用于提供下拉电流以减小电荷泵输出处的电压的装置;以及
放大装置,具有第一输入和第二输入,第一输入与电荷泵输出相连,第二输入与向用于提供下拉电流的装置提供电流的晶体管的漏极相连,放大装置输出与用于提供下拉电流的装置和所述晶体管的栅极相连,放大装置根据第二输入和第一输入之间的电压差来调整放大装置输出处的电压电平,以使输入之间的电压差最小,并减小下拉电流和上拉电流。
13.一种电荷泵,包括:
包括第一晶体管和第二晶体管的基准路径,每一个晶体管包括源极、栅极和漏极,第一晶体管和第二晶体管的漏极与具有基准电压的基准节点相连;
包括第三晶体管和第四晶体管的输出路径,每一个晶体管包括源极、栅极和漏极,第三晶体管和第四晶体管的漏极与用于提供输出电压的输出节点相连,第一晶体管的栅极与第三晶体管的栅极相连;以及
包括第一输入、第二输入和放大器输出的运算放大器,第一输入与基准节点相连,第二输入与输出节点相连,放大器输出与第二和第四晶体管的栅极相连,用于使基准电压和输出电压相等,第一输入是非反相输入且第二输入是反相输入。
14.一种电荷泵,包括:
包括第一晶体管和第二晶体管的基准路径,每一个晶体管包括源极、栅极和漏极,第一晶体管和第二晶体管的漏极与具有基准电压的基准节点相连;
包括第三晶体管和第四晶体管的输出路径,每一个晶体管包括源极、栅极和漏极,第三晶体管和第四晶体管的漏极与用于提供输出电压的输出节点相连,第二晶体管的栅极与第四晶体管的栅极相连;以及
包括第一输入、第二输入和放大器输出的运算放大器,第一输入与基准节点相连,第二输入与输出节点相连,放大器输出与第一和第三晶体管的栅极相连,用于使基准电压和输出电压相等,第一输入是反相输入且第二输入是非反相输入。
CN200480037036A 2003-12-11 2004-12-10 用于pll/dll的高输出阻抗电荷泵 Active CN100593908C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200910204669.1A CN101677244B (zh) 2003-12-11 2004-12-10 用于pll/dll的高输出阻抗电荷泵

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US52895803P 2003-12-11 2003-12-11
US60/528,958 2003-12-11

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN200910204669.1A Division CN101677244B (zh) 2003-12-11 2004-12-10 用于pll/dll的高输出阻抗电荷泵

Publications (2)

Publication Number Publication Date
CN1902823A true CN1902823A (zh) 2007-01-24
CN100593908C CN100593908C (zh) 2010-03-10

Family

ID=34676868

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200910204669.1A Active CN101677244B (zh) 2003-12-11 2004-12-10 用于pll/dll的高输出阻抗电荷泵
CN200480037036A Active CN100593908C (zh) 2003-12-11 2004-12-10 用于pll/dll的高输出阻抗电荷泵

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200910204669.1A Active CN101677244B (zh) 2003-12-11 2004-12-10 用于pll/dll的高输出阻抗电荷泵

Country Status (6)

Country Link
US (9) US7176733B2 (zh)
EP (2) EP1692767B1 (zh)
JP (2) JP4914219B2 (zh)
KR (3) KR100968296B1 (zh)
CN (2) CN101677244B (zh)
WO (1) WO2005057791A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101488710B (zh) * 2008-10-22 2012-06-13 成都国腾电子技术股份有限公司 一种电荷泵电路
CN101855831B (zh) * 2007-11-13 2013-03-20 高通股份有限公司 快速切换低噪声电荷泵
CN101572481B (zh) * 2009-06-11 2014-03-26 四川和芯微电子股份有限公司 一种电荷泵电路

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968296B1 (ko) * 2003-12-11 2010-07-07 모사이드 테크놀로지스, 인코포레이티드 Pll/dll의 고출력 임피던스 충전 펌프
JP4249042B2 (ja) * 2004-01-22 2009-04-02 三菱電機株式会社 差動チャージポンプ用オフセットキャンセル装置
US7382178B2 (en) * 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
US7102400B1 (en) * 2004-08-30 2006-09-05 Sitel Semiconductor B.V. Phase locked loop charge pump and method of operation
US7236018B1 (en) * 2004-09-08 2007-06-26 Altera Corporation Programmable low-voltage differential signaling output driver
US7141936B2 (en) * 2004-11-10 2006-11-28 Xerox Corporation Driving circuit for light emitting diode
US7750695B2 (en) * 2004-12-13 2010-07-06 Mosaid Technologies Incorporated Phase-locked loop circuitry using charge pumps with current mirror circuitry
US7190201B2 (en) 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
ATE449483T1 (de) * 2005-06-29 2009-12-15 Nxp Bv Synchronisationsschema mit adaptiver referenzfrequenzkorrektur
US7567133B2 (en) * 2006-04-06 2009-07-28 Mosaid Technologies Corporation Phase-locked loop filter capacitance with a drag current
JP2007295180A (ja) * 2006-04-24 2007-11-08 Kawasaki Microelectronics Kk チャージポンプ回路、それを用いたpll回路及びdll回路
KR100843200B1 (ko) * 2006-08-22 2008-07-02 삼성전자주식회사 전류 부스팅 회로를 구비하는 적응적 대역폭 위상 고정루프 장치
US7915933B2 (en) 2006-11-30 2011-03-29 Mosaid Technologies Incorporated Circuit for clamping current in a charge pump
KR101394762B1 (ko) 2007-01-30 2014-05-16 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 Dll/pll 에서의 위상 시프트
US7511580B2 (en) * 2007-03-25 2009-03-31 Smartech Worldwide Limited Charge pump circuit with dynamic current biasing for phase locked loop
US20080303565A1 (en) * 2007-06-08 2008-12-11 Yen-Hsun Hsu Dll circuit and related method for avoiding stuck state and harmonic locking utilizing a frequency divider and an inverter
US7583116B2 (en) * 2007-08-03 2009-09-01 International Business Machines Corporation High output resistance, wide swing charge pump
US7701270B2 (en) * 2007-08-03 2010-04-20 International Business Machines Corporation Structure for a high output resistance, wide swing charge pump
US7771115B2 (en) * 2007-08-16 2010-08-10 Micron Technology, Inc. Temperature sensor circuit, device, system, and method
US7977984B1 (en) * 2007-10-13 2011-07-12 Altera Corporation High-speed charge pump circuits
JP5092770B2 (ja) * 2008-01-29 2012-12-05 富士通セミコンダクター株式会社 位相ロックループ回路及び遅延ロックループ回路
US7705649B1 (en) * 2008-04-03 2010-04-27 National Semiconductor Corporation Duty cycle correction circuit with small duty error and wide frequency range
JP2010239554A (ja) * 2009-03-31 2010-10-21 Nec Corp チャージポンプ、周波数シンセサイザ、及び、制御方法
US7965117B2 (en) * 2009-05-06 2011-06-21 Freescale Semiconductor, Inc. Charge pump for phase locked loop
US20100308899A1 (en) * 2009-06-04 2010-12-09 Pericom Semiconductor Corp. Dual-Output Triple-Vdd Charge Pump
US8525564B2 (en) * 2010-10-20 2013-09-03 University Of Southern California Charge-based phase locked loop charge pump
US8400199B2 (en) 2010-11-26 2013-03-19 Mediatek Inc. Charge pump, phase frequency detector and charge pump methods
US8378725B2 (en) 2011-03-14 2013-02-19 Freescale Semiconductor, Inc. Adaptive bandwidth phase-locked loop
US8427210B2 (en) * 2011-07-26 2013-04-23 United Microelectronics Corp. Charge pump
US8368442B1 (en) * 2011-08-15 2013-02-05 United Microelectronics Corp. Charge pump
TWI451700B (zh) * 2011-12-05 2014-09-01 Global Unichip Corp 時脈資料回復電路
US8432200B1 (en) 2012-01-05 2013-04-30 Freescale Semiconductor, Inc. Self-tracking adaptive bandwidth phase-locked loop
US8432201B1 (en) * 2012-05-19 2013-04-30 Freescale Semiconductor, Inc. Phase-locked loop (PLL) circuit
TWI499215B (zh) * 2012-10-17 2015-09-01 Mstar Semiconductor Inc 充放電電路以及使用此充放電電路的鎖相迴路電路
US8760202B1 (en) 2013-05-15 2014-06-24 Freescale Semiconductor, Inc. System for generating clock signal
CN103346784B (zh) * 2013-06-18 2016-04-13 成都嘉纳海威科技有限责任公司 一种用于锁相环的匹配型电荷泵电路
CN103368565A (zh) * 2013-07-10 2013-10-23 成都锐成芯微科技有限责任公司 一种限频压控振荡器
KR102081394B1 (ko) * 2013-12-30 2020-02-26 에스케이하이닉스 주식회사 반도체 장치
US20150200588A1 (en) * 2014-01-16 2015-07-16 Qualcomm Incorporated Low-power, self-biasing-capable charge pump with current matching capabilities
TWI547097B (zh) * 2014-07-24 2016-08-21 登豐微電子股份有限公司 延時電路
CN104811189A (zh) * 2015-05-14 2015-07-29 东南大学 一种电荷泵锁相环中的电荷泵电路
US9634561B1 (en) 2016-01-07 2017-04-25 Freescale Semiconductor, Inc. Programmable charge pump
US9991896B2 (en) * 2016-08-09 2018-06-05 Synopsys, Inc. Phase locked loop circuit with charge pump up-down current mismatch adjustment and static phase error reduction
CN108448891A (zh) * 2018-04-23 2018-08-24 电子科技大学 一种基于电荷泵结构的稳压电路
US10496127B1 (en) * 2018-06-04 2019-12-03 Linear Technology Holding Llc Multi-chip timing alignment to a common reference signal
US10623007B1 (en) 2019-01-08 2020-04-14 Apple Inc. Energy-efficient charge pump design for phase-locked loops
US11545984B2 (en) * 2020-06-10 2023-01-03 Sandisk Technologies Llc Charge pump with wide current range

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8329511D0 (en) * 1983-11-04 1983-12-07 Inmos Ltd Timing apparatus
KR940011436B1 (ko) * 1989-04-19 1994-12-15 가부시끼가이샤 히다찌세이사꾸쇼 자기디스크 기억장치
GB2249443B (en) * 1990-10-31 1994-06-08 Gen Electric Co Plc Charge pump circuit
US5233314A (en) * 1992-03-27 1993-08-03 Cyrix Corporation Integrated charge-pump phase-locked loop circuit
US5362990A (en) * 1993-06-02 1994-11-08 Motorola, Inc. Charge pump with a programmable pump current and system
JPH0818414A (ja) * 1994-04-26 1996-01-19 Hitachi Ltd 信号処理用遅延回路
US5796673A (en) 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5473283A (en) * 1994-11-07 1995-12-05 National Semiconductor Corporation Cascode switched charge pump circuit
GB2339638B (en) * 1995-04-11 2000-03-22 Int Rectifier Corp Charge pump circuit for high side switch
KR970008906A (ko) 1995-07-18 1997-02-24 가네꼬 히사시 Pll 회로
JP3446425B2 (ja) * 1995-10-20 2003-09-16 三菱電機株式会社 周波数同期回路
JP2845185B2 (ja) * 1995-11-29 1999-01-13 日本電気株式会社 Pll回路
US5604694A (en) * 1996-01-16 1997-02-18 Vlsi Technology, Inc. Charge pump addressing
JPH09331250A (ja) * 1996-06-12 1997-12-22 Fujitsu Ltd チャージポンプ回路及びpll周波数シンセサイザ
EP0837558A1 (en) * 1996-10-18 1998-04-22 Hewlett-Packard Company A CMOS op-amp input stage with constant small signal gain from rail-to-rail
US5831484A (en) 1997-03-18 1998-11-03 International Business Machines Corporation Differential charge pump for phase locked loop circuits
GB2324423B (en) 1997-04-16 1999-07-21 Lsi Logic Corp Charge pump
CA2204089C (en) 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
JPH118553A (ja) * 1997-06-16 1999-01-12 Hitachi Ltd Pll回路及び半導体集積回路
US5933037A (en) * 1997-08-29 1999-08-03 Adaptec, Inc. High speed phase lock loop having constant bandwidth
US5945855A (en) * 1997-08-29 1999-08-31 Adaptec, Inc. High speed phase lock loop having high precision charge pump with error cancellation
US6124755A (en) * 1997-09-29 2000-09-26 Intel Corporation Method and apparatus for biasing a charge pump
US5939949A (en) 1998-03-16 1999-08-17 National Semiconductor Corporation Self-adjusting startup control for charge pump current source in phase locked loop
KR19990080026A (ko) * 1998-04-11 1999-11-05 윤종용 위상 동기 루프 회로의 챠지 펌프
US6172571B1 (en) 1998-07-28 2001-01-09 Cypress Semiconductor Corp. Method for reducing static phase offset in a PLL
KR100555471B1 (ko) * 1998-07-29 2006-03-03 삼성전자주식회사 적응적으로 전류 옵셋을 제어하는 전하 펌프
US6329872B1 (en) 1998-08-14 2001-12-11 Nortel Networks Limited Charge pump circuit for a phase locked loop
US6181210B1 (en) 1998-09-21 2001-01-30 Broadcom Corporation Low offset and low glitch energy charge pump for PLL-based timing recovery systems
US6369624B1 (en) * 1998-11-03 2002-04-09 Altera Corporation Programmable phase shift circuitry
US6163184A (en) * 1998-12-09 2000-12-19 Lucent Technologies, Inc. Phase locked loop (PLL) circuit
US20020041196A1 (en) * 1999-02-12 2002-04-11 Paul Demone Delay locked loop
JP2000295098A (ja) 1999-04-06 2000-10-20 Oki Electric Ind Co Ltd フェーズロックループ回路
US6160432A (en) * 1999-04-30 2000-12-12 Conexant Systems, Inc. Source-switched or gate-switched charge pump having cascoded output
DE19939104A1 (de) 1999-08-18 2001-07-19 Infineon Technologies Ag Ladungspumpe
US6201435B1 (en) 1999-08-26 2001-03-13 Taiwan Semiconductor Manufacturing Company Low-power start-up circuit for a reference voltage generator
US6316987B1 (en) * 1999-10-22 2001-11-13 Velio Communications, Inc. Low-power low-jitter variable delay timing circuit
KR100341622B1 (ko) * 1999-12-17 2002-06-22 윤덕용 차동 차지펌프를 이용한 위상동기루프의 필터부
US6278332B1 (en) * 2000-02-15 2001-08-21 Agere Systems Guardian Corp. Charge pump for low-voltage, low-jitter phase locked loops
CN1268060C (zh) * 2000-06-05 2006-08-02 三菱电机株式会社 时钟同步装置
KR100374631B1 (ko) * 2000-06-09 2003-03-04 삼성전자주식회사 전하펌프 회로
US6407600B1 (en) * 2000-06-27 2002-06-18 Intel Corporation Method and apparatus for providing a start-up control voltage
JP4449193B2 (ja) * 2000-08-01 2010-04-14 ソニー株式会社 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、dll回路及びpll回路
US6396334B1 (en) * 2000-08-28 2002-05-28 Marvell International, Ltd. Charge pump for reference voltages in analog to digital converter
FR2813720B1 (fr) * 2000-09-05 2002-12-13 Electricite De France Procede et dispositif de commande d'alimentation
JP4407031B2 (ja) * 2000-09-21 2010-02-03 ソニー株式会社 位相同期ループ回路および遅延同期ループ回路
US6624668B1 (en) 2000-11-08 2003-09-23 Xilinx, Inc. Digitally programmable phase-lock loop for high-speed data communications
US6466070B1 (en) 2000-12-21 2002-10-15 Xilinx, Inc. Low voltage charge pump
JP2002217723A (ja) * 2001-01-23 2002-08-02 Mitsubishi Electric Corp 小数点分周方式pll周波数シンセサイザ
WO2002060063A1 (en) 2001-01-26 2002-08-01 True Circuits, Inc. Self-biasing phase-locked loop system
US6441660B1 (en) 2001-02-02 2002-08-27 Broadcom Corporation High speed, wide bandwidth phase locked loop
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
JP2002305445A (ja) * 2001-04-06 2002-10-18 Seiko Epson Corp Pll回路
US6466078B1 (en) 2001-05-04 2002-10-15 Cypress Semiconductor Corp. Reduced static phase error CMOS PLL charge pump
US6744277B1 (en) * 2001-05-06 2004-06-01 Altera Corporation Programmable current reference circuit
US6512404B2 (en) 2001-05-25 2003-01-28 Infineon Technologies Ag Low voltage charge pump for use in a phase locked loop
US20030038661A1 (en) 2001-07-27 2003-02-27 Ramesh Chokkalingam Apparatus to decrease the spurs level in a phase-locked loop
JP4608153B2 (ja) * 2001-09-10 2011-01-05 ルネサスエレクトロニクス株式会社 チャージポンプ電流補正回路
NL1021440C2 (nl) * 2001-09-28 2004-07-15 Samsung Electronics Co Ltd Vertragingsvergrendelde lus met meervoudige fasen.
US6952126B2 (en) 2001-09-29 2005-10-04 Berkana Wireless, Inc. Charge pump circuit for a PLL
US6636098B1 (en) * 2001-12-05 2003-10-21 Rambus Inc. Differential integrator and related circuitry
KR100739998B1 (ko) * 2001-12-20 2007-07-16 매그나칩 반도체 유한회사 전압제어발진기의 자동보정장치를 구비한 위상동기루프
US20040135640A1 (en) 2002-01-28 2004-07-15 Maneatis John G. Phase-locked loop with conditioned charge pump output
US6741110B2 (en) * 2002-05-28 2004-05-25 Lsi Logic Corporation Method and/or circuit for generating precision programmable multiple phase angle clocks
FR2841406A1 (fr) * 2002-06-25 2003-12-26 St Microelectronics Sa Circuit dephaseur variable,interpolateur de phase l'incorporant, et synthetiseur de frequence numerique incorpoant un tel interpolateur
US7382849B1 (en) * 2002-08-24 2008-06-03 Sequoia Communications Charge pump circuit
US6771102B2 (en) 2002-08-30 2004-08-03 Intel Corporation Common mode feedback technique for a low voltage charge pump
US6664829B1 (en) * 2002-09-04 2003-12-16 National Semiconductor Corporation Charge pump using dynamic charge balance compensation circuit and method of operation
US20040066220A1 (en) 2002-10-03 2004-04-08 Chun-Chieh Chen High-speed high-current programmable charge-pump circuit
US6744292B2 (en) * 2002-10-25 2004-06-01 Exar Corporation Loop filter capacitor multiplication in a charge pump circuit
US7158601B1 (en) 2002-10-28 2007-01-02 Cypress Semiconductor Corporation Clock data recovery method and circuit for network communication
US7161436B2 (en) 2002-11-27 2007-01-09 Mediatek Inc. Charge pump structure for reducing capacitance in loop filter of a phase locked loop
JP4059077B2 (ja) 2002-12-26 2008-03-12 ソニー株式会社 チャージポンプ及びそれを用いたpll回路
KR100546344B1 (ko) 2003-07-18 2006-01-26 학교법인고려중앙학원 다중 레벨 전압 전류 변환부를 갖는 위상 고정루프(Phase-Lock-Loop) 및 이를 이용한 클럭위상 동기 방법
US6963232B2 (en) 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops
US7092689B1 (en) * 2003-09-11 2006-08-15 Xilinx Inc. Charge pump having sampling point adjustment
US7123075B2 (en) 2003-09-26 2006-10-17 Teradyne, Inc. Current mirror compensation using channel length modulation
US6876244B1 (en) * 2003-10-16 2005-04-05 Micrel, Incorporated Differential charge pump
JP3795884B2 (ja) 2003-10-17 2006-07-12 Necエレクトロニクス株式会社 Pll回路
JP4064338B2 (ja) * 2003-12-10 2008-03-19 松下電器産業株式会社 デルタシグマ型分数分周pllシンセサイザ
KR100968296B1 (ko) * 2003-12-11 2010-07-07 모사이드 테크놀로지스, 인코포레이티드 Pll/dll의 고출력 임피던스 충전 펌프
US7285995B2 (en) 2004-02-02 2007-10-23 Toshiba America Electronic Components, Inc. Charge pump
US6980038B2 (en) 2004-05-06 2005-12-27 International Business Machines Corporation Circuit for compensating charge leakage in a low pass filter capacitor of PLL systems
KR100538702B1 (ko) 2004-08-02 2005-12-23 삼성전자주식회사 업/다운 전류 불균형을 제거한 차지 펌핑 방법 및 이를수행하기 위한 차지 펌프
US7102400B1 (en) 2004-08-30 2006-09-05 Sitel Semiconductor B.V. Phase locked loop charge pump and method of operation
US7167037B2 (en) * 2005-06-07 2007-01-23 Northrop Grumman Corporation Charge pump bias network
DE102010013958A1 (de) * 2010-04-06 2011-10-06 Siemens Aktiengesellschaft Differenzverstärker mit einem Rail-to-Rail-Eingangsspannungsbereich

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101855831B (zh) * 2007-11-13 2013-03-20 高通股份有限公司 快速切换低噪声电荷泵
US8552774B2 (en) 2007-11-13 2013-10-08 Qualcomm Incorporated Fast-switching low-noise charge pump
CN101488710B (zh) * 2008-10-22 2012-06-13 成都国腾电子技术股份有限公司 一种电荷泵电路
CN101572481B (zh) * 2009-06-11 2014-03-26 四川和芯微电子股份有限公司 一种电荷泵电路

Also Published As

Publication number Publication date
EP3512102B1 (en) 2021-01-20
JP2011182467A (ja) 2011-09-15
US20120098581A1 (en) 2012-04-26
US20070080729A1 (en) 2007-04-12
US20110102034A1 (en) 2011-05-05
KR20090115894A (ko) 2009-11-09
US7176733B2 (en) 2007-02-13
US20080252342A1 (en) 2008-10-16
EP3512102A1 (en) 2019-07-17
USRE47715E1 (en) 2019-11-05
US8049541B2 (en) 2011-11-01
CN100593908C (zh) 2010-03-10
CN101677244B (zh) 2017-08-04
KR100968296B1 (ko) 2010-07-07
JP2007514348A (ja) 2007-05-31
EP1692767A4 (en) 2007-06-06
JP4914219B2 (ja) 2012-04-11
KR100900864B1 (ko) 2009-06-04
US8222937B2 (en) 2012-07-17
EP1692767A1 (en) 2006-08-23
JP5118760B2 (ja) 2013-01-16
US20100213994A1 (en) 2010-08-26
US7408391B2 (en) 2008-08-05
US20090201058A2 (en) 2009-08-13
US7692461B2 (en) 2010-04-06
USRE49018E1 (en) 2022-04-05
US7616035B2 (en) 2009-11-10
EP1692767B1 (en) 2019-02-27
KR20090028655A (ko) 2009-03-18
US20090121760A1 (en) 2009-05-14
KR101099947B1 (ko) 2011-12-28
US20050162200A1 (en) 2005-07-28
CN101677244A (zh) 2010-03-24
KR20060129251A (ko) 2006-12-15
US7893737B2 (en) 2011-02-22
WO2005057791A1 (en) 2005-06-23

Similar Documents

Publication Publication Date Title
CN100593908C (zh) 用于pll/dll的高输出阻抗电荷泵
US7319351B2 (en) Delay generator with symmetric signal paths
JP4794067B2 (ja) 内部クロック発生回路
US8947141B2 (en) Differential amplifiers, clock generator circuits, delay lines and methods
US7705640B2 (en) Common-mode feedback method using a current starved replica biasing
KR20080064600A (ko) 샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클보정 회로
US7750744B2 (en) Single-ended to differential translator to control current starved delay cell bias
US8035434B2 (en) Simplified bias circuitry for differential buffer stage with symmetric loads
US9621022B1 (en) Method and apparatus for generating complementary signals

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

Free format text: FORMER NAME: MOSAID TECH INC

CP03 Change of name, title or address

Address after: Ontario, Canada

Patentee after: Examine Vincent Zhi Cai management company

Address before: Ontario

Patentee before: Mosaid Tech Inc