CN1906696A - 用于存储器接口的内部电压基准 - Google Patents

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Abstract

本发明的实施方案包括接口到存储器的存储器控制器。在一个实施方案中，所述存储器控制器包括耦合到外部上拉电阻器的上拉校准端子，耦合到外部下拉电阻器的下拉校准端子，电压基准节点，耦合所述上拉校准端子和所述电压基准节点之间的第一开关，以及耦合在所述下拉校准端子和所述电压基准节点之间的第二开关。所述第一开关和所述第二开关可以被选择性地闭合，以在正常模式中在所述电压基准节点上产生内部电压基准，所述内部电压基准可被用于与输入信号进行比较以接收数据。

Description

用于存储器接口的内部电压基准
发明背景
1.技术领域
本发明的实施方案一般地涉及电压基准产生，并特别涉及用于DDR存储器接口的内部电压基准产生。
2.背景信息
封装成本是半导体器件成本的重要部分。通常，封装中引脚(pin)或者端子(terminal)的数量越多，则封装的成本越大。而且，封装的引脚或端子要求空间，以便连接到例如印刷电路板。如果在接口中可以消除对引脚或者端子的要求，则封装成本可以被降低，或者可以将未使用的引脚分配给不同的功能，例如电源或地的额外的引脚或端子。
具有已知电压电平的电压基准可被用于和输入信号的未知电平进行比较，以做出有关于所述未知电平的某种确定。可以用很多方式来产生用于这种比较的电压基准。电压基准可以在外部产生，并通过封装的专用电压基准引脚或端子耦合到集成电路(IC)中，供那里的电路使用。在这种情况中，IC的半导体管芯(die)具有专用的电压基准焊盘(pad)，用于耦合到封装的电压基准引脚或端子。
封装使用专用电压基准引脚或端子增加了封装成本。此外，使用专用的电压基准引脚或端子由于提供用于外部电压基准的专用焊盘，也增加了IC的半导体管芯的成本。
附图简要说明
图1示出了其中可以利用本发明的实施方案的典型的计算机系统的框图。
图2A示出了其中可以利用本发明的实施方案的中央处理单元的框图。
图2B示出了其中可以利用本发明的实施方案的另一个中央处理单元的框图。
图2C示出了存储器模块的框图，所述存储器模块包括具有可被存储器控制器校准的输出驱动器的存储器器件。
图3示出了存储器控制器中执行片外驱动器(off chip driver，OCD)上拉校准和片外驱动器(OCD)下拉校准的元件的框图。
图4示出了使用OCDH和OCDL校准端子/引脚的内部电压基准产生的概念的框图。
图5A示出了用于在OCD模式中产生OCD上拉校准电压的开关设置的框图。
图5B示出了用于在OCD模式中产生OCD下拉校准电压的开关设置的框图。
图5C示出了用于正常模式的内部电压基准产生的开关设置的框图。
图6示出了在OCD模式中提供OCD校准电压和在正常模式中产生内部电压基准的晶体管开关的示例性原理图。
图7示出了没有外部电压基准端子/引脚的已封装集成电路的框图。
详细描述
在本发明的实施方案的下列详细描述中，为了提供对本发明透彻的理解，给出了很多具体细节。但是，熟练技术人员将很清楚，无需这些细节也可以实践本发明的实施方案。在其他的实例中，没有详细地描述公知的方法、过程、组件和电路，以免不必要地模糊本发明的实施方案的方面。
本发明的实施方案通过从通常用来执行片外驱动器(OCD)校准的其他引脚/端子产生内部电压基准VREF，消除了外部电压基准(VREF)，从封装中消除了外部电压基准(VREF)引脚/端子，并消除了半导体管芯上的外部电压基准焊盘。使用一对校准引脚/端子(OCDH和OCDL)来提供电压或阻抗，以校准驱动存储器器件的输出驱动器，所述存储器器件支持由JEDEC固态技术协会在2003年9月在JEDEC标准JESD79-2“DDR2SDRAM SPECIFICATION(DDR2 SDRAM规范)”中描述的双数据率(DDR)II规范。在存储器控制器中，一个校准端子/引脚是OCD上拉(pull-up)校准的基准，而另一个端子/引脚则是OCD下拉(pull-down)校准的基准。当存储器不可用时，在初始化或周期性校准期间使用这些校准端子/引脚。在OCD校准期间，在内部产生的电压基准(VREF)不被存储器控制器的输入接收器用来接收数据。
当OCD校准完成时，可以产生内部电压基准VREF并在数字输入接收器处使用内部电压基准VREF来接收数据。在这种情况下，内部电压基准VREF被用于与进入的数字数据信号进行比较，以确定输入信号是逻辑电平0还是逻辑电平1。即，内部电压基准VREF的电压电平作为跳变点(trip point)或转换点。例如，具有跳变点以上的电压电平的输入信号是逻辑电平1，并且具有跳变点以下的电压电平的输入信号是逻辑电平0。
在本发明的一个实施方案中，公开了一种接口到存储器的集成电路。所述集成电路包括：耦合到外部上拉电阻器的第一片外驱动器校准端子；耦合到外部下拉电阻器的第二片外驱动器校准端子；耦合在所述第一片外驱动器校准端子和电压基准节点之间的第一开关；以及，耦合在所述第二片外驱动器校准端子和所述电压基准节点之间的第二开关。所述第一开关和所述第二开关被选择性地闭合，以在所述电压基准节点上产生内部电压基准，利用所述内部电压基准可以比较输入信号以便接收数据；所述第一开关被选择性地闭合并且所述第二开关被选择性地打开，以在所述电压基准节点上产生上拉校准电压来校准片外驱动器；并且，所述第一开关被选择地打开并且所述第二开关被选择性地闭合，以在所述电压基准节点上产生下拉校准电压来进一步校准所述片外驱动器。
在本发明的另一个实施方案中，公开了集成电路中一种用于接口到存储器的方法，包括：如果处于用于上拉的片外驱动器校准模式，则选择上拉校准端子耦合到电压基准节点，以在其上提供上拉校准电压，并校准片外驱动器的上拉；并且如果处于用于下拉的片外驱动器校准模式，则选择下拉校准端子耦合到所述电压基准节点，以在其上提供下拉校准电压，并校准片外驱动器的下拉；并且如果处于接收数据的正常模式，则选择所述上拉校准端子和所述下拉校准端子耦合到所述电压基准节点，以在其上提供基准电压，并从数据输入端子接收数据。
在本发明的另一个实施方案中，公开了一种系统，包括：用于执行指令并处理数据的处理器；双数据率存储器器件，用于储存来自所述处理器的数据并将数据读到所述处理器；具有耦合到第一电源端子的第一端的外部上拉电阻器；具有耦合到第二电源端子的第一端的外部下拉电阻器；以及，耦合在所述双数据率存储器器件和所述处理器之间的存储器控制器。所述存储器控制器包括：耦合到所述外部上拉电阻器的第二端的上拉校准端子、耦合到所述外部下拉电阻器的第二端的下拉校准端子、电压基准节点、具有耦合到所述上拉校准端子的第一开关连接和耦合到所述电压基准节点的第二开关连接的第一开关，以及，具有耦合到所述下拉校准端子的第一开关连接和耦合到所述电压基准节点的第二开关连接的第二开关。
在本发明的又一个实施方案中，公开了一种用于计算机系统的处理器，包括接口存储器的存储器控制器。所述存储器控制器具有耦合到外部上拉电阻器的上拉校准端子、耦合到外部下拉电阻器的下拉校准端子、电压基准节点、耦合在所述上拉校准端子和所述电压基准节点之间的第一开关，以及，耦合在所述下拉校准端子和所述电压基准节点之间的第二开关。
在本发明的又一个实施方案中，公开了一种接口存储器的已封装集成电路，具有：耦合到第一外部电阻器的第一片外驱动器校准端子；耦合到第二外部电阻器的第二片外驱动器校准端子；第一多个(a first plurality of)场效应晶体管，所述第一多个场效应晶体管具有并联在一起耦合到所述第一片外驱动器校准端子的源极和并联在一起耦合到电压基准节点的漏极；以及，第二多个(a second plurality of)场效应晶体管，所述第二多个场效应晶体管具有并联在一起耦合到所述第二片外驱动器校准端子的漏极和并联在一起耦合到所述电压基准节点的源极。
现在参照图1，示出了典型的计算机系统100的框图，在所述系统100中可以利用本发明的实施方案。计算机系统100包括中央处理单元(CPU)101；例如键盘、调制解调器、打印机、外部储存设备等等的输入/输出设备(I/O)102；以及例如CRT或图形显示器的监视设备(M)103。监视设备(M)103以人类可理解的格式，例如视觉或音频格式提供计算机信息。系统100可以是除计算机系统以外的很多种不同的电子系统。
现在参照图2A，示出了其中可以利用本发明的实施方案的中央处理单元101A的框图。中央处理单元101A包括处理器201、存储器控制器202、如所示和所说明那样耦合在一起的第一存储器通道的DDR存储器204A。中央处理单元101A还可以包括用于第二存储器通道的第二DDR存储器204B，以及盘储存设备206。
DDR存储器204A和204B中的每一个均可以是一个或更多个存储器模块(MM1-MMn)，例如双列直插存储器模块(DIMM)或单列直插存储器模块(SIMM)。如图2C中所示，诸如SIMM或DIMM的一个或更多个存储器模块250可以包括一个或更多个DDR存储器芯片252，DDR存储器芯片252耦合到具有边缘连接254的印刷电路板251。DDR存储器204A、204B的所述一个或更多个存储器模块250的所述一个或更多个DDR存储器芯片252一般是动态随机访问存储器(DRAM)，但是也可以是其他类型的具有类似的存储器接口类型的储存器。DDR存储器使用转换点或跳变点在高逻辑电平(即1逻辑电平)和低逻辑电平(即0逻辑电平)之间区分。与例如在标准TTL或CMOS逻辑中使用的用于在1和0之间区分的一对电压电平相比，所述转换点或跳变点是用于在1和0之间区分的单个电压电平。利用转换点或跳变点的单个电平，波形可以在较窄的电压范围内摆动，并且可以以较高的数据速率在设备之间传输数字数据(逻辑1和0)。
存储器控制器202是给DDR存储器204A和204B提供DDR存储器接口的DDR存储器控制器。
盘储存设备206可以是软盘、压缩盘(zip disk)、DVD盘、硬盘、可重写光盘、闪存存储器或其他的非易失性储存设备。
现在参照图2B，示出了其中可以利用本发明的实施方案的中央处理单元101B的框图。中央处理单元101B包括具有内部存储器控制器202’的处理器201’以及具有如所示和所说明那样耦合在一起的第一存储器通道的DDR存储器204A。中央处理单元101B还可以包括用于第二存储器通道的第二DDR存储器204B，以及磁盘储存设备206。和中央处理单元101A相比，处理器201’具有提供到DDR存储器204A和204B的DDR存储器接口的内部DDR存储器控制器202’。
处理器201、201’还可以包括一个或更多个执行单元以及一个或更多个层次的缓存(cache)存储器。其他层次的缓存存储器可以在所述处理器的外部，并接口到存储器控制器。所述处理器、一个或更多个执行单元或一个或更多个层次的缓存存储器可以通过存储器控制器，利用DDR存储器读或写数据(包括指令)。在接口到存储器控制器时，可能存在地址、数据、控制和时钟控制(clocking)信号，耦合到DDR存储器，作为DDR存储器接口的一部分。处理器201、201’和盘储存设备206都可以将信息读和写到DDR存储器204A、204B中。
为了提高数据在存储器控制器和存储器204A、204B之间流动的速度，存储器器件252中的输出驱动器在首次安装时可以被初次校准，并且此后被周期性地校准，例如在上电时。人们期望校准驱动器，以便补偿在存储器控制器和存储器器件之间看到的转换速率和阻抗，并补偿温度、工艺变化和随时间的磨损。否则，例如电压在器件之间的长线上可能下降，并且可能发生数据传输错误。
存储器控制器可以执行校准测量，并且发信号指示存储器器件252调整其输出驱动器的其上拉晶体管和下拉晶体管的强度。即，其阻抗或电阻水平可以被调整，以取得跳变点或转换点附近的期望电平。在这种情况下，存储器器件中的输出驱动器的校准被存储器控制器在片外执行，并被称为片外驱动器(OCD)校准。片外驱动器(OCD)校准包括存储器器件的输出驱动器中的上拉晶体管的OCD上拉校准，以及存储器器件的输出驱动器中的下拉晶体管的OCD下拉校准。
现在参照图3，示出了被存储器控制器202、202’用来执行OCD上拉校准和OCD下拉校准的元件(element)的框图。使用OCD校准来调整存储器器件中的输出驱动器的强度，所述输出驱动器例如存储器204A、204B中的存储器模块的存储器器件252中的输出驱动器。在校准期间，数据可以从存储器控制器传送到存储器器件，以从正常调整输出驱动器的驱动设置。
利用存储器控制器202、202’中用于OCD上拉校准的元件来校准存储器器件252的输出驱动器中的上拉晶体管的导通电阻，所述上拉晶体管的导通电阻在图3中被示为电阻器RONPU301。利用存储器控制器202、202’中用于OCD下拉校准的元件来校准存储器器件252的输出驱动器中的下拉晶体管的导通电阻，所述下拉晶体管的导通电阻在图3中被示为电阻器RONPD302。
存储器控制器202、202’用于OCD上拉校准的元件包括耦合到外部上拉电阻器REXTPU311的一端(end)、三态驱动器314的输出，以及比较器318的第一输入的OCD高校准引脚OCDH 310。外部上拉电阻器REXTPU311的相对端耦合到具有正电源电压或VDDQ的第一电源端子。用于OCD上拉校准的元件还包括输出耦合到数据输出端子/引脚DQ1 312和比较器318的第二输入的三态驱动器316。数据输出端子/引脚DQ1 312可以耦合到通过外部短线电阻器(stub resistor)RSTUB1 351被校准的存储器器件252的输出驱动器。在其他情况下，可以不使用外部短线电阻器RSTUB1 351。
在上拉校准期间，三态驱动器314和316被使能(enable)，并接收逻辑0电平输入，以导通下拉晶体管，给端子/引脚310和312加负载。随着存储器器件252的驱动器中的上拉晶体管被导通，使用比较器318来比较OCD高校准引脚OCDH 310和数据输出端子/引脚DQ1 312上的电压电平，以确定是否应该对存储器器件252中的上拉晶体管的驱动强度做出调整。如果期望调整，则数据可以从存储器控制器传送到存储器器件252，以从正常调整存储器器件252中的上拉晶体管的驱动强度，然后重新执行比较。所述数据可以指示用于输出驱动器的上拉的递增阻抗或电阻的一个或更多个水平的增加或降低。可以重复该循环，直到到达期望的设置为止。
存储器控制器202、202’用于OCD下拉校准的元件包括耦合到外部下拉电阻器REXTPD321的一端、三态驱动器324的输出，以及比较器328的第一输入的OCD低校准引脚OCDL 320。外部下拉电阻器REXTPD321的相对端耦合到具有负电源电压或地的第二电源端子。用于OCD下拉校准的元件还包括输出耦合到数据输出端子/引脚DQ2 322和比较器328的第二输入的三态驱动器326。数据输出端子/引脚DQ2 322可以耦合到通过外部短线电阻器RSTUB2 352被校准的存储器器件252的输出驱动器。在其他情况下，可以不使用外部短线电阻器RSTUB2 352。
在下拉校准期间，三态驱动器324和326被使能，并接收逻辑1电平输入，以导通上拉晶体管，给端子/引脚320和322加负载。随着存储器器件252的驱动器中的下拉晶体管被导通，使用比较器328来比较OCD低校准引脚OCDL 320和数据输出端子/引脚DQ2322上的电压电平，以确定是否应该对存储器器件252中的下拉晶体管的驱动强度做出调整。如果期望调整，则数据可以从存储器控制器传送到存储器器件252，以从正常调整存储器器件252中的下拉晶体管的驱动强度，然后重新执行比较。所述数据可以指示用于输出驱动器的下拉的递增阻抗或电阻的一个或更多个水平的增加或降低。可以重复该循环，直到到达期望的设置为止。
外部上拉电阻器REXTPU 311可以具有等于上拉目标电阻和外部短线电阻器RSTUB1的电阻之和的电阻值。外部下拉电阻器REXTPD 321可以具有等于下拉目标电阻和外部短线电阻器RSTUB2的电阻之和的电阻值。外部短线电阻器RSTUB1和外部短线电阻器RSTUB2是提供信号完整性的电阻器。在存储器和存储器控制器之间的数据路径(path)中，每一个数据位(data bit)DQi均具有外部短线电阻器，并且一般每一个均具有相等的电阻。上拉目标电阻和下拉目标电阻一般是相同的。上拉目标电阻和下拉目标电阻可以被选择为18欧姆(ohm)加或减3欧姆，在15到21欧姆电阻的范围内。
虽然OCD高校准引脚OCDH 310和OCD低校准引脚OCDL 320被用于OCD校准，但是它们也可以用来产生内部电压基准(VREF)，所述内部电压基准被输入接收器用来检测数字输入信号中的逻辑电平。即，通过被用于OCD校准和内部电压基准产生，OCDH端子/引脚310和OCDL端子/引脚320是多功能的。
现在参照图4，示出了使用校准端子/引脚对(OCDH 310和OCDL 320)产生内部电压基准(VREF)的概念。在这种情况下，由建立在VDDQ和VSS之间的分压器电阻器网络在内部产生内部电压基准(VREF)。分压器电阻器网络一般使用两个等值电阻将VDDQ和VSS之间的电压分为两部分。当在OCD校准模式中时，使用校准端子/引脚对(OCDH 310和OCDL 320)将其上产生的校准电压耦合到OCD上拉比较器318和OCD下拉比较器328的输入。当存储器控制器不在OCD校准模式中时，(即它在正常模式中)，则校准端子/引脚对(OCDH 310和OCDL 320)可被用于产生内部电压基准，以便从存储器中的存储器器件接收数据。
数字输入接收器400具有一个耦合到数据输入端子/引脚DQi 414的输入，以及耦合到内部电压基准(VREF)的另一个输入。响应于数据输入端子/引脚DQi 414上的电压电平在内部电压基准(VREF)之上或之下，数字输入接收器400在其输出DATA IN 416上产生数字逻辑电平。例如，如果数据输入端子/引脚DQi 414上的电压电平在内部电压基准(VREF)的电压电平之上，则数字输入接收器400可以在其输出DATA IN 416上产生高逻辑电平(即1)。如果数据输入端子/引脚DQi 414上的电压电平在内部电压基准(VREF)的电压电平之下，则数字输入接收器400可以在其输出DATA IN 416上产生低逻辑电平(即0)。
使用至少一对开关来使校准引脚的功能性在OCD校准模式和正常模式之间切换。当存储器控制器不在OCD校准模式中时，本发明的实施方案借由把OCD低和OCD高端子/引脚(这里也分别称为OCDL 320和OCDH 310)通过所述开关对耦合在一起，产生内部电压基准VREF。当所述开关对处于闭合状态时，它们可以具有某个与其相关联的电阻。
图5A到5C示出了存储器控制器202、202’中在OCD校准模式(即上拉和下拉校准)和要接收数据时的正常模式之间切换的开关对501、502。在存储器控制器中的这种开关结构中，同一节点(VREF 500)可以被用来分布上拉校准电压、下拉校准电压，以及用于数据接收的内部VREF。以这种方式，随着响应于模式在其上选择适当的电压，在半导体器件内分布的基准电压的数量可以被减少。此外，无需使用专用于执行校准的比较器318和328。除了在正常模式期间接收数据以外，在校准模式期间，每一个输入接收器400A-400n中的比较器可以用来执行校准。
每一个开关501、502均具有第一开关连接、第二开关连接以及控制连接。控制连接控制在第一开关连接和第二开关连接之间开关的打开和闭合。开关501耦合在上拉校准端子OCDH 310和电压基准节点500之间。开关501的第一开关连接耦合到上拉校准端子OCDH 310，并且开关501的第二开关连接耦合到电压基准节点500。开关501的控制连接耦合到开关控制器510。开关502耦合在下拉校准端子OCDL 320和电压基准节点500之间。开关502的第一开关连接耦合到下拉校准端子OCDL 320，并且开关502的第二开关连接耦合到电压基准节点500。开关502的控制连接耦合到开关控制器510。
在图5A中，开关被设置成提供OCD上拉校准。响应从开关控制器510接收到开关控制信号，开关501被闭合并且开关502被打开。开关控制器510对模式做出响应。在这种情况下，开关控制器510响应于处于OCD校准模式产生开关控制信号，以执行OCD上拉校准。注意，开关501可以代表多个并联的、至少一个被选择性地闭合的开关。在图5A中，开关502可以代表多个并联的、无一被闭合的开关。
在图5A中，用逻辑0输入使能三态驱动器314，以将下拉负载耦合到OCDH端子/引脚310上。外部电阻器REXTPU 311耦合在VDDQ和OCDH端子/引脚310之间，以在其上产生校准电压。OCDH端子/引脚310上的校准电压通过开关501基本上耦合到节点VREF 500上，因为几乎没有电流流过开关501。输入接收器400A-400n的比较器使用OCDH端子/引脚310和节点VREF 500上的校准电压与数据总线的相应数据端子/引脚DQi上的电压电平进行比较，如先前利用数据端子/引脚DQ1 312描述的那样。
数据端子/引脚DQi的数据总线可以是单向或双向数据总线。在单向数据总线的情况下，数据端子/引脚DQi是到存储器控制器的数据输入端子/引脚。在双向数据总线的情况下，数据端子/引脚DQi是存储器控制器的数据输入/输出端子/引脚，并使片上输入接收器和输出驱动器耦合到它。要被校准并要从其接收数据的片外输出驱动器使其输出耦合到相应的数据端子/引脚DQi。
在图5B中，开关被设置成提供OCD下拉校准。响应于从开关控制器510接收到开关控制信号，开关501打开并且开关502被闭合。开关控制器510响应于处于OCD校准模式产生开关控制信号，以执行OCD下拉校准。注意，开关501可以代表多个并联的、无一被闭合的开关。在图5B中，开关502可以代表多个并联的、至少一个被选择性地闭合的开关。
在图5B中，用逻辑1输入使能三态驱动器324，以将上拉负载耦合到OCDL端子/引脚320上。外部电阻器REXTPD 321耦合在地和OCDL端子/引脚320之间，以在其上产生校准电压。OCDL端子/引脚320上的校准电压通过开关502基本上耦合到节点VREF 500上，因为几乎没有电流流过开关502。输入接收器400A-400n的比较器使用OCDL端子/引脚320和节点VREF 500上的校准电压与数据端子/引脚DQi上的电压电平进行比较，如先前利用数据端子/引脚DQ2 322描述的那样。以这种方式，每一个数据端子/引脚DQi在被校准的存储器器件的每一个片外驱动器中均可以具有上拉和下拉。
在图5C中，开关被设置成提供用于数据接收的内部VREF。响应于从开关控制器510接收到开关控制信号，开关501被闭合并且开关502被闭合。开关控制器510响应于处于正常模式产生开关控制信号，以便当不在数据总线上将数据驱动出去时，从存储器将数据接收进来。注意，开关501可以代表多个并联的、至少一个被选择性地闭合的开关。开关502可以代表多个并联的、至少一个被选择性地闭合的开关。
在图5C中，三态驱动器314和324被禁用(disable)(即为高阻态)，所以两者都不把负载驱动到OCDH端子/引脚310或OCDL端子/引脚320上，因此它们未被示出。外部电阻器REXTPD 321仍耦合在地和OCDL端子/引脚320之间，并且外部电阻器REXTPU 311仍耦合在VDDQ和OCDH端子/引脚310之间。
外部电阻器REXTPU 311的电阻、开关501的开关电阻、开关502的开关电阻，以及外部电阻器REXTPD 321的电阻分割VDDQ和地之间的电压，并将其耦合到节点VREF 500。在一个实施方案中，输入接收器的转换点是VDDQ和地之间的中点。在这种情况下，人们期望将VDDQ和VREF 500之间的电阻设置为等于VREF 500和地之间的电阻，以在VREF 500上将VDDQ和地之间的电压分成两半。在外部电阻器REXTPU 311的电阻和外部电阻器REXTPD 321的电阻相等的情况下，将开关501和502的开关电阻调整成相等，以在VREF 500上将VDDQ和地之间的电压分成两半。在其他的实施方案中，通过将不同的开关电阻用于开关501和502，转换点可以偏离VDDQ和地之间的中点。
节点VREF 500上的内部电压基准耦合到数字输入接收器400的一个输入中。数字输入接收器400使用节点VREF 500上的内部电压基准来与例如DQi 414的数据端子/引脚上的电压电平进行比较，以如参照图4所描述和说明的那样在414中产生数据。
存在着多种实施本发明的方法，包括(但不限于)使用模拟开关、通过门(pass-gate)，或晶体管。在一个实施方案中，可以使用源极并联在一起并且漏极并联在一起的第一多个场效应晶体管(“FET”)和源极并联在一起并且漏极并联在一起的第二多个场效应晶体管(“FET”)来产生VREF的可选择电压电平，所述第一多个场效应晶体管在OCDH和VREF之间，所述第二多个场效应晶体管在VREF和OCDL之间。
一般对于数据接收，(即正常模式)，人们期望产生处于电源轨VDDQ和地之间的正常中点处的VREF。开启或关闭的晶体管的数量可以变化，以基本上达到中点电压电平。但是，在某些情况下，例如用于测试或实验，人们可能期望将VREF的电压电平设置得偏离中点值。在校准模式中(OCD上拉校准和OCD下拉校准)VREF的电压电平针对校准被分别设置。在校准期间，通过场效应晶体管(“FET”)开关的电流基本上接近零，所以横跨它们的电压降落可忽略。
现在参照图6，示出了本发明的实施方案的示例性原理图。在这个实施方案中，在OCDL端子/引脚320和VREF 500之间以及在OCDH端子/引脚310和VREF 500之间，使用p沟道场效应晶体管(“PFET”)。当OCDL和OCDH端子/引脚之间的至少两个PFET都被开启时，所述PFET可被用来产生内部电压基准VREF。在另一个实施方案中，n沟道场效应晶体管(“NFET”)可以代替一组PFET或将两组PFET都代替。在又一个实施方案中，PFET可以被源极和漏极与PFET的源极和漏极并联耦合并且栅极受到控制的NFET互补，以使它们一起被并联导通。在其他的实施方案中，不同种类的晶体管开关或不同类型的开关可以替代PFET。
在图6中，第一多个PFET 601A-601m使其源极并联在一起并且其漏极并联在一起，连在OCD高校准端子/引脚OCDH 310和VREF 500之间。第二多个PFET 602A-602m使其源极并联在一起并且其漏极并联在一起，连在VREF 500和OCD低校准端子/引脚OCDL 320之间。第一多个PFET 601A-601m的宽度和长度可以从一个变化到另一个，以在闭合时提供变化的开关电阻。第二多个PFET 602A-602m的宽度和长度也可以从一个变化到另一个，以在闭合时提供变化的开关电阻。
然后，通过选择性地控制并联导通的晶体管的数量，并通过控制驱动其栅极的控制信号610A-610m和611A-611m的电压电平，可以使用PFET 601A-601m和PFET 602A-602m来产生VREF的可选电压电平。以这种方式，OCD高校准端子/引脚OCDH 310和VREF 500之间的电阻可以被设置为等于VREF 500和OCD低校准端子/引脚OCDL 320之间的电阻，以提供二分之一的分压。
开关控制器510在产生开关控制信号PD0-PDm 610A-610m和开关控制信号PU0-PUm611A-611m时对模式输入650做出响应。如果模式输入650是正常，则通过至少一对开关在节点VREF 500上产生内部电压基准，PFET 601A-601m中的一个PFET导通，并且PFET 602A-602m中的一个PFET导通。如果模式输入650是OCD上拉校准，则上拉校准电压被耦合进节点VREF 500，并且PFET 601A-601m中的至少一个或更多个PFET导通，并且PFET 602A-602m中无一导通(即PFET 602A-602m全都关闭)。如果模式输入650是OCD下拉校准，则下拉校准电压被耦合进节点VREF 500，并且PFET 602A-602m中的至少一个或更多个PFET导通，并且PFET 601A-601m中无一导通(即PFET601A-601m全都关闭)。
VREF 500被扇出(fan out)并耦合进每一个数字输入接收器400A-400n的输入。数据端子/引脚DQ1-DQn 614A-614n分别被耦合进每一个数字输入接收器400A-400n的另一输入。当在校准模式中时，输入接收器400A-400n的比较器使用从OCDH端子/引脚310和OCDL端子/引脚320选择性地耦合到节点VREF 500上的校准电压与数据端子/引脚DQ1-DQn 614A-614n上的电压电平进行比较。
数据端子/引脚DQ1-DQn 614A-614n的数据总线可以是单向和双向数据总线。在单向数据总线的情况下，数据端子/引脚DQ1-DQn 614A-614n是输入端子/引脚。在双向数据总线的情况下，数据端子/引脚DQ1-DQn 614A-614n是存储器控制器的数据输入/输出端子/引脚，并使片上输入接收器和输出驱动器耦合到它。要被校准并要从其接收数据的片外输出驱动器使其输出耦合到相应的数据端子/引脚DQ1-DQn 614A-614n。
每一个数据端子/引脚DQ1-DQn 614A-614n在被校准的存储器器件的每一个片外驱动器中均可以具有上拉和下拉。当在正常模式中时，输入接收器400A-400n的比较器使用选择性地耦合到节点VREF 500上的基准电压与数据端子/引脚DQ1-DQn 614A-614n上的电压电平进行比较，以确定进入信号的逻辑状态。
一般对于数据接收，人们期望产生处于电源轨VDDQ和地之间的正常中点处的VREF。开关控制器510可以改变开启或关闭的晶体管的数量，以基本上达到中点电压电平。但是，在某些情况下，例如用于测试或实验，人们可能期望将VREF的电压电平设置得偏离中点值。
当在正常模式中工作时，相等强度的FET可以被连接到OCD低和OCD高引脚。即使FET的导通电阻可能随着工艺、电压和温度变化，但是有可能匹配FET以使从VREF 500到OCDH端子/引脚310的电阻等于从VREF 500到CDL端子/引脚320的电阻，以得到准确的中点VREF。开关控制器510也可以产生各种电压电平的开关控制信号PD0-PDm610A-610m和开关控制信号PU0-PUm 611A-611m，从而改变施加到PFET 601A-601m和PFET 602A-602m的栅极的栅极电压，以改变其电阻，以使其可以更多或更少地等效于所期望的。
在校准模式中(OCD上拉校准和OCD下拉校准)节点VREF 500上的电压电平如先前所讨论的那样针对校准被分别设置。在校准期间，通过场效应晶体管(“FET”)开关的电流基本上接近零，所以跨过它们的电压降落可忽略。
现在参照图7，示出了已封装集成电路700。已封装集成电路700可以是存储器控制器202、包括存储器控制器202’的处理器201’，或具有DDR存储器接口的另一器件。已封装集成电路700包括半导体管芯701和封装(package)702。封装702包括OCDH端子/引脚704和OCDL端子/引脚706，没有外部VREF端子/引脚。OCDH端子/引脚704和OCDL端子/引脚706可以是不同的半导体封装的引脚或其他类型的端子，例如焊料凸块(solder bump)、焊球或在半导体封装中使用的各种类型的有引线端子(leaded terminal)(例如直引线、弯脚引线、j形引线、鸥翅引线(gull-lead)和1形引线和无引线端子。OCDH端子/引脚704和OCDL端子/引脚706选择性地提供多个功能——OCD校准和内部VREF产生。半导体管芯701包括OCDH焊盘707和OCDL焊盘709，没有连接到外部VREF端子/引脚的额外的VREF焊盘。
本发明的实施方案可以减少印刷电路板组件的数量(例如，没有用于分压器的外部电阻器)和存储器控制器的外接引脚(pin-out)中的引脚(或球栅阵列封装的外接球(ball-out)中的球)的数量。本发明的实施方案可以在内部产生电压基准，消除了外部的VREF引脚/端子，而不损失准确性或使用复杂的模拟电路。
虽然已经描述了某些示例性实施方案并将其在附图中示出，但是要理解，这些实施方案仅仅是对宽泛发明的说明而非限制，并且本发明不限于所示出和描述的具体构造和排列，因为本领域普通技术人员能够想到各种其他的修改。例如，虽然已经详细地描述了DDR存储器控制器内的DDR存储器接口，但是有可能在具有类似类型接口的其他类型的芯片中实现本发明的实施方案。

Claims (33)

1.一种接口到存储器的集成电路，所述集成电路包括：
耦合到外部上拉电阻器的第一片外驱动器校准端子；
耦合到外部下拉电阻器的第二片外驱动器校准端子；
耦合在所述第一片外驱动器校准端子和电压基准节点之间的第一开关；以及
耦合在所述第二片外驱动器校准端子和所述电压基准节点之间的第二开关。
2.如权利要求1所述的集成电路，其中
所述第一开关和所述第二开关被选择性地闭合，以在所述电压基准节点上产生内部电压基准，输入信号可以与所述内部电压基准进行比较，以便接收数据。
3.如权利要求2所述的集成电路，其中
所述第一开关被选择性地闭合并且所述第二开关被选择性地打开，以在所述电压基准节点上产生上拉校准电压来校准片外驱动器。
4.如权利要求3所述的集成电路，其中
所述第一开关被选择地打开并且所述第二开关被选择性地闭合，以在所述电压基准节点上产生下拉校准电压来进一步校准所述片外驱动器。
5.如权利要求1所述的集成电路，还包括：
多个输入接收器，每一个具有耦合到所述电压基准节点的第一输入和耦合到多个数据端子的相应数据端子的第二输入。
6.如权利要求5所述的集成电路，其中
每一个输入接收器包括
具有耦合到所述电压基准节点的第一输入和耦合到所述相应数据端子的第二输入的比较器，所述数据端子耦合到片外输出驱动器以用于校准。
7.如权利要求1所述的集成电路，还包括：
开关控制器，所述开关控制器具有模式输入、耦合到所述第一开关的控制输入的第一控制输出，以及耦合到所述第二开关的控制输入的第二控制输出，响应于所述模式输入，所述开关控制器控制所述第一开关和所述第二开关的所述打开和闭合。
8.如权利要求7所述的集成电路，其中
所述第一开关和所述第二开关被选择性地闭合，以在所述电压基准节点上产生内部电压基准，输入信号可以与所述内部电压基准进行比较，以便接收数据；
所述第一开关被选择性地闭合并且所述第二开关被选择性地打开，以在所述电压基准节点上产生上拉校准电压来校准片外驱动器；并且
所述第一开关被选择性地打开并且所述第二开关被选择性地闭合，以在所述电压基准节点上产生下拉校准电压来进一步校准所述片外驱动器。
9.如权利要求1所述的集成电路，其中
所述集成电路是存储器控制器。
10.如权利要求1所述的集成电路，其中
所述集成电路是处理器。
11.集成电路中一种用于接口到存储器的方法，所述方法包括：
如果处于用于上拉的片外驱动器校准模式，则
选择上拉校准端子耦合到电压基准节点，以在其上提供上拉校准电压，并且
校准片外驱动器的上拉；
如果处于用于下拉的片外驱动器校准模式，则
选择下拉校准端子耦合到所述电压基准节点，以在其上提供下拉校准电压，并且
校准所述片外驱动器的下拉；
以及，
如果处于接收数据的正常模式，则
选择所述上拉校准端子和所述下拉校准端子耦合到所述电压基准节点，以在其上提供基准电压，并且
从数据端子接收数据。
12.如权利要求11所述的方法，还包括：
在选择、校准和接收操作之前，
将外部上拉电阻器耦合到所述上拉校准端子；和
将外部下拉电阻器耦合到所述下拉校准端子。
13.如权利要求11所述的方法，其中
所述从所述数据端子接收数据的操作包括
将所述电压基准节点上的所述基准电压与所述数据端子上的进入信号进行比较。
14.如权利要求13所述的方法，其中
所述片外驱动器的所述上拉的所述校准包括
将所述电压基准节点上的所述上拉校准电压与所述数据端子上的进入信号进行比较。
15.如权利要求14所述的方法，其中
所述片外驱动器的所述下拉的所述校准包括
将所述电压基准节点上的所述下拉校准电压与所述数据端子上的进入信号进行比较。
16.一种系统，包括：
处理器，所述处理器用于执行指令并处理数据；
双数据率存储器器件，所述双数据率存储器器件用于储存来自所述处理器的数据并将数据读到所述处理器；
具有耦合到第一电源端子的第一端的外部上拉电阻器；
具有耦合到第二电源端子的第一端的外部下拉电阻器；以及
耦合在所述双数据率存储器器件和所述处理器之间的存储器控制器，所述存储器控制器包括
耦合到所述外部上拉电阻器的第二端的上拉校准端子，
耦合到所述外部下拉电阻器的第二端的下拉校准端子，
电压基准节点，
第一开关，所述第一开关具有耦合到所述上拉校准端子的第一开关连接和耦合到所述电压基准节点的第二开关连接，以及
第二开关，所述第二开关具有耦合到所述下拉校准端子的第一开关连接和耦合到所述电压基准节点的第二开关连接。
17.如权利要求16所述的系统，其中
所述存储器控制器是与所述处理器分离的集成电路。
18.如权利要求16所述的系统，其中
所述处理器是集成电路，并且包括所述存储器控制器。
19.如权利要求16所述的系统，其中
所述存储器控制器还包括
开关控制器，所述开关控制器具有模式输入、耦合到所述第一开关的控制输入的第一控制输出，以及耦合到所述第二开关的控制输入的第二控制输出，响应于所述模式输入，所述开关控制器控制所述第一开关和所述第二开关的所述打开和闭合。
20.如权利要求19所述的系统，其中
所述第一开关和所述第二开关被选择性地闭合，以在所述电压基准节点上产生内部电压基准，输入信号可以与所述内部电压基准进行比较，以便接收数据；
所述第一开关被选择性地闭合并且所述第二开关被选择性地打开，以在所述电压基准节点上产生上拉校准电压来校准DDR存储器器件的驱动器；并且
所述第一开关被选择性地打开并且所述第二开关被选择性地闭合，以在所述电压基准节点上产生下拉校准电压来进一步校准所述DDR存储器器件的所述驱动器。
21.一种用于计算机系统的处理器，所述处理器包括：
接口到存储器的存储器控制器，所述存储器控制器包括
耦合到外部上拉电阻器的上拉校准端子，
耦合到外部下拉电阻器的下拉校准端子，
电压基准节点，
耦合在所述上拉校准端子和所述电压基准节点之间的第一开关，以及
耦合在所述下拉校准端子和所述电压基准节点之间的第二开关。
22.如权利要求21所述的处理器，其中
所述存储器控制器还包括
开关控制器，所述开关控制器具有模式输入、耦合到所述第一开关的控制输入的第一控制输出，以及耦合到所述第二开关的控制输入的第二控制输出，响应于所述模式输入，所述开关控制器控制所述第一开关和所述第二开关的所述打开和闭合。
23.如权利要求22所述的处理器，其中
所述第一开关和所述第二开关被选择性地闭合，以在所述电压基准节点上产生内部电压基准，输入信号可以与所述内部电压基准进行比较，以便从DDR存储器器件的驱动器接收数据；
所述第一开关被选择性地闭合并且所述第二开关被选择性地打开，以在所述电压基准节点上产生上拉校准电压来校准所述DDR存储器器件的所述驱动器；并且
所述第一开关被选择性地打开并且所述第二开关被选择性地闭合，以在所述电压基准节点上产生下拉校准电压来进一步校准所述DDR存储器器件的所述驱动器。
24.一种接口到存储器的已封装集成电路，所述已封装集成电路包括：
耦合到第一外部电阻器的第一片外驱动器校准端子；
耦合到第二外部电阻器的第二片外驱动器校准端子；
第一多个场效应晶体管，所述第一多个场效应晶体管具有并联在一起耦合到所述第一片外驱动器校准端子的源极和并联在一起耦合到电压基准节点的漏极；以及
第二多个场效应晶体管，所述第二多个场效应晶体管具有并联在一起耦合到所述第二片外驱动器校准端子的漏极和并联在一起耦合到所述电压基准节点的源极。
25.如权利要求24所述的已封装集成电路，其中
所述第一多个场效应晶体管和所述第二多个场效应晶体管是p沟道场效应晶体管。
26.如权利要求24所述的已封装集成电路，其中
所述第一多个场效应晶体管和所述第二多个场效应晶体管是n沟道场效应晶体管。
27.如权利要求24所述的已封装集成电路，其中
所述第一多个场效应晶体管是p沟道场效应晶体管，并且
所述第二多个场效应晶体管是n沟道场效应晶体管。
28.如权利要求24所述的已封装集成电路，其中
所述第一多个场效应晶体管是n沟道场效应晶体管，并且
所述第二多个场效应晶体管是p沟道场效应晶体管。
29.如权利要求24所述的已封装集成电路，其中
所述第一多个场效应晶体管是具有并联在一起的源极和并联在一起的漏极的p沟道场效应晶体管和n沟道场效应晶体管，并且
所述第二多个场效应晶体管是具有并联在一起的源极和并联在一起的漏极的p沟道场效应晶体管和n沟道场效应晶体管。
30.如权利要求24所述的已封装集成电路，还包括：
开关控制器，所述开关控制器具有模式输入、耦合到所述第一多个场效应晶体管的相应栅极的第一多个开关控制信号、耦合到所述第二多个场效应晶体管的相应栅极的第二多个开关控制信号，所述开关控制器控制所述第一和第二多个场效应晶体管的开关。
31.如权利要求24所述的已封装集成电路，还包括：
多个输入接收器，每一个具有耦合到所述电压基准节点的第一输入和耦合到相应数据端子的第二输入以接收数据。
32.如权利要求31所述的已封装集成电路，其中
每一个输入接收器包括
具有耦合到所述电压基准节点的第一输入和耦合到相应数据端子的第二输入的比较器，所述比较器用于校准片外输出驱动器的上拉和下拉。
33.如权利要求32所述的已封装集成电路，其中
每一个输入接收器的所述比较器还通过将所述基准节点上的基准电压与所述相应数据端子上的输入信号进行比较来接收数据。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101938273A (zh) * 2009-06-30 2011-01-05 英特尔公司 促成可配置输入/输出(i/o)端接电压基准的方法和系统
CN104076896A (zh) * 2014-06-24 2014-10-01 北京空间机电研究所 一种高等级ddr供电电路
CN104115229A (zh) * 2011-12-23 2014-10-22 英特尔公司 动态存储器性能调节
CN105304110A (zh) * 2015-11-26 2016-02-03 上海兆芯集成电路有限公司 数据接收芯片的控制方法
CN105321577A (zh) * 2015-11-26 2016-02-10 上海兆芯集成电路有限公司 数据接收芯片
CN105469817A (zh) * 2015-11-26 2016-04-06 上海兆芯集成电路有限公司 数据接收芯片
CN109923611A (zh) * 2016-11-10 2019-06-21 美光科技公司 用于功率高效驱动电路的设备及方法
CN110176263A (zh) * 2018-02-20 2019-08-27 三星电子株式会社 基于外部电压确定操作模式的存储器装置及其操作方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4944793B2 (ja) * 2005-12-15 2012-06-06 株式会社アドバンテスト 試験装置、及びピンエレクトロニクスカード
US7729168B2 (en) 2007-06-28 2010-06-01 Intel Corporation Reduced signal level support for memory devices
US20090009212A1 (en) * 2007-07-02 2009-01-08 Martin Brox Calibration system and method
US7936812B2 (en) * 2007-07-02 2011-05-03 Micron Technology, Inc. Fractional-rate decision feedback equalization useful in a data transmission system
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
US7830285B2 (en) * 2008-07-10 2010-11-09 Lantiq Deutschland Gmbh Circuit with calibration circuit portion
US8797084B2 (en) 2012-08-31 2014-08-05 International Business Machines Corporation Calibration schemes for charge-recycling stacked voltage domains
US9715467B2 (en) 2012-11-26 2017-07-25 Rambus Inc. Calibration protocol for command and address bus voltage reference in low-swing single-ended signaling
CN105489235B (zh) * 2015-11-26 2019-04-09 上海兆芯集成电路有限公司 数据接收芯片
CN107315442B (zh) * 2017-06-30 2019-04-30 上海兆芯集成电路有限公司 控制器与参考电压产生方法
CN110597529A (zh) * 2019-09-29 2019-12-20 上海菱沃铂智能技术有限公司 一种用于微控制器参数校准的烧录器及烧录方法
JP7369597B2 (ja) 2019-11-11 2023-10-26 ニデックインスツルメンツ株式会社 エンコーダ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206140A (en) * 1988-06-24 1993-04-27 Research Corporation Technologies, Inc. Assay for soluble crosslinked fibrin polymers
EP0586207B1 (en) * 1992-08-31 1997-03-26 STMicroelectronics, Inc. Integrated circuit output driver
US6137720A (en) * 1997-11-26 2000-10-24 Cypress Semiconductor Corporation Semiconductor reference voltage generator having a non-volatile memory structure
US6309888B1 (en) * 1998-09-04 2001-10-30 Leuven Research & Development Vzw Detection and determination of the stages of coronary artery disease
US6226205B1 (en) 1999-02-22 2001-05-01 Stmicroelectronics, Inc. Reference voltage generator for an integrated circuit such as a dynamic random access memory (DRAM)
US6246258B1 (en) * 1999-06-21 2001-06-12 Xilinx, Inc. Realizing analog-to-digital converter on a digital programmable integrated circuit
US6316980B1 (en) * 2000-06-30 2001-11-13 Intel Corporation Calibrating data strobe signal using adjustable delays with feedback
US6445245B1 (en) * 2000-10-06 2002-09-03 Xilinx, Inc. Digitally controlled impedance for I/O of an integrated circuit device
JP4128763B2 (ja) * 2000-10-30 2008-07-30 株式会社東芝 電圧切り替え回路
US6617895B2 (en) * 2001-03-30 2003-09-09 Intel Corporation Method and device for symmetrical slew rate calibration
US6456544B1 (en) * 2001-03-30 2002-09-24 Intel Corporation Selective forwarding of a strobe based on a predetermined delay following a memory read command
US6629225B2 (en) * 2001-05-31 2003-09-30 Intel Corporation Method and apparatus for control calibration of multiple memory modules within a memory channel
US6918048B2 (en) * 2001-06-28 2005-07-12 Intel Corporation System and method for delaying a strobe signal based on a slave delay base and a master delay adjustment
US6581017B2 (en) * 2001-06-28 2003-06-17 Intel Corporation System and method for minimizing delay variation in double data rate strobes
US6636821B2 (en) * 2001-07-03 2003-10-21 International Business Machines Corporation Output driver impedance calibration circuit
US6461828B1 (en) * 2001-09-04 2002-10-08 Syn X Pharma Conjunctive analysis of biological marker expression for diagnosing organ failure
US6965529B2 (en) * 2002-06-21 2005-11-15 Intel Coproration Memory bus termination
US7036053B2 (en) * 2002-12-19 2006-04-25 Intel Corporation Two dimensional data eye centering for source synchronous data transfers
US6922077B2 (en) * 2003-06-27 2005-07-26 Intel Corporation Hybrid compensated buffer design

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101938273A (zh) * 2009-06-30 2011-01-05 英特尔公司 促成可配置输入/输出(i/o)端接电压基准的方法和系统
CN104115229A (zh) * 2011-12-23 2014-10-22 英特尔公司 动态存储器性能调节
CN104115229B (zh) * 2011-12-23 2017-03-08 英特尔公司 动态存储器性能调节
CN104076896B (zh) * 2014-06-24 2016-09-21 北京空间机电研究所 一种高等级ddr供电电路
CN104076896A (zh) * 2014-06-24 2014-10-01 北京空间机电研究所 一种高等级ddr供电电路
CN105304110A (zh) * 2015-11-26 2016-02-03 上海兆芯集成电路有限公司 数据接收芯片的控制方法
CN105469817A (zh) * 2015-11-26 2016-04-06 上海兆芯集成电路有限公司 数据接收芯片
CN105321577A (zh) * 2015-11-26 2016-02-10 上海兆芯集成电路有限公司 数据接收芯片
CN105469817B (zh) * 2015-11-26 2018-06-12 上海兆芯集成电路有限公司 数据接收芯片
CN105321577B (zh) * 2015-11-26 2018-09-14 上海兆芯集成电路有限公司 数据接收芯片
CN109923611A (zh) * 2016-11-10 2019-06-21 美光科技公司 用于功率高效驱动电路的设备及方法
CN109923611B (zh) * 2016-11-10 2023-08-08 美光科技公司 用于功率高效驱动电路的设备及方法
CN110176263A (zh) * 2018-02-20 2019-08-27 三星电子株式会社 基于外部电压确定操作模式的存储器装置及其操作方法

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