CN1906756A - 柱状单元快闪存储器技术 - Google Patents

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Abstract

本发明揭示一种柱状类型非易失性存储器单元(803)的阵列，一沟槽(810)将每一存储器单元与邻近的存储器单元隔离。通过堆叠处理一衬底上的层：隧道氧化物层(815)、多晶硅浮动栅极层(819)、ONO或氧化物层(822)、多晶硅控制栅极层(825)来形成每一存储器单元。所述处理的许多方面是自对准的。这些存储器单元的一阵列将需要较少分割。此外，因为以直角或接近直角(843)将电子引导至所述浮动栅极(819)，所以所述存储器单元具有增强的编程特征。

Description

柱状单元快闪存储器技术
技术领域
本发明涉及一种非易失性可擦除可编程存储器，且更明确地说涉及用于一柱状结构存储器单元存储元件的结构和制造技术。
背景技术
存储器和存储是使信息时代能够发展的关键技术领域之一。随着因特网、万维网(WWW)、无线电话、个人数字助理(PDA)、数码相机、数码摄像机、数字音乐播放器、计算机、网络和更多方面的快速发展，存在对更好的存储器和存储技术的持续需求。
一种特定类型的存储器为非易失性存储器。即使当去除电源时，非易失性存储器仍保持其存储器或存储状态。一些类型的非易失性可擦除可编程存储器包括Flash(快闪)、EEPROM(电子可擦除可编程只读存储器)、EPROM(可擦除可编程只读存储器)、MRAM(磁阻随机存取存储器)、FRAM(铁电随机存取存储器)、铁电体和磁性存储器。一些非易失性存储产品包括CompactFlash(紧密快闪)(CF)卡、MultiMedia(多媒体)卡(MMC)、安全数字(SD)卡、Flash PC(快闪个人计算机)卡(例如，ATA Flash(高技术附着装置快闪)卡)、SmartMedia(智能媒体)卡和存储棒。
一种广泛使用的半导体存储器存储元件类型是Flash存储器单元。一些类型的浮动栅极存储器单元包括Flash、EEPROM和EPROM。存在其它类型的存储器单元技术，例如上述技术。浮动栅极存储器单元(例如Flash)仅作为实例讨论。本申请案中的讨论也可用于除浮动栅极技术以外的具有适当修改的其它存储器技术。
存储器单元经配置或编程为所要的配置状态。明确地说，在存储元件(例如Flash存储器单元)的浮动栅极上放置或去除电荷以使单元处于两个或两个以上存储状态。一个状态为编程状态而另一状态为擦除状态。存储元件可用于代表至少两个二进制状态：0或1。存储元件也可存储两个以上二进制状态，例如00、01、10或11。此存储元件可存储多个状态且可称为多状态、多层次或多位存储器单元或存储元件。因为每一存储器单元可代表不止单个位，所以此允许较高密度存储器的制造而不会增加存储器单元的数目。单元可具有一个以上编程状态。例如，对于能够代表两个位的存储器单元来说，将存在三个编程状态和一个擦除状态，共四个不同状态。对于能够代表三个位的存储器单元来说，将存在七个编程状态和一个擦除状态，共八个不同状态。
尽管非易失性存储器具有成功之处，但是也持续地需要改进所述技术。希望改进这些存储器的密度、性能、速度、耐久性和可靠性。也希望减少功率消耗并减少每存储位的成本。如果存储器存储元件较小(即，占用集成电路上的较小面积)，那么此将允许在单个集成电路上制造更多数目的存储元件。此将减少每兆字节或千兆字节的成本。使用较低成本的存储装置，这些装置将意味着在全球拥有更多的消费者，且消费者将能够购买更多数目的存储装置以存储他们的数据，包括音频、图片和视频。
应了解，需要通过减小非易失性存储元件的尺寸并且改进其性能来改进非易失性存储元件。
发明内容
本发明提供用于制造一柱状类型非易失性存储器单元的结构和技术，其中一沟槽将阵列中每一存储器单元与邻近的存储器单元隔离。通过堆叠处理一衬底上的层：隧道氧化物层、多晶硅浮动栅极层、ONO或氧化物层、多晶硅控制栅极层、多晶硅控制线层、另一氧化物层和一多晶硅选择栅极层来形成每一存储器单元。所述处理的许多步骤自我调整对准。因为沟槽隔离沿着位线与字线方向，所以减少在一个存储器单元上执行一个操作并使所述操作干扰邻近的存储器单元的干扰效应。与现有实施例相比，这些存储器单元的阵列将需要较少分割，从而在晶粒尺寸上节约了多达百分之十五。此外，因为电子以几乎直角而引导至浮动栅极，所以存储器单元增强了编程特征。
实际上消除了最接近的相邻电容干扰。隧道氧化物厚度均一性增强了循环耐久性。编程与擦除电压的交点传递(Cross point delivery)减少关联的干扰机制。单个单元擦除操作是可能的。单行擦除操作也可能减少擦除区块尺寸。较高操作字线电压将减少虚拟接地阵列电流潜通路(current sneak path)。浮动栅极通道为垂直的，且因此当技术按比例降低时不会减小通道长度。
应注意，在一特定实施例中，ONO层不接近通道。此可有助于减少电荷捕集(在氧化物-氮化物界面处且在氮化物层内)可对存储器晶体管通道特征造成的影响。毯覆式处理可自始至终用于poly(多晶硅)-2沉积。控制栅极和控制线在两个不同层中。选择栅极通道可能非常长而不占用面积。因为高电压对单元成直角，所以减少干扰。因此一些负荷由字线承载而一些由控制线承载，且因此两者都不必达到引起干扰的此种极端电压。给定目标单元的情况下，相同字线上的单元与相同控制线或位线上的单元截然不同。因此减少干扰。高注入效率意味着在较短持续时间和较小电压/电流的情况下编程是可能的，且因此再次减小干扰。高选择栅极VT(电压)转变为较小干扰。较小干扰和较高编程效率意味着需要较少的位线和控制线分割。金属字线(具有较低的RC时间常数)和选择栅极至浮动栅极的高耦合意味着可通过在读取期间向字线施加AC信号来抑制噪音。由于正被读取的单元在相同字线上，所以单个AC驱动字线将抑制扇区中所有单元的噪音。
在双浮动栅极源极侧注入(DFGSSI)单元中，AC驱动选择栅极将不总是减少噪音，且有效方法为AC驱动控制线，其中仅为了读取一个扇区而需要来回驱动数千个控制线。关联的(1/2)CV2*f功率消耗将被禁止。
一方面，本发明提供一种具有沟槽选择栅极和直角(弹道注入)源极侧注入编程的柱状单元Flash存储器技术单元。
本发明是一种用于集成电路的存储元件，其包括第一和第二非易失性存储器单元。第一非易失性存储器单元包括第一p型材料层、第二氧化物层、用于第一单元浮动栅极的第三多晶硅层、第四氧化物-氮化物-氧化物(ONO)层、用于第一单元控制栅极的第五多晶硅层和第六多晶硅或金属导体层。第六多晶硅或金属导体层电连接至第一单元控制栅极。
第二非易失性存储器单元包括第一p型材料层、第二氧化物层、用于第二单元浮动栅极的第三多晶硅层、第四氧化物-氮化物-氧化物(ONO)层、用于第二单元控制栅极的第五多晶硅层和第六多晶硅或金属导体层。第六多晶硅或金属导体层电连接至第二单元控制栅极。此外，第一浮动栅极和第二浮动栅极可为相同字线上的两个浮动栅极，且其形成一对浮动栅极，两者均位于两个邻近的位线之间。
本发明是一种用于集成电路的存储元件，其包括第一和第二非易失性存储器单元。第一非易失性存储器单元包括第一p型材料层、第二氧化物层、用于第一单元浮动栅极的第三多晶硅层、第四氧化物-氮化物-氧化物层、用于第一单元控制栅极的第五多晶硅层、形成局部位线的第六可选局部互连多晶硅层、用于两个相邻字线上两个相邻浮动栅极之间的沟槽的第七隔离氧化物层、第八多晶硅层或金属局部控制线层、将控制线与字线隔离的第九氧化物层、第十多晶硅或金属选择栅极(或局部字线或全局字线)层、第十一绝缘材料层、用于全局位线的第十二金属导体层、第十三金属间绝缘层、用于全局控制线的第十四金属层、可选的第十五金属间电介质层和用于全局字线的可选的第十五金属层。第八多晶硅或金属导体层连接(实体耦合)至第一单元控制栅极。第十二、第十四和第十六层的角色可以多种排列相互交换：例如第十二层可用于全局控制线。控制栅极可称为操纵栅极，且控制线可称为操纵线。
第二非易失性存储器单元包括与第一非易失性存储器基本上相同的层。形成柱状物的两次蚀刻可以相反次序进行。相同字线上的一对单元，其中一个单元可为左单元，而另一单元可为右单元，且位于两个邻近的位线之间。每一单元可具有其自身唯一的控制线。基本上一个单元为另一单元的镜像。本发明的四个可能的实施例为：(1)具有局部互连(LI)poly且在位线/选择栅极蚀刻之前执行隔离蚀刻的阵列，(2)具有LI poly且在位线/选择栅极蚀刻之后执行隔离蚀刻的阵列，(3)不具有LI poly且在位线/选择栅极蚀刻之前执行隔离蚀刻的阵列，和(4)不具有LI poly且在位线/选择栅极蚀刻之后执行隔离蚀刻的阵列。基于本发明的处理流程，存在与其它可选处理步骤有关的许多其它可能的实施例。因此让我们假定在整个处理中存在10个此种可选步骤，每一步骤均有两种选择(实例1：执行某步骤或不执行)(实例2：步骤x在步骤y之前或步骤y在步骤x之前)。在具有10个此二进制选择的情况下，将存在1024个实施例，应理解任一晶片将属于这1024个不同实施例中的一者。一般不存在一些单元或区域使用一个实施例处理且其它单元或区域使用另一实施例处理的晶片或芯片。然而，在适当情形下一些特定实施例可与其它实施例组合。
在第一与第二非易失性存储器单元的层之间存在第一沟槽。第一侧壁绝缘体与第一非易失性存储器柱状物邻近，且第二侧壁绝缘体与第二非易失性存储器柱状物邻近。通常存储器单元由此阵列部分组成，其如果平铺或如果镜射并平铺，那么将形成完整阵列。根据此理解，每一存储器单元自身内包括多个侧壁。第七绝缘体层覆盖第一和第二非易失性存储器单元并沿着第一和第二侧壁延伸。第一和第二非易失性存储器单元的层水平地形成，且第一侧壁和第二侧壁为垂直的。在第一与第二非易失性存储器单元之间且在第一沟槽底部处形成选择栅极。
在特定实施例中，第一和第二非易失性存储器单元为多状态存储器单元，每一存储器单元能够存储两个位或两个以上位的数据。第八多晶硅层覆盖第一和第二非易失性存储器单元并且还填充沟槽。
本发明的另一方面，可能存在邻近的存储元件的第三非易失性存储器单元，其包括第一p型材料层、第二氧化物层、用于第三单元浮动栅极的第三多晶硅层、第四氧化物-氮化物-氧化物层、用于第三单元控制栅极的第五多晶硅层和电连接至第三单元控制栅极的第六多晶硅或金属导体层。第二沟槽位于第一与第三非易失性存储器单元的层之间，其中第三侧壁与第一非易失性存储器单元邻近且第四侧壁与第三非易失性存储器单元邻近。
一n+扩散区域在第二沟槽底部形成，并沿着第三侧壁延伸至第一非易失性存储器单元的第一氧化物层，并且沿着第四侧壁延伸至第三非易失性存储器单元的第一氧化物层。在第二沟槽底部可能存在一局部互连多晶硅层，其电连接至n+扩散区域。当编程第一非易失性存储器单元时，通过利用源极侧注入现象，电子以几乎垂直于Si/SiO2界面的入射角而引导至第一单元浮动栅极中。存储单元可在三重阱中形成。
根据另一方面，本发明提供制造非易失性存储器单元阵列的方法。在一衬底材料上形成第一氧化物层。在第一氧化物层上形成第一多晶硅层。在第一多晶硅层上形成氧化物-氮化物-氧化物层。在氧化物-氮化物-氧化物层上形成第二多晶硅层。且，在阵列的字线方向上形成沟槽带。由第一和第二多晶硅层形成晶体管，且第二多晶硅层自对准第一多晶硅层。
第一氧化物层可为约7纳米至约11纳米厚。第一多晶硅层可植入有n型掺杂剂。对于氧化物-氮化物层，下部氧化物层可为约5纳米至约6纳米，氮化物层为约5纳米至约10纳米，而上部氧化物层为约5纳米至约7纳米。
另一方面，本发明是一种非易失性存储器单元，其包括第一衬底材料层、堆叠在衬底材料上的第二隧道氧化物层，和堆叠在隧道氧化物上的用于存储器单元的浮动栅极的第三多晶硅层。此外，第四氧化物-氮化物-氧化物层堆叠在第三多晶硅层上，且用于存储器单元的控制栅极的第五多晶硅层堆叠在第四氧化物-氮化物-氧化物层上，其中在第一、第二、第三、第四和第五层的至少两侧形成沟槽。所述沟槽可深入衬底中约400纳米至约800纳米。
另一方面，本发明是一种非易失性存储器系统，其包括一控制器和一连接至所述控制器的存储器。所述存储器包括存储器单元阵列，填充有多晶硅的沟槽将每一存储器单元与邻近的存储器单元隔离。每一存储器单元包括第一衬底材料层；堆叠在衬底材料上的第二隧道氧化物层；堆叠在隧道氧化物上的用于存储器单元的浮动栅极的第三多晶硅层；堆叠在第三多晶硅层上的第四氧化物-氮化物-氧化物层；和堆叠在第四氧化物-氮化物-氧化物层上的用于存储器单元的控制栅极的第五多晶硅层。
在本发明的实施例中，可用n型衬底代替p型衬底，且可用p型源极/漏极扩散代替n型源极/漏极扩散，在此情况下，将得到与NMOS Flash存储器相对的PMOS Flash存储器。载体和所注入的电荷将为与电子相对的空穴。
参看以下具体实施方式和附图将明了本发明的其它目的、特征和优点，在所有附图中相似参考标识代表相似特征。
附图说明
图1大体上展示一电子系统，其中可能并入有本发明的各个方面。
图2展示一NOR(或非)Flash单元的图。
图3展示NAND(与非)Flash单元的图。
图4展示NAND存储器单元的阵列。
图5展示一浮动栅极存储器单元。
图6展示双浮动栅极源极侧注入(DFGSSI)Flash存储器单元的阵列或双浮动栅极源极侧注入(DFGSSI)Flash存储器单元。
图7展示本发明的存储元件的布局。
图8展示柱状结构单元的一实施例的越过一位线的横截面，其中沿着一字线并越过单元阵列的两个位线进行切割。
图9展示三重阱结构。
图10展示沿着柱状结构单元的一字线并越过两个位线的另一横截面，其中对于两个相邻单元来说，与位于相同选择栅极两侧的每对控制栅极线相比，位于相同位线两侧的每对控制栅极线更靠近在一起。
图11展示沿着柱状结构单元的一字线并越过两个位线的另一横截面，其中控制栅极线的宽度小于控制栅极的宽度，从而允许未对准边界等于控制栅极宽度的一半减去控制线宽度。
图12展示沿着柱状结构单元的一字线并越过两个位线的另一横截面，其与图11类似，但无局部互连多晶硅。
图13展示柱状结构单元的一实施例的沿着控制线并越过若干字线的横截面。
图14展示另一实施例的沿着柱状结构单元的一字线并越过两个位线的横截面，其中选择栅极不加宽两个相邻poly 2控制栅极之间的间隔。
图15展示柱状结构单元的另一实施例的沿着一字线并越过一位线的横截面，其中柱状物的侧壁为垂直的且不存在局部互连多晶硅。
图16展示柱状结构单元的另一实施例的沿着一字线并越过一位线的横截面，其与图15相似，其中选择晶体管的栅极由一个poly层组成，且这些隔离的选择栅极柱状物稍后使用金属层而沿着字线方向互相连接以形成字线。
图17展示柱状结构单元的另一实施例的沿着一控制线并越过三个字线的横截面。
图18展示具有穿隧接面(thru tunnel junction)的单元的垂直沟槽或柱状壁实施例，所述穿隧接面将下部poly选择栅极与上部poly选择栅极分离。
图19展示与图18中实施例类似的实施例，但上部poly字线形成一可使用另一硅化金属层加固的连续字线。
具体实施方式
图1大体上展示一其中可并入有本发明的各种方面的电子系统，例如计算机系统。电子系统的一些实例包括计算机、膝上型(laptop)计算机、手持型(handheld)计算机、掌上型(palmtop)计算机、个人数字助理(PDA)、MP3和其它音频播放器、数码相机、视频相机、电子游戏机、无线和有线电话装置、电话应答机、录音机和网络路由器。
此电子系统结构包括一处理器或微处理器21，其连同随机存取、主系统存储器25和至少一个或一个以上输入输出装置27(例如键盘、监视器、调制解调器和类似物)而连接至系统总线23。连接至典型计算机系统总线23的另一主计算机系统组件为一长期非易失性存储器29。与例如DRAM(动态RAM)或SRAM(静态RAM)的易失性存储器相反，即使在去除装置中的电源之后非易失性存储器仍保持其存储状态。通常，此存储器为具有兆字节、千兆字节或兆兆字节数据存储能力的使用磁或光技术的磁盘驱动器。将此数据检索至系统易失性存储器25中以便在当前处理中使用，且可容易地对所述数据进行补充、变化或更改。
本发明的一方面为磁盘驱动器的一特定类型的半导体存储器系统的替代而不必牺牲非易失性、将数据擦除和重写至存储器中的容易度、访问速度、低成本和可靠性。此可通过使用一个或一个以上电子可擦除可编程只读存储器(例如，Flash或EEPROM)集成电路来实现。集成电路有时称为芯片。此类型的存储器具有需要较小功率进行操作，且在重量上比硬碟驱动器磁性媒体存储器轻的额外优点，因此尤其适宜于电池操作的便携式计算机。此种非易失性半导体存储器包括Flash磁盘驱动器、CompactFlash(TM)卡、SmartMedia(TM)卡、个人标记(P-标记)、多媒体卡、安全数字(SD)卡和存储棒(R)。
大容量存储存储器29由一连接至计算机系统总线23的存储器控制器31和Flash或EEPROM集成电路芯片的一阵列33构成。数据和指令主要通过数据线35而自控制器31传输至Flash或EEPROM阵列33。类似地，数据和状态信号通过数据线37而自Flash或EEPROM 33传输至控制器31。视实施例而定，数据线35和37可串联或并联。图1中未展示控制器31与EEPROM阵列33之间的其它控制和状态电路。
非易失性存储器集成电路也可与其它集成电路或组件(例如控制器、微处理器、随机存取存储器(RAM)或I/O装置)组合，以形成非易失性存储器系统。控制器和存储器可处于单独的集成电路上，或存储器集成电路可并入有控制器。存储器可位于多个单独的集成电路上。例如，可组合多个存储器集成电路以获得较大的存储器尺寸。
一特定类型的非易失性存储器存储装置为CompactFlash卡。
CompactFlash技术已促成新型的高级、小型、轻重量、低功率移动产品的引入，其显着提高生产力并改善数百万人的生活方式。
作为全球最小的抽取式大容量存储装置之一，CompactFlash所隐含的概念是获取、保持并传送数据、视频、音频和图像。CompactFlash提供在多种数字系统之间容易地转移所有类型的数字信息和软件的能力，所述数字系统包括便携式和桌上型计算机、手持型PC(HPC)、个人通信器、掌上型PC、车用PC、数码相机、数字录音机、相片打印机和机顶盒。
CompactFlash为小型、抽取式、高容量、大容量存储系统的标准形状因素。由于其与工业标准功能和由PCMCIA(个人计算机存储卡国际协会)制定的电连接性规格的兼容性，其已得到普遍接受。通过标准的PCMCIA II型适配器卡将CompactFlash存储器卡上的数据、音频和图像传送至PCMCIA-ATA(AT总线附着装置)类别的产品。约为纸板火柴的尺寸的50针脚CompactFlash卡容易地滑动至适配器卡中。适配器卡具有标准的68针脚PCMCIA接口且可插入于任何II型或III型PC卡ATA插槽中。
对于在PCMCIA连接性的情况下需要高容量、抽取式大容量存储但太小而不能接受全尺寸的PC卡的小形状因素系统来说，CompactFlash是一种存储解决方案。部分地因为不存在具有足够容量的小型抽取式存储装置，所以迄今产品设计者仍不能开发出许多此种计算和通信系统。CompactFlash小于标准的PCMCIA II型PC卡的尺寸(体积上)的四分之一。其约半盎司重，且36毫米(1.4英寸)长，43毫米(1.7英寸)宽且3.3毫米(0.13英寸)厚。CompactFlash的可用的容量范围为8至1024兆字节(MB)。将来随着技术改进，更大的容量将变得可用。
CompactFlash是基于非易失性技术。数据、音频、视频和图像存储在Flash存储器芯片上而不是在大多数计算机中存在的常规的机械旋转式磁盘驱动器上。Flash是非易失性存储器，意味着一旦数据保存于卡上，即使切断系统的电源其仍将被保存。Flash也为固态的且无移动零件。磁盘驱动器具有许多移动零件且易受制于机械问题。Flash更加坚固可靠且为用户提供相当更多的数据保护。在便携式计算机中存在的机械磁盘驱动器通常具有100至200G的操作震动额定值，其相当于小于一英尺的降落。CompactFlash通常具有2000G的操作震动额定值，相当于至地面10英尺的降落。
CompactFlash卡包括一处理所有技术依赖Flash存储器控制算法的控制器。存储所有IDE(智能驱动电子)和ATA命令的集成控制器使得CompactFlash与所有计算机操作系统、公用程序(utility)和支持工业标准IDE磁盘驱动器的应用程序完全兼容。支持CompactFlash的所有BIOS和驱动器已内置于众多平台和操作系统中，因为其当前支持同样的PCMCIA-ATA标准。CompactFlash不需要特殊的Flash文件系统或驱动器。所有文件管理、误差校正码、电源管理和PCMCIA控制器I/O功能简化至单个芯片上。CompactFlash通常以3.3或5伏的单个供应电压运作。
美国专利第5,602,987号、美国专利号第5,095,344号、美国专利第5,270,979号、美国专利第5,380,672号、美国专利第5,712,180号、美国专利第5,991,517号、美国专利第6,222,762号和美国专利第6,230,233号中对Flash EEPROM系统和非易失性单元与存储器进行了进一步讨论，所述专利连同本申请案中引用的所有其它参考一起以引用的方式并入本申请案中。
非易失性存储器系统的存储器集成电路将包括许多存储器单元，每一存储器单元保存至少一位的数据。也可使用多状态存储器单元，其允许在每一单元中存储多位的数据。例如，每一存储器单元可存储每单元二、三、四、五、六、七、八或更多位的数据。能够存储多位数据的存储器单元也可称为多层次单元。
非易失性存储元件或存储器单元的一些类型为Flash、EEPROM和EPROM，其全部为浮动栅极类型的存储器单元。本发明的一些方面也可应用于MNOS、SONOS、NROM、FeRAM和一些其它类型的存储器或存储器技术。
存储器单元通常排列成以行和列的形式的阵列。每一集成电路可存在多个阵列。个别单元是以行和列的形式被访问。存储器单元的两个不同机构为NOR和NAND配置。本发明可适用于这些配置以及存储器单元的其它配置。
图2展示用于一NOR配置的非易失性存储器单元。存在NOR单元的许多实施例，且此特定实施例仅作为实例而展示。在一些NOR配置中，存在一与漏极线(DL)与源极线(SL)之间的一存储器晶体管215串联连接的选择或读取晶体管211。漏极线有时也称为单元的位线(BL)。在虚拟接地阵列(例如，DFGSSI结构)中，一个单元的源极线可为另一单元的漏极线，或一个单元在读取期间的源极线可为同一单元在编程期间的漏极线。读取晶体管具有连接至行线(RL)或字线(WL)的栅极，且存储器晶体管具有连接至控制栅极(CG)线、控制线或操纵线的控制栅极。
视特定实施例或操作而定，漏极线与源极线可互换或交换。明确地说，图中展示漏极线连接至读取晶体管且源极线连接至存储器单元晶体管。然而，在另一实施例或操作中，源极线可连接至读取晶体管且漏极线可连接至存储器单元晶体管。例如，如果为电位比漏极低的电极预定字源极，那么在读取操作期间连接至选择晶体管的漏极的线为漏极线，且连接至存储器单元晶体管的源极的线为源极线。所述情形对于编程来说则相反，在编程中向存储器单元侧施加较高电压以实现源极侧注入。
对于NOR存储器单元阵列来说，许多NOR单元将连接至漏极线(或源极线)。此通常称为阵列的列。列的每一单元将具有单独的字线或行线。
在一实施例中，读取晶体管和存储器晶体管两者均为n通道或NMOS型晶体管。然而，所述装置可为包括p通道或PMOS型晶体管和其它的其它类型的晶体管。读取装置211可为与存储器装置215不同的装置类型，尽管此通常非常不切实际。在一特定实施例中，存储器装置为浮动栅极装置，例如Flash、EEPROM或EPROM晶体管。然而，存储器装置可为另一类型的装置，例如NROM、FeRAM(铁电体)、MNOS、SONOS或其它装置。
图3展示NAND配置中的非易失性存储器单元，或更明确地说展示单个NAND单元串。在NAND配置中，存在在漏极选择装置315与源极选择装置319之间、漏极线(DL)与源极线(SL)之间串联连接的许多存储器晶体管311。此为存储器单元的一列，且这些单元的多个列可用于形成NAND存储器单元的阵列。存储器单元的列有时称为NAND链或串。在一特定实施例中，在一NAND链中存在至少十六个存储器单元。每一存储器晶体管具有一连接至个别字线(WL)的栅极。字线可标记为WL1至WLn，其中n为一特定列中存储器单元的数目。漏极选择装置具有一连接至漏极选择线(DSEL)的栅极，且源极选择装置具有一连接至源极选择线(SSEL)的栅极。视特定实施例而定，漏极线与源极线可互换或交换。
在一实施例中，源极选择晶体管、漏极选择晶体管和存储器晶体管为n通道或NMOS型晶体管。然而，所述装置可为包括p通道或PMOS型晶体管和其它的其它类型的晶体管，尽管如此做可能会损失相对较大面积。在一特定实施例中，存储器装置是浮动栅极装置，例如Flash、EEPROM或EPROM晶体管。然而，存储器装置可为另一类型的装置，例如NROM、FeRAM、MNOS、SONOS或其它装置。
图4展示NAND存储器单元的阵列。存在n行和m列存储器单元，其中n和m为正整数。每一列具有连接至字线WL0至WLn的n个存储器单元。存储器单元的列标记为BL0至BLn。每一列具有n个存储器单元，其连接在一漏极选择装置与一源极选择装置之间。且，漏极和源极选择装置进而连接至漏极线(DL)或位线(BL)和源极线(SL)。漏极选择装置的栅极连接至漏极选择线(DSEL)，且源极选择装置的栅极连接至源极选择线(SSEL)。可通过使用适当字线和位线并向那些线施加适当电压来访问特定单元或所选择的单元。
图5展示一代表性浮动栅极非易失性存储器装置，其可用于先前描述的存储器单元或阵列中的任一者。对浮动栅极装置的进一步描述可参看美国专利第5,991,517号。浮动存储器单元具有漏极(D)、源极(S)、控制栅极(CG)和浮动栅极(FG)。
简而言之，非易失性存储器单元为一种即使当去除电源时也保持其存储状态的存储器单元。浮动栅极型存储器单元的一些实例包括Flash、EEPROM(也称为E2或E-平方)和EPROM。Flash和EEPROM单元为电子可擦除且电子可编程的。EPROM单元为电子可编程的，且可使用紫外线(UV)光来擦除。通过使适当节点经受高电压来编程或擦除浮动栅极装置。这些高电压促使将电子添加至浮动栅极或从浮动栅极中去除，此将调节阈值电压或浮动栅极装置的VT。促使电子移动至浮动栅极或离开浮动栅极的一些物理机制为热电子注入或Fowler-Nordheim穿隧。
使用正的或负的高电压来编程并擦除存储器单元。对于二进制单元来说，可经编程以存储0或1的单元，通常使用单个电压来编程并擦除。这些电压可称为VPP(用于编程)和VEE(用于擦除)。
对于多状态编程和擦除来说，控制栅极编程电压自脉冲至脉冲为阶梯情形，擦除电压可为每一扇区个别定制的不同的DAC驱动值。在多状态产品中，VPP和VEE电压可分别用于表示中间电压和高电压泵的输出。这些电压不可直接施加至Flash单元的任一端子。这些电压作为电源使用以产生更精确的受控DAC电压，所述受控DAC电压接着传递至存储器单元的端子。
浮动栅极非易失性存储器装置可存储单个位(0或1)或多个位(例如，两位：00、01、10和11，或三位：000、001、010、011、100、101、110和111，或四位：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111)。美国专利第5,991,517号进一步讨论了单个位和多个位单元的一些方面。简而言之，存储器单元将具有一擦除状态和一个或一个以上编程状态。
节点A至节点B的耦合比率定义为两个节点之间的电容与总电容(自节点B至包括节点A的所有可能的节点来看)的比率，且始终小于1。擦除状态为当装置的VT为某一值使得其在通常小于零的控制栅极电压下开启。也就是说，擦除表示自浮动栅极去除电子，从而迫使浮动栅极装置具有例如0伏或以下的VT(如自控制栅极所测量到的阈值电压)。当擦除时，即使当1伏电压施加至浮动栅极晶体管的栅极(即，控制栅极)时，浮动栅极晶体管也传导电流。擦除恢复(即，软编程)是由强制性编程序列组成的操作，其逐渐编程已擦除的每一单元，所述单元已被擦除至通常大于0伏且小于1伏的较小正VT。在擦除区块之后立即对所述擦除区块中的每一单元执行擦除恢复。所有单元是独立于其在某一未来时间点将被编程而成为的数据状态而得以恢复的。即使将被编程为状态0的那些单元也将被恢复。执行擦除恢复操作的原因是为了减少或消除未恢复的存储器阵列中可能存在的电流潜通路。集成电路的所有浮动栅极单元可初始化为擦除恢复状态。此外，在一实施例中，存储器单元在其可被编程之前需要进行擦除并恢复。
通过自浮动栅极晶体管的浮动栅极中去除电子而发生擦除。通过自浮动栅极去除电子并将其放置在通道、源极、漏极、通道和源极和漏极、字线(选择栅极)中也可进行擦除。因为许多技术已出现在别处，且这些技术的任一者可与本发明一起应用或使用，所以在此专利申请案中仅讨论对各种擦除和编程方案的简要描述。在柱状单元的情形下，通过通道来擦除将更适当，使得氧化物中的电荷流量(即，通过氧化物每单位面积传送的电子，单位为库仑/cm2)最小化。
或者，可通过位线去除电子。由于位线至浮动栅极的耦合比率小于通道至浮动栅极的耦合比率，所以此选择需要较低电压。然而，氧化物面积较小且因此通过氧化物的电荷流量将较高，此外，由于统计原因擦除分布将更大。
对于柱状单元，至选择栅极中的擦除不引人注意，因为其目的为增加选择栅极耦合比率，且高耦合比率与有效擦除相反地产生，这是因为在两个电极之间具有高耦合的情况下其电压倾向于相互跟踪，此与为了获得实质穿隧比率而在两个电极之间产生较大电位差的情形相反。通常，擦除是通过电子穿隧离开浮动栅极而发生。擦除装置所花费的时间视电子自浮动栅极注入至绝缘体之处的电场的量值而定，绝缘体使浮动栅极与擦除电极分离，所述擦除电极可为通道、漏极、源极、选择栅极或控制栅极。通常穿隧电流的瓶颈在三角形能量障壁处，所述能量障壁产生于浮动栅极隧道绝缘体(隧道氧化物)界面处。增强的隧道绝缘体电场将进一步缩小三角形障壁，使得穿隧电流量可能增加。通过在浮动栅极与擦除电极之间产生较大电压差来加强电场。此电压差视擦除电极的电压值和浮动栅极的电压而定。浮动栅极的电压视浮动栅极上的电荷、电压，和与其电容耦合的所有电极的耦合强度而定。以下技术的任一组合可用于提高此电压差：(1)擦除栅极上的较高电压，(2)具有至浮动栅极的电容耦合的任何或所有其它电极上的较低电压(包括负值)，和(3)浮动栅极与将浮动栅极与擦除电极分离的绝缘体之间的界面中的粗糙或纹理(这些粗糙可局部地使穿隧电场加强多达5倍)。
当仅存储一个位时，除擦除状态以外，浮动栅极装置将仅具有一个编程状态。为了此应用的目的，单个位单元的编程状态通常在装置的VT高于指定的正值时发生。
对于多状态单元，VT设定在指示其处于一特定状态的特定电压范围内。也就是说，视编程VT状态而定，其将指示一特定存储二进制值。对于二位存储器单元的一实例，1伏或更小的VT可指示状态0(二进制00)。高于1伏且小于2伏的VT可指示状态1(二进制01)。高于2伏且小于3伏的VT可指示状态2(使用灰度编码的二进制11)。且高于3伏的VT可指示状态3(二进制10)。在一特定实施例中，使用灰度编码(00、01、11、10)，使得当自状态之间转换时每次仅一个位发生变化。
通过向浮动栅极晶体管的浮动栅极添加电子而发生编程。对编程机制和技术的简要描述如下。一个编程机制为穿隧且另一编程机制为热电子注入，两者均为相对复杂的机制。对于多状态编程来说，根据一特定技术，每一写入操作包括程序脉冲的序列，每一脉冲后跟随一验证操作。
通常每一编程脉冲期间的控制栅极电压上升至高于先前脉冲期间的控制栅极电压的电平。为了增强性能，第一组脉冲可具有较大步长，其中一步为一个脉冲的峰值电压与先前脉冲的峰值电压的差值。第一组脉冲包含粗略编程阶段。精细编程阶段可始于一步，与最后粗略编程脉冲相比，所述步在第一精细编程脉冲之后，且精细编程步长将实质上小于粗略编程步长。
验证电平为每一验证阶段期间施加至控制栅极的电压。在一实施例中，阵列结构经设计以允许将处于相同行上且属于相同扇区(编程区块)的单元的控制线同时且独立地驱动至如由当前VT、目标VT和每一单元的编程特征所指示的各种电压。此实施例可称作Cell-by-Cell Conditional Steering Architecture(逐单元有条件操纵结构)或CCCSA。也可使用CCCSA在读取操作期间执行二进制搜索，如美国专利第6,222,762号中所描述，其以引用的方式并入本文中。随着每单元的状态数目增加至8或16，在逐单元基础上执行对于每一单元的VT的平行二进制搜索的能力将实质上增强读取性能。CCCSA的一替代实施例为常规的Commonly Driven Steering Architecture(通用驱动操纵结构)或CDSA，其中属于相同扇区的所有单元的操纵线互相结合。使用CDSA搜索一扇区中单元的VT将必须以连续方式执行，其中在某一时刻向扇区中所有单元的控制线实施加一个电压，且在下一测量中施加另一电压，等等。在每单元4位(每单元16状态)的实施例中使用CDSA，在不存在关于单元VT的边界性的任何信息的情况下，仅为了查明每一单元的状态而必须执行十五个连续的读取子操作。粗略编程验证电压小于精细编程验证电压，因此在给定粗略编程期间的较大步长的情况下，不能突增最终VT目标。精细编程的验证电压视单元将被编程而成为的状态而定，或者也就是说依赖于数据。通过停止传递控制栅极和/或位线电压，或通过利用体效应(body effect)和减小的漏极至源极电压将单元的编程源极电压升高至一足够高的电压以抑制额外编程，来将达到精细编程验证电压的每一单元锁定在编程之外。
通道热电子注入需要热电子产生和热电子注入两者。为了产生热电子需要大的横向场。此由较高的漏极至源极电压提供。为了将热电子注入至浮动栅极上，需要大的垂直场。此由控制栅极电压提供，其进而将其一些电压耦合至浮动栅极。在漏极侧注入中，热电子注入所需的高垂直场具有减小热电子产生所需的高横向场的副作用。源极侧注入不遭受同样的困境，且因此更有效。在源极侧注入和漏极侧注入中，均需要一散射机制以使横向行进穿过通道的电子动量转移，从而一些幸运电子将垂直地朝着浮动栅极散射。
因为大多数热电子将具有将有助于其克服Si/SiO2能量障壁的动量，所以作为此单元的创新特征的标准热电子冲击可增加编程效率，其将超过源极侧注入的改进的效率。将不再有必要使热电子散射于将有助于其克服Si/SiO2能量障壁的方向上。在美国专利第6,248,633号中，标准热电子冲击称为弹道注入，其中通过将额外复杂性引入处理流程，为了在此专利的一非优选实施例中提供弹道注入而已将一额外突起部添加至隔片浮动栅极(参看美国专利第6,248,633号的附图5A、B、C)。应注意，此突起部可作为一粗糙，通过在所述粗糙的锐利边缘加强局部电场，所述粗糙可加速浮动栅极的电荷损失。此方式可恶化读取干扰、写入干扰和电荷保持问题。
用于编程的另一机制将为如用于NAND技术的Fowler-Nordheim穿隧。但使用穿隧需要放弃先前讨论的机制的潜在益处。与热电子注入相比，穿隧通常非常缓慢。在穿隧的情况下，必须以较多数目的外围编程区块为代价通过并行地编程较多数目的单元来维持性能。因此对于柱状单元的优选的编程方法将为热电子的源极侧标准冲击。
在每一编程脉冲期间，漏极电压维持在3伏至6伏范围内的恒定值。第一编程脉冲的控制栅极电压将具有须经特征化的某一正起始值，且即使在场中也可适应性地被决定。转移栅极电压为预想在6伏至10伏范围内的常数。选择栅极或字线电压预想在3伏至10伏范围内。选择晶体管的阈值电压理想地应尽可能地高，使得操作选择栅极电压尽可能地高。这是因为对于最有效的源极侧注入来说，最佳的选择栅极电压小于比选择栅极阈值电压更高的伏。如在DFGSSI单元的情况下，编程的漏极将为恰好邻近于单元的位线，且编程的源极将为位于关于所关注的浮动栅极的选择栅极的另一侧的相邻位线。应注意，在一特定实施例中，在与浮动栅极邻近的位线为源极的情况下，对于读取或验证操作来说两个位线的角色相反。在此意义上，常规源极始终是与漏极相比具有较低电压的电极。编程的源极电压可由限流器适应性地进行控制使得瞬间编程电流将不超过某指定值。
进入和离开浮动栅极的电荷移动由穿隧电介质(其为浮动栅极与通道区域之间的栅极氧化物)上的电场量值决定：控制栅极或浮动栅极与源极之间的电压差值越高，转移进入浮动栅极的电荷越高。编程装置所花费的时间视包括编程控制栅极电压在内的各种因素而定。通常，控制栅极电压越高或电场越强，对装置的编程将变得越快。在一特定实施例中，施加至单元端子的电压为DAC(数字至模拟转换器)控制的。这些电压用于编程、读取并擦除单元。如先前所述，实际的控制栅极电压并不恒定，且为了使每个单元达到其目标VT而不突增其任一者，编程脉冲序列将以控制栅极电压的低值开始并自脉冲至脉冲而上升。在特定实施例中，存在多个泵，从而提供多种高电压，在其它实施例中，甚至产生负电压。通常这些泵的输出电压值在设计中设定，且存在多种泵以提供多种电压范围，例如，VPP泵可产生7伏，且VHI泵将使用VPP电压作为其输入并将所述VPP电压提升至14伏作为其输出。然而，VPP和VHI均不能直接馈入至单元端子的任一者。多层次单元编程操作通常逐渐地执行，以最小控制栅极编程值开始增加步长使得不会将最容易编程的单元突增超过最低VT状态，且逐渐将控制栅极电压增加至最大值，所述最大值足以使最难编程的单元被编程为最高VT状态，并执行验证，且当需要时，在每一编程脉冲之后封锁操作。
图6展示以行和列的方式布置的存储元件605的阵列。此存储元件配置可称为双浮动栅极源极侧注入(DFGSSI)单元。在一特定实施例中，存储元件包括Flash存储器单元。每一存储元件中存在两个存储器装置(例如，Flash存储器单元)。在一实施例中，存储元件605由两个浮动栅极存储器单元组成，其中每一浮动栅极存储器单元为多状态存储元件。不同类型的存储器单元和存储器技术可用于实施此存储元件。美国专利第5,712,180号中更详细地描述了多状态单元和存储元件。一阵列的存储元件可以不同配置布置。例如，位线(BL)和字线(WL)可以与附图中所示不同的方向行进。
存储元件具有选择栅极线或字线609、右控制栅极线611和左控制栅极线613。右控制栅极线连接至右浮动栅极晶体管(TFGR)615的栅极或控制电极，且左控制栅极线连接至左浮动栅极晶体管(TFGL)617的栅极。选择栅极线(字线)连接至选择晶体管(TSEL)619的栅极。
对于每一存储元件105来说，存在两个浮动栅极晶体管或单元615和617以便存储数据。这些浮动栅极晶体管的每一者可存储单个位或多个位的数据。当存储多个位的数据时，因为单元可经编程而具有两个以上VT(阈值电压)范围，所以每一浮动栅极单元也可称为多状态、多层次或多位单元。例如，每一浮动栅极晶体管可存储每单元两个位、每单元三个位、每单元四个位或甚至每单元更多数目的位。
通过在位线BL1和BL2、控制栅极线613和611，以及选择线609上施加适当电压来选择性地配置浮动栅极晶体管。晶体管的漏极和源极连接至位线BL1和BL2，其可通过晶体管628和632而选择性地连接至接地，或任何其它恒定电压或恒定电流源。在每一控制栅极区段的边缘处，每一对控制栅极线可合并于一个电极中，使得其控制线区段选择晶体管安装在两个浮动栅极的间距中，与如图6所示的一个浮动栅极单元的间距相对。如图6所示，对于适当装置操作来说，形成每一合并线的两条控制线有必要处于单个位线的相对侧。如果一对控制线在一区段的顶部合并且接着连接至一控制线区段选择晶体管，那么相邻的一对控制线可在区段的底部合并且连接至区段底部的一区段选择晶体管。
可将阵列组织并再分成单元扇区，且将多个扇区组织再分成擦除区块。此将允许一次擦除单元的整个擦除区块，而不是一次擦除整个阵列。扇区可定义为可同时写入的单元的最小群组。典型的编程操作以逐个扇区为基础而执行。在一实施例中，相同字线上的所有单元包含4个扇区。每一第四对浮动栅极单元属于相同扇区。每对将由横跨一个位线的两个浮动栅极组成，从而使包含每一对的两个单元的控制线在区段边缘处合并于一个电极中。例如，一扇区可含有512个用户字节。在每单元4位的实施例中，此将需要每扇区至少1024个单元。对于校正码(ECC)、跟踪单元、旋转状态等等，通常需要更多的单元。
在操作中，通过使用字线、位线和操纵(控制)线自选定的单元读取数据。在一实施例中，单元的编程和读取与对于DFGSSI的描述类似。此允许用DFGSSI替代图6中的单元，且DFGSSI单元的所有现有电路均可使用。对于擦除存在许多选择。在一实施例中，通过向每一区段中的一些控制线(例如，每一第四对控制线)施加可变得高达-25伏的较大负电压来执行擦除。在需要每一区段处于三重阱技术的其自身隔离的p阱中的另一实施例中，擦除负荷由控制栅极和内部p阱共同分担。为了在控制栅极与浮动栅极单元通道之间维持20-伏差，在此实施例中控制线达到较小量值负电压(例如，-10伏)，且其余负荷由达到适度高的电压(例如，+10伏)的p阱承担。在这两个实施例中，通过电子越过将浮动栅极与通道隔离的氧化物的Fowler-Nordheim穿隧来执行擦除。前述两个实施例将擦除通常由N个扇区组成的区块，其中N为一区段中行的数目。擦除区块由每字线一个扇区乘以每区段64个字线组成。
在另一实施例中，擦除负荷可在控制线与字线之间分担，其中向目标控制线和目标字线施加负电压。在此实施例中，擦除区块尺寸可潜在地减少为单个扇区或甚至单个单元。此实施例可再分为两个实施例，其中第一情况下p阱在接地电位处，目标控制线达到(例如)-15伏，且目标字线达到(例如)-15伏；而在另一情况下p阱达到一适度高的电位(例如，+5伏)，目标控制线达到(例如)-10伏，且目标字线达到-12伏。为了能够擦除一个字线上的单元而不干扰另一字线上的单元，选择用于擦除的字线与相同区段中未经选择用于擦除的其它字线之间的电压差值必须大于某一最小量ΔVEWL。根据自控制栅极测量的已擦除单元的±5σ的VT分布，单元的擦除分布可跨越如6伏一般大的宽广范围。假定控制栅极(控制栅极和控制线两者)与浮动栅极的电容耦合比率为百分之50，此转化为擦除之后浮动栅极电压中扩展了3伏。假定选择栅极与浮动栅极的耦合比率为百分之25，此转化为12伏的最小ΔVEWL值。在擦除操作期间，此最小ΔVEWL值可以各种方式产生。一种方式为将未选择的字线接地，并向经选择用于擦除的字线施加至少12伏。另一方式为向选定的字线施加-X伏(其中X为[0伏，12伏]范围内的正值)，并向相同区段中未经选择的字线施加(12-X)伏。在所有情况下，无论涉及多个电极或单个电极，逐渐地斜线上升至擦除电压至少对于达到擦除电压的最后电极是有利的。被驱动至擦除电压状况的最后电极的逐渐斜线上升将减小隧道电介质中的瞬间电场。众所周知，在高于4MV/cm的电场处可产生新的氧化物捕集点(trap site)。这些捕集点一旦由电子或空穴占用，将改变存储器单元晶体管的特征，且此降级将影响存储器的循环耐久性。如果将漏极选作擦除电极，那么对于用于擦除的电压的一个可能设定如下：漏极(与目标单元邻近的位线)电压3伏、控制栅极电压-8伏、衬底(或三重阱的内部p阱)电压0伏、字线电压-12伏。为了增加循环耐久性，推荐待施加至单元的所有擦除电压或擦除电压的至少最后一者的逐渐斜线上升。此做法是为了减小擦除开始时的瞬间电场。太高的电场可在隧道氧化物中产生新的捕集点。这些捕集点可在任何时间变得带电，且带电的捕集在编程或擦除期间可阻止穿过隧道绝缘体的所要的传导，或增强通过隧道绝缘体的寄生传导。捕集可导致各种晶体管特征的偏差，所述晶体管特征例如编程电压、擦除电压和固有的VT。在已考虑的所有各种擦除方案中，位线电压可与p阱电压相同，或位线电压处于比迫使在浮动栅极与近侧位线之间发生擦除的p阱电压更高的电压。然而在另一组实施例中，位线在擦除操作期间可浮动。
在一特定实施例中，将参照图6所示的特定存储元件结构来描述本发明，其中每一元件存在两个浮动栅极晶体管。然而，本发明可用于需要非易失性存储元件的任何集成电路。例如，本发明可用于每一元件存在单个浮动栅极晶体管的存储元件。每一单元中可存在单个浮动栅极晶体管和单个选择晶体管。本发明可用作上述以NOR或NAND布置而组织的存储器单元或存储元件。
本发明提供一种柱状浮动栅极存储器单元或存储元件。图7展示用于图6的阵列配置的本发明的存储元件布局的俯视图。此为一特定实施例，且存在本发明的许多其它实施例。由多晶硅-1或poly-1组成的浮动栅极708是用于第一浮动栅极晶体管。字线715在多晶硅-4或金属-1中行进。控制栅极719在多晶硅-2中行进。位线在局部互连(LI)多晶硅728中行进。扩散或有源区域726通常为n通道或NMOS晶体管的n型扩散。
在本发明的其它实施例中，存储元件的不同结构可在不同层中行进。例如，字线可在金属层中行进。
在此实施例中，字线和有源区域在第一方向上行进。由也可用局部互连poly(LI poly)加强的BN+(埋入高掺杂N型区域)扩散组成的位线，和控制栅极线在横穿第一方向的第二方向上行进。通常，在存储器阵列的布局中，位线和字线互相横穿或垂直。然而，在其它实施例中，字线、扩散、位线和控制线可以方向的任何组合行进，其中一些线为横穿的而其它线平行。
所述单元的益处如下：在多数Flash技术中，在给定至漏极的电容的情况下，作出许多努力来增加浮动栅极至控制栅极的电容耦合，且选择栅极自一程序或一擦除操作的观点来看为寄生的。在本发明的一组特定实施例中，目的是通过控制栅极和选择栅极两者为程序操作且为擦除操作传递必需的电压。因此，作出努力来增加选择栅极至浮动栅极的耦合。因为现在选择栅极将所需的擦除和编程电压的一部分传递至浮动栅极，所以重要的是在高正电压和高负电压下操作选择栅极。为了安全地实现上述目的，需要选择栅极下具有较厚的氧化物使得电介质不会毁坏。在具有较厚的选择栅极氧化物的情况下，选择栅极晶体管对于通道的控制减少，从而导致不良的开启和关闭特征，和较浅的亚阈值倾斜(sub-threshold slope)。此可导致干扰情形：关闭的字线将具有泄漏的选择栅极。为了避免此情形，可在不增加单元面积的情况下增加柱状单元的选择栅极长度。此可通过使选择栅极通道上下弯曲来实现。
此外，通过用一个方向上的控制线和另一方向上的字线完全缠绕浮动栅极，已消除或减小了可能导致读取误差的浮动栅极至相邻浮动栅极的寄生电容。此外，弯曲选择栅极在源极侧电子注入点处在Si/SiO2界面上导致正交(垂直)或接近正交的电子冲击。在任一擦除或编程动作开始之前，同样必须给予浮动栅极某一最小电压。
在多状态单元操作中，其中所有同时编程或被擦除的单元组均位于相同字线上，可由选择栅极来传递编程开始或擦除开始所需要的一些或所有此最小电压。控制栅极传递编程或擦除所需的剩余电压，其中基于每一控制线的当前状态和其依赖于数据的目标状态将每一控制线独立地驱动至适当电平。通过部分地通过字线且部分地通过控制栅极传递电压来编程并擦除每一单元不但减少了干扰现象，而且为个别定制的擦除电压提供时机：当每一单元使用其自身个别控制栅极擦除电压来进行擦除时，相同字线上的一组单元可并行地被擦除。此方式拉紧了擦除分布并产生较大的操作窗口。
图8展示本发明的柱状单元结构的一实施例的截面图，其中如图6和图7所示，沿着一字线并越过这些单元的阵列的两个位线进行切割。此图展示位线和选择栅极的一倾斜浅沟槽蚀刻。然而视所用的处理技术而定，此沟槽可具有直的、垂直壁而不是所展示的阶梯状或倾斜壁。在此特定实施例中，控制线展示为设计成宽于形成每一柱状物顶部的控制栅极的宽度。此允许两层之间的平版未对准。与图8的平面垂直的每一浮动栅极的两个侧壁将面对控制线的下垂部分，从而以浮动栅极至选择栅极的耦合为代价增加了浮动栅极至控制栅极的耦合，在此意义上此实施例可能并非优选的实施例。
两个浮动栅极晶体管801和808以及一选择栅极晶体管813(它们在一实施例中为n型装置)的组合(unit)可视需要而重复多次。在一特定实施例中，浮动栅极晶体管为多状态单元，能够存储两个或两个以上位的数据。在一实施例中，浮动栅极晶体管存储三个位的数据，其对应于八个不同的存储状态。在一实施例中，浮动栅极晶体管存储四个位的数据，其对应于十六个不同的存储状态。
浮动栅极晶体管803用于一相邻组合。使用柱状结构建构每一浮动栅极晶体管，其中一沟槽或间隙使两个浮动晶体管分离。沟槽810使相邻组合的单元分离，且沟槽814使相同组合中的单元分离。通过使毯覆式沉积/成长若干层直至poly-2控制栅极层且包括poly-2控制栅极层来建构存储器阵列区域。接着将所述层沿着第一方向蚀刻为带，随后进行另一掩蔽步骤：通过利用在横穿第一方向的第二方向上形成带的掩模将各种层蚀刻成个别柱状物。通常，浮动栅极来自相同处理层，即poly-1。堆叠层可称为柱状堆叠。
图中所展示的初始层为p型层811，其可为衬底或阱材料。在浮动栅极和选择栅极晶体管为p型装置的情况下，此层也可为n型层。层811上方为氧化物层815。因为电子可穿隧通过此氧化物，所以此氧化物有时可称为隧道氧化物。绝缘氧化物815上方为多晶硅浮动栅极层819。层819上方为氧化物-氮化物-氧化物(ONO)层822。ONO层822上方为多晶硅-2控制栅极层825。ONO绝缘层使浮动栅极与控制栅极层分离。控制栅极层上方并与控制栅极层接触的是多晶硅或金属控制栅极线或者控制线层829。在图8的实施例中，控制栅极线829的宽度大于多晶硅-2控制栅极825的宽度。
绝缘材料层覆盖或封装柱状单元的所有侧面。这些绝缘层是例如氧化物层831的典型氧化物层。poly或金属字线832覆盖围绕柱状单元的浮动栅极的封装绝缘体的一些侧面。通过在处理流程的各个阶段的沉积或成长来形成氧化物层。这些层的厚度在不同区域可具有实质上的变化。层832上方为硅化物或金属字线层836，其加强下部poly字线层的传导性。存在埋入扩散区域839，其为晶体管的漏极或源极，且将为阵列的局部位线。扩散区域沿着沟槽底部延伸，沟槽将一个字线上的柱状单元与一相邻字线上的柱状单元分离。
视情况而定，可使用局部互连多晶硅层843来连接至扩散839并用作位线。此可附加于BN+扩散带来进行，或局部互连(LI)poly可连接许多不接合的位线扩散以便形成一位线。通常，局部互连多晶硅将具有比扩散低的电阻，且使用局部互连多晶硅将会减小局部位线的电阻。
在一实施例中，柱状单元以三重阱结构形成。图9展示p衬底903上的三重阱结构的实例。通过使用非常高能量植入在p衬底上形成深n阱906。在既定的p阱侧面上实施使用较低能量的n阱植入。在n阱中形成p阱909。n扩散区域914代表用于形成晶体管的源极或漏极区域的n+扩散。衬底通常接地。三重阱结构允许将非零电压连接至局部衬底(即，内部p阱)端子或一阵列中的存储器单元晶体管(例如，含有一区块的内部p阱)的子集的端子。因为对两个p型区域之间的n阱施加适当电压将允许所有接面为未偏压或反向偏压，所以这些非零电压将不会致使过量泄漏电流流出/流进共同晶粒衬底。当内部p阱被拉到负电压时n阱通常将接地，且当内部p阱升高至正电压时n阱也将被升高至相同的正电压。
在图6中，如果两个相邻单元相互靠近地水平平铺，那么假定两者均为相同字线区段的一部分，则它们共享相同字线。在图6中，如果两个相邻单元相互靠近地垂直平铺，那么假定两者均为相同局部控制线区段的一部分，则它们共享相同控制(操纵)线。在一实施例中，相同字线上两个浮动栅极之间的沟槽与相同位线上两个浮动栅极之间的沟槽之间存在差别。前者沟槽始终填充有字线层836。在垂直于图8中所展示横截面的方向上的横截面将揭示相同控制线上两个浮动栅极之间的沟槽填充有控制线层829，如从其中1329与图8的829相同的图13中可看出。
如上所述，可对于柱状单元进行与其它Flash存储器单元一样的操作(读取、写入、擦除)。然而，柱状结构单元提供超出常规Flash存储器单元的许多益处。
尤其受到关注的一个效果为两个相邻浮动栅极之间的寄生电容耦合，其尤其在多状态实施例中可导致读取边界侵蚀或甚至错误读取。明确地说，此现象通过读取第一单元的浮动栅极而发生。接着，编程并验证与第一单元相邻的第二单元。再次读取第一单元，但因为第二单元上存储的电荷量已变化且一些变化已电容耦合至第一单元，所以此时第一单元的存储VT已改变。可了解，存储VT值的任何变化因为其减少状态之间的分离边界而为不当的。这些状态至状态分离边界对于快速传感，以及抵抗干扰和电荷增益/损失现象是必需的。分离边界的侵蚀对所存储的数据的存储期限产生不利影响，减少可靠性，且甚至可能导致数据误差。对于多状态单元来说，电容耦合尤其重要：VT电平压缩得相互更加靠近，且边界必定较小。
因为通过将第二单元擦除至其初始状态此电容耦合现象为可逆的，所以有些人可能不使用术语″干扰″来描述此现象。但实际上，术语″干扰″可用于非可逆现象，在非可逆现象中与某些操作关联的高压力导致损失或获得实际电荷。
两个相邻浮动栅极的两个相对侧壁之间的其它导体或半导体的存在显着地减少这两个浮动栅极之间的电容耦合。柱状单元的一个优点为通过存在下垂控制线或存在下垂选择栅极，每一浮动栅极几乎完全避开任何相邻浮动栅极。
为了减轻电荷干扰现象，为了限定(例如)擦除区块的尺寸，且为了减小各种线的电阻和电容，存储器阵列通常分割为位线区段、操纵或控制线区段和字线区段。减小各种线的电阻和电容将减小这些线的RC时间常数，且可对读取、擦除和写入速度具有积极影响。分割阵列表示阻断每如此多单元的阵列的各种局部线的连续性。每一分割线通常通过区段选择晶体管和全局线而连接至阵列外围。
术语干扰通常表示非可逆现象，在非可逆现象中与某些操作(例如编程、擦除或甚至读取)关联的高压力导致的受干扰浮动栅极损失或获得实际电荷。擦除区块是可在同一时间擦除的单元的最小群组。
在一实施例中，即在利用通道擦除和对于操纵(控制)线的较高负电压的双浮动栅极源极侧注入单元(DFGSSI)中，操纵(控制)栅极分割必须以每512个字线一次分割的频率执行。为了将擦除区块的尺寸限制在易管理的水平，此做法是必要的。容纳具有相关隔离和独立的阱的高电压操纵栅极分割晶体管所需的区域将使阵列尺寸增加百分之20以上。更频繁的分割(例如，每256行一次)将使阵列尺寸增加百分之41以上。在此相同实施例中，每128行存在一次位线分割。每一位线分割区域的宽度等于10.8个字线宽度。假定不存在控制栅极分割，位线分割区域则代表阵列区域的百分之10.8/(128+10.8)＝7.8。因为局部位线的高电阻，所以主要需要位线分割。本发明在某种程度上可减轻对位线分割的需要，从而局部位线区段可较长。其原因在于，在包括用于位线的局部互连poly的实施例中，沟槽局部互连poly可能比现有技术更厚，并且埋入n+的可形成局部位线从而使局部互连poly的角色为补充性的。此外，因为柱状单元的改进的编程效率，位线编程电流可能小得多，从而提供与较长局部位线关联的较大位线电阻。较低编程和读取电流允许对于较多数目的单元的并行操作，此进而增加读取和写入速度。
更明确地说，一示范性DFGSSI单元结构利用三重阱、通道擦除技术，其在位线区段之间具有非常大的分离(3.775um)(3.775um/0.35um/字线＝10.8个字线)，且在控制栅极区段之间具有甚至更大的间距(40.0um)(40.0um/0.35um/字线＝114.3个字线)。术语″um″用来表示微米。如果用于两个位线区段分离的区域用于存储器单元，那么此相同区域将容纳额外的11个字线。每一位线区段由128个字线组成。因此对于每组128个字线来说，为进行位线分割消耗了价值约11个字线的区域。
扩展至控制栅极分割的相同推断将展示，对于每512个字线来说，为进行控制栅极分割消耗了价值额外的114个字线的区域。此仅由于分割就将阵列效率减少至百分之76.5。在具有单个字线擦除能力和较低操作单元电流的情况下，位线和控制栅极区段尺寸均可增加，从而跨越更多数目的字线。此将增加阵列效率。
本发明的柱状结构单元减少上文所描述的浮动栅极至相邻浮动栅极的电容耦合效应。此原因在于，每一柱状单元由多晶硅(或金属)836围绕。明确地说，通过使用沟槽选择栅极和沟槽操纵线使浮动栅极几乎完全相互隔离，柱状结构单元显着地减少电容耦合效应(即，浮动栅极至相邻浮动栅极的耦合)。此方式减少相邻单元之间的电容耦合。
在其它改进中，柱状单元技术将通过减小分割阵列所必须使用的频率而显着增加阵列效率。此通过降低一些干扰机制，并使用字线和控制栅极两者将擦除电压传递至每一单元而减小擦除区块尺寸来实现。以此方式，擦除操作是通过选择单元的字线及其控制栅极两者来执行。因此单个扇区擦除和甚至单个单元擦除将成为可能(即，具有每单元一个晶体管的EEPROM特征)。
此外，通过穿过操纵线(控制栅极升至约-12伏)和字线(选择栅极升至约-15伏)来传递擦除电压，柱状结构单元允许单个字线，或甚至单个单元通道擦除。
应注意，因为线越长则越多的单元遭受干扰状况，所以实际上线越长则干扰机率越大。如果局部线为64个单元长，那么每次编程一个单元，其它63个单元遭受位线和控制线程序干扰状况。
操作选择栅极电压越高，则未经选择的行的亚阈值电流与选定的行的电流之间产生的差值越大。此减少程序干扰、读取干扰和由未经选择的行泄漏电流导致的读取误差。
柱状结构单元具有限定于浮动栅极顶部的ONO堆叠的氮化物层，且因此不会到达接近通道区域的任何地方。此将改进单元耐久性和在氮化物-氧化物界面处普遍的较低的电荷捕集。在柱状单元中，此捕集现象限定于浮动栅极顶部，且ONO层不会到达接近通道区域的捕集倾向可能影响浮动栅极或选择栅极晶体管特征的任何地方。通过消除编程或擦除期间有电荷传送发生的绝缘体区域中氮化物层的存在，也减少了VT松驰效应。
柱状堆叠受益于将增加通道/隧道绝缘体质量、可靠性和循环耐久性的自对准(即，poly-1和poly-2堆叠至沟槽)处理。一些制造技术描述如下。
对于柱状结构单元而言，通道边缘受益于稍许较厚的氧化物，从而朝着通道中心移动传导并使其离开边缘。因为边缘承受机械应力且因此具有较高的缺陷/捕集密度，所以此会降低装置噪音。这些捕集、捕集的不稳定表现和释放电荷可成为有效的噪音源。
柱状结构单元的另一益处为：通过接近直角(即，接近90度或垂直)的电子冲击来提供可比标准源极侧注入高数个数量级的编程效率。电流或电子路径由箭头855表示。箭头855展示自源极至漏极的电子流路径。漏极857可为(例如)5伏，而源极859可为(例如)0伏。当电子自源极流至漏极时，小百分比将注入于浮动栅极中，如箭头850所表示，其与通道栅极绝缘体界面成接近直角。注入发生在浮动栅极的与选择栅极邻近的一侧，且在一对浮动栅极中更接近编程的漏极的浮动栅极上。且所述编程的漏极为具有较高电压的位线。注入点处的源极至漏极电子电流路径定向成几乎垂直于通道氧化物界面。因此，转移少数幸运电子越过氧化物并进入浮动栅极中不需要散射事件，实际上，电子的动量已处于帮助其穿透氧化物能量障壁的方向上，从而促使发生将更有效地引导电子越过通道氧化物障壁并进入浮动栅极中的弹道注入状况，此会使编程更加有效。弯曲通道在源极侧电子注入点处导致对于Si/SiO2界面的垂直(正交)或接近垂直的电子冲击。
电子流进入浮动栅极的角度将视柱状物或沟槽的侧壁的等级而定。所述角度将与沟槽侧壁角度相同。例如，对于90度的沟槽壁，进入浮动栅极的电子流角度也将为90度或更小。对于85度的沟槽壁，进入浮动栅极的电子流角度也将为85度或更小。对于80度的沟槽壁，进入浮动栅极的电子流角度也将为80度或更小。对于75度的沟槽壁，进入浮动栅极的电子流角度也将为75度或更小。
通过使用热电子的原始动量迫使其越过Si/SiO2障壁，显着增加(甚至可能为一千倍)源极侧注入编程效率。此结构允许电子以接近垂直的角度冲击表面，此与依赖散射而向Si/SiO2界面转移少数幸运电子形成对比。电子注入于SiO2中的″幸运电子″模型更多讨论请参看C.Hu的″Lucky electron model of hot electron emission″IEEE IEDM Tech.文摘，第22页(1979)，其以引用的方式并入本文中。因为编程时间和电流已减少，改进的效率转化为更快的编程、更多的电位平行、较少的功率消耗和较小的程序干扰。
视衬底掺杂密度和操作电压而定，编程期间可形成延伸损耗区域。此延伸损耗区域可沿着浮动栅极的长度来传播编程注入电流，此与将其集中在接近选择栅极的较小区域形成对比。此可能为想要的效果，因为其可能以编程效率的较小降级为代价来增加单元耐久性。
如果操作字线编程电压的值与操作字线读取电压不同，那么字线RC时间常数必须较小，以使得对于字线来说在程序与验证之间快速地变化电压成为可能。为了减少噪音，低字线RC时间常数也将有助于在每次读取或验证期间多次快速变化字线电压，如2002年1月18日申请的标题为″Noise Reduction Technique for Transistors and Small DevicesUtilizing an Episodic Agitation″的美国专利申请案第10/052,924号中所描述，所述专利申请案以引用的方式并入本文中。在编程或擦除操作期间，为了提供耦合至浮动栅极的电压的有效部分，需要非常高的操作字线电压。因此需要较高的选择栅极耦合比率。较高的选择栅极耦合比率将允许字线接管控制线的角色，即作为供应有助于减少噪音影响的搅拌刺激的电极的角色。由于在任何给定时间正被读取或验证的数千个单元属于一个或至多少数几个字线，所以自功率消耗的观点来看，仅向少数几个字线提供高电压和高频率搅拌刺激变得可行，其中通过控制线传递搅拌刺激将需要数千个控制线来快速地为每一单次验证操作产生多个伏的若干转化。通过控制线传递搅拌刺激的相关功率消耗将为极高而难以承受的。
在一实施例(图18和图19中展示其一实例)中，允许下部选择栅极与上部选择栅极之间的直接穿隧的薄隧道氧化物将每一选择栅极的下部部分(面对通道的部分)与选择栅极的上部部分(面对浮动栅极的部分)分离。以此方式，并非用于编程的所有字线电压脉冲均转移至下部选择栅极。此将允许上部选择栅极将较高共用模式耦合电压提供至给定字线上的浮动栅极，从而使其开始最低阈值状态的编程，而选择栅极的下部部分处于允许更有效的源极侧弹道注入的较低电压。
在一些结构中可能以每单元为基础而唯一地受控的控制栅极电压将提供剩余的耦合以允许以每列为基础进行依赖于数据的编程。同时，下部选择栅极在较低电压下操作，使得其电压稍许高于选择栅极晶体管的阈值。以此方式，过高的选择栅极电压不抑制源极侧注入。下部选择栅极与上部选择栅极之间的直接穿隧电阻受到控制，使得在对应于一个或多个编程脉冲的短时间范围内不会发生大量的穿隧。但是，在一个扇区编程与另一扇区编程之间较长时间间隔内，可能已充电的下部选择栅极可进行放电。
或者，沿着选择栅极柱状物的垂直轴的变化的掺杂剂浓度可提供某一静电电位差以实现相同目的，而无需使用隧道氧化物使上部选择栅极与下部选择栅极分离。
另一方法为将选择栅极的阈值提高至一使得在电压高达6伏至8伏时源极侧注入将为可能且有效的程度。编程开始所需的其余共同模式浮动栅极电压将必须由控制栅极供应。
在另一实施例中，可使用以选择栅极poly部分填充选择栅极空腔和随后浮动栅极侧面上的氧化物蚀刻来形成双厚度选择栅极氧化物。可将面对通道的选择栅极氧化物处理成厚于面对浮动栅极的选择栅极氧化物。以此方式，与最佳弹道源极侧注入编程一致的较低选择栅极电压(比如，6伏)可将足够高的电压耦合至浮动栅极，所述足够高的电压连同控制栅极电压一起允许编程至最高所要的VT。
图10展示柱状单元的沿着柱状结构单元的一字线并越过两个位线的另一横截面，其中对于两个相邻单元来说，与位于相同选择栅极两侧的每对控制栅极线相比，位于相同位线两侧的每对控制栅极线被设计成更靠近在一起。此实施例与图8中的实施例类似。所述实施例之间的差别在于控制栅极线对彼此之间比与相邻对之间更靠近。图10展示形成选择栅极和poly4字线的两种选择。如立体图中所示，一种选择是在位线上方形成poly4浮动栅极至浮动栅极遮蔽物(shield)，且另一选择为以两个步骤沉积poly4从而形成点线轮廓1003和1006。应注意，如果使用此实施例，那么在蚀刻选择栅极材料步骤期间应注意在两个字线之间的间隔中完全蚀刻凹入(reentrant)选择栅极材料，而不留下将会使相邻字线短路的纵梁。可能必须使用各向异性垂直等离子蚀刻与各向同性湿式蚀刻的组合来保证对此纵梁的抑制。
图11展示柱状单元的沿着柱状结构单元的一字线并越过两个位线的另一横截面，其中控制栅极线的宽度小于控制栅极的宽度，从而允许未对准边界等于控制栅极宽度的一半减去控制线宽度。此实施例与图8中的实施例类似。一个存储元件的选择栅极由箭头1115表示。应注意，控制栅极线层1129的宽度1118小于多晶硅-2控制栅极1125的宽度1124。对于图8中的结构来说情况相反。
图12展示柱状结构单元的沿着一字线并越过两个位线的另一横截面，其与图11类似，但无局部互连多晶硅。
此实施例与图11中的实施例类似。在此实施例中，局部互连多晶硅并未如图11所示而用于位线。
图13展示柱状结构单元的一实施例的沿着一控制线并越过若干字线的横截面。此横截面关于本发明的柱状单元的许多前述实施例，其中沿着控制线、平行于位线，且越过字线和这些单元的阵列的通道长度来进行切割。所述结构形成于p阱或p衬底1306中。在柱状堆叠中，p阱或p衬底、多晶硅-1浮动栅极1315、ONO层1319和多晶硅-2控制栅极1325上存在通道绝缘体(即，许多实施例的隧道氧化物)1310。多晶硅或金属控制栅极线1329接触控制栅极。此线沿着控制栅极顶部行进、与其接触，并向下弯曲进入使相邻柱状物分离的隔离沟槽的深度的一部分。控制栅极线上方为绝缘体1333，且绝缘体1333上方为多晶硅或金属字线1336。在柱状结构的侧面上，绝缘体1340将堆叠的层与控制栅极线1329分离。绝缘体1337填充字线之间的间隔。
图14展示另一实施例的沿着柱状结构单元的一字线并越过两个元线的横截面，其中选择栅极不加宽两个相邻poly-2控制栅极之间的间隔。除poly选择栅极不以两个单独阶段沉积之外，此实施例与图8的实施例类似。在此实施例中不存在凹入poly-3拐角，从而减少将使得相邻字线相互短路的poly纵梁的电位。此实施例的缺点为选择栅极至浮动栅极的耦合减少。
图15展示柱状结构单元的另一实施例的沿着一字线并越过一位线横截面，其中柱状物的侧壁为垂直的且不存在局部互连多晶硅。在此图中，局部互连多晶硅不存在或未被使用。此实施例具有在每一侧均具有垂直壁的柱状物。
图16展示柱状结构单元的另一实施例的沿着一字线并越过一位线的横截面，其与图15类似，其中选择晶体管的栅极由一个poly层组成，且这些隔离的选择栅极柱状物稍后使用金属层或稍后可被硅化的另一poly层沿着字线方向互相连接以形成字线。选择栅极和字线在建构于两个不同的层上。除金属字线不在沟槽中行进而是与poly选择栅极柱状物接触之外，此配置与图15类似。
图17展示柱状结构单元的实施例的沿着一控制线并越过三个字线的横截面，所述实施例具有包括图15、图16、图18和图19的实施例的垂直柱状/沟槽壁。此为图15、图16、图18或图19的横切面。
图18展示附加有一新形态的垂直沟槽/柱状壁实施例，所述新形态由使下部poly选择栅极与上部poly选择栅极分离的一薄隧道绝缘体组成。此隧道障壁的厚度在0.5纳米至4纳米范围内，从而允许以直接穿隧方案进行穿隧。此形态的目的为当字线电压快速倾斜上升至编程字线电压时允许上部poly选择栅极的瞬间电压高于下部poly选择栅极的瞬间电压。在每一字线编程脉冲的早期，上部选择栅极将处于非常高的电压，从而将有效的电压耦合至选定的字线上的浮动栅极，而下部选择栅极poly将处于较低电压，所述较低电压对于更有效的源极侧弹道注入来说是理想的。使上部选择栅极与下部选择栅极分离的绝缘体的穿隧电阻和电容必须使得：在两个连续编程脉冲之间的时间间隔中，下部选择栅极电压与极有可能为零伏的内部脉冲字线电压重新平衡。使用此形态将提高对具有过分大的选择栅极阈值电压的要求，所述过分大的选择栅极阈值电压将允许以较高选择栅极编程操作电压进行有效的弹道源极侧注入。随着此限制的提高，可减小选择栅极与浮动栅极之间的绝缘体的厚度(其在多数实施例中与通道与选择栅极之间的绝缘体厚度相同)，藉此增加选择栅极至浮动栅极的耦合比率。
图19展示与图18的实施例类似的实施例，其差别为在图19中上部poly字线形成一也可使用另一金属层或硅化物加固的连续字线，而在图18中上部选择栅极poly形成不接合的柱状物，所述不接合的柱状物接着必须使用额外的沉积层(例如，使柱状物接合以形成字线的金属层)而沿着字线方向连接。
以下描述制造本发明的柱状结构单元的两个实例处理流程。这些流程存在许多变化且许多其它流程也是可能的。并且，许多步骤的次序可互换。
下文描述流程1。在流程1中，在位线和选择栅极蚀刻之前执行沿着字线的隔离蚀刻。
步骤1：在阵列区域中执行可选的三重阱植入和退火，或用光致抗蚀剂遮蔽存储器阵列以避免在三重阱中建构存储器阵列。执行一浅植入(shallow implant)来设定浮动栅极的阈值。
步骤2：成长一薄隧道氧化物，其在整个阵列区域上厚度为约8纳米至约10纳米。
步骤3：沉积多晶硅(poly-1)层且将n型掺杂剂植入其中，或原位掺杂poly-1层。poly-1厚度将影响控制栅极与选择栅极的耦合比率。通常，poly1越厚，则这些耦合比率越大。
步骤4a：接着在poly-1层上成长5纳米至6纳米的氧化物层。接着沉积5纳米至6纳米的氮化物层。接着使氮化物氧化以产生5纳米至7纳米的氧化物。此完成了ONO。ONO的任一氧化物层或两个氧化物层均可经沉积而非成长。与成长相比，沉积可减少热预算。如果沉积氧化物，那么高温度氧化物稠化作用可改善氧化物质量。并且，所述氧化物中的每一者可由各种沉积层和成长层组成。
步骤4b：或者，可用单个成长或沉积的氧化物层或两者来代替ONO。
步骤5：现在整个阵列区域上沉积一poly-2层。poly-2层可被植入或原位掺杂。
步骤6：沉积一中止蚀刻氮化物层。此刻，所有成长、植入和沉积均为毯覆式形式。晶片的平面中不存在变化的形态。
步骤7：现执行一平版步骤以界定不同字线上单元之间的隔离。此掩模由字线方向上的带组成。
步骤8：对所遭遇的各种层执行的蚀刻步骤的次序产生进入衬底中约200纳米至约400纳米深度的隔离沟槽。
步骤9a：此刻可执行植入以提高隔离区域的底部和/或侧壁的VT。步骤9a为可选的且可省略。
步骤9b：省略9a。
步骤10：沉积一厚氧化物层以完全填充沟槽，且接着回蚀或返回抛光以将隔离氧化物留在沟槽中。
步骤11：执行一平版蚀刻步骤以便在各种层中将浅沟槽蚀刻进硅衬底中约200纳米至400纳米的深度。这些沟槽为沿着位线方向的长带。对于阵列中的N个位线来说，将存在2*N+1个带。将处理包括第一和最后的带在内的所有奇数带以形成位线。将处理偶数带以在凹陷空腔中形成选择栅极。
步骤12：位线区域(位线带与隔离氧化物带交叉的区域)上方的隔离氧化物必须在埋入n+植入之前向下蚀刻以露出硅。如果步骤8的隔离蚀刻深于步骤11的位线/选择栅极蚀刻，那么每一位线将由一埋入n+硅表面组成，所述埋入n+硅表面在其沿着位线方向在单元至单元间穿过时上下弯曲。如果步骤8和11的两次蚀刻进入硅衬底中相同深度，那么位线将不上下弯曲。
步骤13a：执行热氧化处理以便在晶片上成长一薄牺牲氧化物，或省略步骤13a。
步骤13b：省略步骤13a。
步骤14a：使用选择栅极VT植入对整个晶片进行植入。此也包括用于掺杂选择栅极的侧壁的成角度植入。步骤14a是可选的且可省略。
步骤14b：省略步骤14a。
步骤15a：成长一薄氧化物。此步骤可省略。
步骤15b：省略步骤15a。
步骤16：为了形成Flash单元的源极/漏极，和沿着位线的连接性，使用光致抗蚀剂覆盖偶数带，且使用砷(As)或磷(P)或两者对奇数带进行植入，以便形成N+扩散。成角度植入将掺杂位线沟槽的侧壁。
步骤17a：可使用一可选的局部互连poly层加固位线，所述可选的局部互连poly层在植入、平版和蚀刻之后将仅保持在位线沟槽带中。局部互连poly可能不必要，且极有可能将仅增加处理复杂性。如果将包括局部互连，那么必须首先蚀刻掉覆盖位线区域的牺牲氧化物。此步骤可省略。
步骤17b：省略步骤17a。
步骤18a：如果选择步骤14a，那么进入步骤19。
步骤18b：如果选择步骤14b，那么执行一平版步骤以覆盖奇数字线带。对偶数带(选择栅极带)进行植入以调节选择栅极的阈值。
步骤19：需要进行蚀刻控制栅极上的氮化物的蚀刻步骤来暴露poly-2控制栅极。
步骤20：必须成长或沉积使操纵线与浮动栅极分离的氧化物，或者成长和沉积两者均进行。此氧化物可为隔片的形式，且其厚度由关于浮动栅极与控制栅极之间的最大电压差的可靠性考虑所控制。
步骤21：沉积、图案化并蚀刻poly或金属层以留下窄带，所述窄带通过连接控制(操纵)栅极而形成操纵线。操纵线在与位线相同的方向上行进。
步骤22：蚀刻覆盖晶片的暴露的氧化物以便去除覆盖选择栅极区域的氧化物。如果不如此做而是成长额外的氧化物，那么选择栅极氧化物在厚于使操纵线与选择栅极分离的氧化物的情况下结束，反之需要的情形为相反的情形。
步骤23：在晶片上成长或沉积氧化物，或成长和沉积两者均进行，以形成较厚的选择栅极氧化物，连同使操纵线和位线与选择栅极分离的氧化物。如果，尽管高度掺杂的位线区域具有较快的氧化物成长率，但位线至字线的分离氧化物仍不足够厚，那么必须成长或沉积较厚的氧化物，或成长和沉积两者均进行。且需要后续遮蔽步骤以仅仅使选择栅极氧化物变薄。需要任何地方的厚度均为自约15纳米至约30纳米的相对较厚的选择栅极氧化物来支持选择栅极的高操作电压。
步骤24：现沉积、遮蔽并蚀刻选择栅极poly。可硅化此poly层以减小字线电阻。
步骤25：沉积一氧化物层并抛光或回蚀以便在金属化之前使存储器阵列平面化。可使用常规的半导体金属化技术来完成此处理。
应注意，在沉积poly2之后，存储器阵列区域具有毯覆式均一性，其提供以下益处。此将ONO的氮化物层限定于浮动栅极的顶部，从而使所有氮化物与选择栅极或浮动栅极通道保持安全距离。处理均一性和包括隧道绝缘体的各种绝缘层(例如，氧化物)的质量将得以改进。通道绝缘体厚度将更加均一，从而允许更均一的擦除特征。穿过隧道氧化物的电荷传导将更均一，从而增加存储器的编程/擦除的循环耐久性，并提供擦除单元VT的更紧密的分布。在柱状单元中，浅隔离沟槽平行于字线并使一个字线与一相邻字线分离，因此一沟槽使相同位线上的两个相邻单元相互隔离。
下文描述流程2。在流程2中，在沿着字线进行隔离蚀刻之前执行位线和选择栅极蚀刻。
步骤1至6：与上述流程1的步骤1至6相同。
步骤7：执行一平版步骤在各种层中将浅沟槽蚀刻进硅衬底中约200纳米至400纳米的深度。这些沟槽为沿着位线方向的长带。对于阵列中的N个位线来说，将存在2*N+1个带。将处理包括第一和最后的带在内的所有奇数带以形成位线。将处理偶数带以便在凹陷空腔中形成选择栅极。
步骤8a：执行一热氧化处理以便在晶片上成长一薄牺牲氧化物，或此步骤可省略。
步骤8b：省略步骤8a。
步骤9a：使用选择栅极VT植入对整个晶片进行植入。此也包括用于掺杂选择栅极的侧壁的成角度植入。此步骤可省略。
步骤9b：省略步骤9a。
步骤10：为了形成Flash单元的源极/漏极，和沿着位线的连接性，使用光致抗蚀剂覆盖偶数带，且使用砷(As)或磷(P)或两者对奇数带进行植入以形成N+扩散。成角度植入将掺杂位线沟槽的侧壁。
步骤11a：如果选择步骤9a，那么进入步骤12。
步骤11b：如果选择步骤9b，那么执行一平版步骤以覆盖奇数字线带。对偶数带(选择栅极带)进行植入以调节选择栅极的阈值。
步骤12：沉积一厚氧化物层以完全填充沟槽，且接着回蚀或返回抛光以将隔离氧化物留在沟槽中。
步骤13：执行一平版步骤以界定不同字线上单元之间的隔离。此掩模由字线方向上的带组成。
步骤14：对所遭遇的各种层执行的蚀刻步骤的次序产生进入衬底中200纳米至400纳米深度的隔离沟槽。隔离沟槽不可比BN+植入或将BN+位线切割成隔离片的隔离沟槽的深度更深。
步骤15a：此刻可执行植入以提高隔离区域的底部或侧壁的VT，或底部和侧壁两者的VT。此步骤可省略。
步骤15b：省略步骤15a。
步骤16：蚀刻氧化物以将其自沟槽中完全去除。
步骤17至结束：与上述流程1的步骤19至结束相同。
应注意在本发明技术中，可使用毯覆式沉积和步骤直至poly-2沉积(此时蚀刻可开始发生)为止。
必须提及用于全局位线的全局金属线、用于全局控制线的全局金属线(通常为不同的金属层)、位线分割，和位线区段选择晶体管、控制线区段(在一些实施例中与位线区段的尺寸不同)和控制线区段选择晶体管。为了减小字线电阻，可使用上述金属层的一者或可能一新的金属层来捆缚字线。
                                                  表1A
 (CCCSA)阵列端子   读取/验证4L&11R   读取/验证4R&13L   读取/验证5L&12R   读取/验证5R&14L   编程/恢复4L&11R   编程/恢复4R&13L   编程/恢复5L&12R   编程/恢复5R&14L   单个WL擦除5L&R&12L&R   区块擦除5L&R&12L&R
  BL0   DNR   SNR   DNR   SNR   SNP   DNP   SNP   DNP   BLIE   BLIE
  BL1   DNR   SNR   DNR   SNR   SNP   DNP   SNP   DNP   BLIE   BLIE
  BL2   DINR   SNR   DNR   SNR   SNP   DNP   SNP   DNP   BLIE   BLIE
  BL3   DR   SNR   DINR   SNR   SP   DNP   SNP   DNP   BLIE   BLIE
  BL4   SR   SR   DR   SNR   DP   DP   SP   DNP   BLIE   BLIE
  BL5   SNR   DR   SR   SR   DNP   SP   DP   DP   BLE   BLE
  BL6   SNR   DINR   SNR   DR   DNP   SNP   DNP   SP   BLIE   BLIE
  BL7   SNR   DNR   SNR   DINR   DNP   SNP   DNP   SNP   BLIE   BLIE
  BL8   SNR   DNR   SNR   DNR   DNP   SNP   DNP   SNP   BLIE   BLIE
  BL9   SNR   DNR   SNR   DNR   DNP   SNP   DNP   SNP   BLIE   BLIE
  BL10   SNR   DNR   SNR   DNR   DNP   SNP   DNP   SNP   BLIE   BLIE
  BL11   SR   DINR   SNR   DNR   DP   SNP   DNP   SNP   BLIE   BLIE
  BL12   DR   DR   SR   DINR   SP   SP   DP   SNP   BLE   BLE
  BL13   DINR   SR   DR   DR   SNP   DP   SP   SP   BLIE   BLIE
  BL14   DNR   SNR   DINR   SR   SNP   DNP   SNP   DP   BLIE   BLIE
  BL15   DNR   SNR   DNR   SNR   SNP   DNP   SNP   DNP   BLIE   BLIE
                                                 表1B
 (CCCSA)阵列端子   读取/验证4L&11R   读取/验证4R&13L   读取/验证5L&12R   读取/验证5R&14L   编程/恢复4L&11R   编程/恢复4R&13L   编程/恢复5L&12R   编程/恢复5R&14L   单个WL擦除5L&R&12L&R   区块擦除5L&R&12L&R
  CLP0   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP1   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP2   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP3   TGR   CGIR   CGIR   CGIR   TGP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP4   CGR   CGR   TGR   CGIR   CGP   CGP   TGP   CGIP   CGIE   CGIE
  CLP5   CGIR   TGR   CGR   CGR   CGIP   TGP   CGP   CGP   CGE   CGE
  CLP6   CGIR   CGIR   CGIR   TGR   CGIP   CGIP   CGIP   TGP   CGIE   CGIE
  CLP7   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP8   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP9   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP10   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP11   CGR   CGIR   CGIR   CGIR   CGP   CGIP   CGIP   CGIP   CGIE   CGIE
  CLP12   TGR   TGR   CGR   CGIR   TGP   TGP   CGP   CGIP   CGE   CGE
  CLP13   CGIR   CGR   TGR   TGR   CGIP   CGP   TGP   TGP   CGIE   CGIE
  CLP14   CGIR   CGIR   CGIR   CGR   CGIP   CGIP   CGIP   CGP   CGIE   CGIE
  CLP15   CGIR   CGIR   CGIR   CGIR   CGIP   CGIP   CGIP   CGIP   CGIE   CGIE
  SWL   WR   WR   WR   WR   WP   WP   WP   WP   WE   WE
  NSWL   OWR   OWR   OWR   OWR   OWP   OWP   OWP   OWP   OWE   OWE
  P阱   PWR   PWR   PWR   PWR   PWP   PWP   PWP   PWP   PWE   PWE
  N阱   NWR   NWR   NWR   NWR   NWP   NWP   NWP   NWP   NWE   NWE
上述表1A和表1B展示Cell-by-Cell Conditional Steering Architecture(CCCSA)的偏压状况的一示范性设定。存在用于操作CCCSA型阵列的许多选择。上述表仅反映少数几个可能的变化形式。BL 0至BL 15代表16个位线。阵列将具有许多位线，但在表1的特定实施例中存在具有16个位线的周期的单元操作周期，从而位线16、32、48等等将与BL 0具有相同的操作状况。CLP 0至CLP 15为16个控制线对。CLP 0为围绕BL 0的一对局部控制栅极线，等等。
两个浮动栅极存储器单元沿着任一单个字线并位于每一位线的两侧，一个在位线的左(L)侧而另一个在位线的右(R)侧，其中每一浮动栅极存储器单元位于一控制线下方。穿过这两个浮动栅极的两个控制线在每一区段末端处合并至一局部控制线对中。此控制线对作为单个电极而操作。相同的周期16应用于控制线对，使得控制线对16、32、48等等将与CLP 0具有相同的操作状况。
SWL代表用于给定操作的选定的字线(一个或一个以上)。对于编程和读取操作来说，每一局部区段仅选择一个字线。但对于区块擦除操作来说，为了擦除整个区块可选择一局部区段中的所有字线。NSWL代表未经选择的字线(一个或一个以上)。P阱代表在三重阱中建构的一阵列的内部P阱。如果存储器阵列不建构在三重阱中，那么表1B的P阱行表示在所有操作期间电压必须为零的整个阵列的衬底端子。当阵列建构在三重阱中时N阱表示存储器阵列的N阱端子。漏极端子始终表示以高于源极端子的电压操作的位线。电子流将始终自源极流向漏极。
表1A和表1B经布置使得每一行代表施加至阵列的特定端子的偏压，且每一列代表一特定示范性操作。表1A和表1B主体中的条目为将在其后的线中解释的偏压状况的名称。每一名称的最后字母代表操作：R代表读取/验证操作，P代表编程操作，且E代表擦除操作。SR代表用于读取的源极，其通常接地。DR代表用于读取的漏极，其通常动态地预充电至[0.4V，1.5V]范围内的值，且具有将比预充电电压低[0.05V，0.8V]范围内的值的感测跳变点。跳变点将必须高于SR电压。DNR代表用于读取的相邻漏极，其等于DR或为DR与SR预充电值之间的中间值。
DINR代表用于读取的直接相邻漏极，其通常具有与DNR相同的值，但在一些实施例中可具有与DNR不同的值。SNR代表用于读取的相邻源极，且通常与SR的接地偏压相同。SP代表编程期间的源极，在一优选实施例中其偏压由吸收在[100nA，1000nA]范围内的电流的恒定电流槽控制。为了维持恒定的吸收电流，此电流槽强加至源极的动态变化电压通常在[0.3V，2.0V]范围内。
DP代表编程期间的漏极，且其在[3.2V，6.5V]范围内。SNP代表编程期间的相邻源极，其通常接地。DNP代表编程期间的相邻漏极。DNP电压通常为DP值的一半。BLE代表位线擦除电压，其在[0.0V，2.0V]范围内。BLIE代表位线抑制擦除电压，其通常为0.0V。CGR代表控制栅极读取电压，其值视正被读取的单元的状态而定。TGR代表转移栅极读取电压，其值在[6.0V，8.0V]范围内。CGIR代表控制栅极隔离电压，为了抑制虚拟接地阵列中的电流潜通路其值在[-3.0V，0.0]范围内。
CGP代表控制栅极编程电压，其值在[2.0V，12.0V]范围内。此电压通常为自一个编程脉冲至下一个编程脉冲的阶梯情形。TGP代表编程期间的转移栅极，其范围为[6.0，8.0]。CGIP代表编程期间的控制栅极隔离，其在[-3.0V，0.0V]范围内。CGE代表擦除期间的控制栅极，其在[-10.0V，-25.0V]范围内。
CGIE代表控制栅极抑制擦除，且其在擦除期间在字线接地的情况下为零伏，或在擦除期间在向选定的字线施加负电压的情况下为[5.0V，12.0V]范围内的正电压。WR为读取期间的字线电压，其视选择栅极阈值电压而定在[1.0V，10.0V]范围内。WP代表选择栅极编程电压，其视选择栅极阈值电压和用于最有效的源极侧弹道注入的选择栅极编程电压的最佳值而定，在[1V，10.0V]范围内。WE代表字线擦除电压，其为零或对于已选择用于擦除的那些字线来说为[-5.0V，-12.0V]范围内的负值。
OWR代表读取期间的其它字线。这些未经选择的字线通常接地。OWP代表编程期间的其它字线。这些未经选择的字线通常接地。OWE代表擦除期间的其它字线。为了抑制擦除，这些未经选择的字线将处于[0.0V，10.0V]范围内的电压。PWR代表读取期间的P阱电压，其通常为零。PWP代表编程期间的P阱电压，其通常为零。PWE代表擦除期间的P阱电压，其通常为零，但在一些实施例中，此电压可为一负值以有助于电子穿隧进入通道。
NWR代表读取期间的N阱电压，其通常为零。NWP代表编程期间的N阱电压，其通常为零。NWE代表擦除期间的N阱电压，其通常为零，但在一些实施例中此电压可与PWE处于相同负值，使得P阱不会正向偏压至N阱接面。
表2描绘用于Commonly Driven Steering Architecture(或CDSA)的偏压。
                                                     表2
  (CDSA)阵列端子   读取/验证1L   读取/验证1R   读取/验证2L   读取/验证2R   编程/恢复1L&1R   编程/恢复2L&2R   编程/恢复1R   编程/恢复2L   单个WL擦除1L&R   区块擦除1L&R
  BL0   DR   SNR   DNR   DNR   SP/LO   SNP   LO   SNP   BLIE   BLIE
  BL1   SR   SR   DR   SNR   DP   SP/LO   DP   SP/LO   BLE   BLE
  BL2   SNR   DR   SR   SR   SP/LO   DP   SP/LO   DP   BLIE   BLIE
  BL3   DNR   DNR   SNR   DR   SNP   SP/LO   SNP   LO   BLIE   BLIE
  CLP0   TGR   CGIR   CGIR   CGIR   TGP   CGIP   TGP/LO   CGIP   CGIE   CGIE
  CLP1   CGR   CGR   TGR   CGIR   CGP   TGP   CGP   TGP   CGE   CGE
  CLP2   CGIR   TGR   CGR   CGR   TGP   CGP   TGP   CGP   CGIE   CGIE
  CLP3   CGIR   CGIR   CGIR   TGR   CGIP   TGP   CGIP   TGP/LO   CGIE   CGIE
  SWL   WR   WR   WR   WR   WP   WP   WP   WP   WE   WE
  NSWL   OWR   OWR   OWR   OWR   OWP   OWP   OWP   OWP   OWE   OWE
  P阱   PWR   PWR   PWR   PWR   PWP   PWP   PWP   PWP   PWE   PWE
  N阱   NWR   NWR   NWR   NWR   NWP   NWP   NWP   NWP   NWE   NWE
表2描绘用于Commonly Driven Steering Architecture(或CDSA)的偏压。以下描述CDSA结构与CCCSA结构之间的一些差别。阵列操作具有4个位线的周期，从而位线4、8、12，...将与BL 0具有相同的操作电压。对已验证至各自目标阈值电压的单元的封锁(Locking out)(LO)是通过将其相应编程源极的电压提高至[1V，2.5V]范围内的电压以便抑制进一步编程来实现的。与对横跨一位线的数对单元执行写入操作相比，当对单个单元执行写入操作时，将不进行编程的一侧具有转移栅极电压为零。或者，其可具有TGP电压，且依赖于提高的源极电压来保持单元不被编程。
为了说明和描述的目的已展示对本发明的描述。其并不希望为详尽的或将本发明限于所描述的精确形式，且根据上述教示可能进行许多修改和变化。选择并描述这些实施例是为了最佳地解释本发明的原理及其实际应用。此描述将使所属领域的其他技术人员能够以各种实施例并使用适于特定用途的各种修改来最佳地利用并实践本发明。本发明的范围由所附权利要求书限定。

Claims (33)

1.一种可擦除可重新编程非易失性存储器单元阵列，其形成于一半导体衬底的至少一部分上，其包含：
隔开的自对准元件堆叠的一二维阵列，其包括所述衬底的一表面上的一栅极电介质层、所述栅极电介质上的一导电浮动栅极、所述浮动栅极上的一栅极间电介质层和所述栅极间电介质上的一导电控制栅极，
隔离沟槽，其形成于所述衬底中所述个别堆叠之间并围绕所述个别堆叠，和至少一第一组伸长导体，其延伸越过所述堆叠并与其控制栅极接触，且突出进入邻近的堆叠的所述浮动栅极之间的间隔中。
2.根据权利要求1所述的阵列，其额外包含一第二组伸长导体，所述伸长导体延伸越过所述堆叠并进入邻近的堆叠的所述浮动栅极之间的间隔中，藉此所述导体在邻近的堆叠的浮动栅极之间提供遮蔽。
3.根据权利要求2所述的阵列，其中所述第一组伸长导体和所述第二组伸长导体布置成跨越所述阵列互相垂直，藉此所述导体在所述堆叠的所有侧周围提供遮蔽。
4.根据权利要求1所述的阵列，其额外包含在邻近所述堆叠的沟槽中形成的选择晶体管，所述选择晶体管包括所述沟槽内的栅极，所述栅极由突出进入所述间隔中的所述第一组伸长导体的部分的末端形成。
5.根据权利要求1所述的阵列，其额外包含在邻近所述堆叠的沟槽中形成的选择晶体管，所述选择晶体管包括所述沟槽内的栅极，所述栅极通过所述栅极与突出进入所述间隔中的所述第一组伸长导体的部分之间的隧道电介质层而与所述部分耦合。
6.一种可擦除可重新编程非易失性存储器单元阵列，其形成于一半导体衬底的至少一部分上，其包含：
一柱状物二维阵列，所述柱状物跨越所述衬底在平面图中为矩形形状且由四个边缘相互自对准的元件分别形成，所述二维阵列包括所述衬底的一表面上的一栅极电介质层、所述栅极电介质上的一导电浮动栅极，所述浮动栅极上的一栅极间电介质层和所述栅极间电介质上的一导电控制栅极，
沟槽，其形成于所述衬底中所述个别柱状物之间并围绕所述个别柱状物，且在所述个别柱状物之间的间隔下方，
第一复数个平行栅极导体，其在一第一方向上延伸跨越所述阵列并与其在上方经过的所述柱状物的所述控制栅极接触，并在所述第一方向上延伸进入邻近的柱状物的浮动栅极之间的间隔中，和
第二复数个平行栅极导体，其在一第二方向上延伸跨越所述阵列，所述第一方向与所述第二方向互相垂直，所述第二栅极导体与所述第一栅极导体绝缘且在所述第二方向上延伸进入邻近的柱状物的浮动栅极之间的所述间隔中，并与定位于至少一些所述柱状物之间的沟槽中的晶体管的选择栅极耦合。
7.根据权利要求6所述的阵列，其额外包含源极和漏极离子植入物，所述源极和漏极离子植入物位于所述衬底沟槽中除所述第二方向上的所述至少一些所述柱状物之外的其它柱状物之间。
8.根据权利要求7所述的阵列，其额外包含复数个平行位线导体，所述平行位线导体在所述第一方向上在所述沟槽内延伸跨越所述阵列并与所述源极和漏极离子植入物接触。
9.根据权利要求7所述的阵列，其中所述衬底内提供有一路径，所述路径用于编程电子以便自不含有所述源极和漏极离子植入物的一者的沟槽的邻近侧壁向上加速，并进入定位于所述沟槽之间的所述浮动栅极中。
10.根据权利要求7所述的阵列，其中所述源极和漏极离子植入物在所述第一方向上伸长穿过复数个所述柱状物。
11.根据权利要求10所述的阵列，其额外包含复数个平行位线导体，所述平行位线导体在所述第一方向上在所述沟槽内延伸跨越所述阵列并与所述伸长源极和漏极离子植入物接触。
12.根据权利要求6所述的阵列，其中所述选择栅极与所述第二栅极导体形成为一体。
13.根据权利要求6所述的阵列，其中所述选择栅极通过一夹于所述选择栅极与所述第二栅极导体之间的隧道电介质层而与所述第二栅极导体耦合。
14.根据权利要求6所述的阵列，其中所述栅极间电介质包括一两侧均由二氧硅层围绕的氮化硅层。
15.根据权利要求6所述的阵列，其中所述柱状物使其侧壁定向成与所述衬底表面垂直。
16.根据权利要求6所述的阵列，其中所述沟槽具有在一400至800纳米范围内的深度。
17.根据权利要求6所述的阵列，其额外包含位于所述沟槽内在所述选择栅极与所述沟槽底部之间的电介质，所述电介质比所述第二复数个栅极导体与所述浮动栅极边缘之间的电介质厚。
18.一种可擦除可重新编程非易失性存储器单元阵列，其形成于一半导体衬底的至少一部分上，其包含：
一柱状物二维阵列，所述柱状物跨越所述衬底在平面图中为矩形形状且由四个边缘相互自对准的元件分别形成，所述二维阵列包括所述衬底的一表面上的一栅极电介质层、所述栅极电介质上的一导电浮动栅极，所述浮动栅极上的一栅极间电介质层和所述栅极间电介质上的一导电控制栅极，
沟槽，其形成于所述衬底中所述个别柱状物之间并围绕所述个别柱状物，且在所述个别柱状物之间的间隔下方，
第一复数个平行栅极导体，其在一第一方向上延伸跨越所述阵列并与其在上方经过的所述柱状物的所述控制栅极接触，并在所述第一方向上延伸进入邻近的柱状物的浮动栅极之间的间隔中，和
第二复数个平行栅极导体，其在一第二方向上延伸跨越所述阵列，所述第一方向与所述第二方向互相垂直，所述第二栅极导体与所述第一栅极导体绝缘且在所述第二方向上延伸进入邻近的柱状物的浮动栅极之间的所述间隔中，
源极和漏极离子植入物，其在所述衬底中邻近的柱状物之间且在所述第二方向上延伸跨越所述阵列的一第一组替代沟槽的底部处，和
选择晶体管，其包括定位于邻近的柱状物之间且在一延伸跨越所述第二方向的第二组替代沟槽中的选择栅极，所述第一组替代沟槽与所述第二组替代沟槽彼此截然不同，所述选择栅极与延伸进入邻近的柱状物之间的间隔中的所述第二栅极导体的部分耦合，
藉此提供一存储器单元阵列，所述存储器单元分别包括两个源极和漏极离子植入物以及一在所述第二方向上位于其之间的选择晶体管。
19.根据权利要求18所述的阵列，其额外包含复数个平行位线导体，所述平行位线导体在所述第一方向上在所述沟槽内延伸跨越所述阵列并与所述源极和漏极离子植入物接触。
20.根据权利要求18所述的阵列，其中所述源极和漏极离子植入物在所述第一方向上伸长穿过复数个所述柱状物。
21.根据权利要求20所述的阵列，其额外包含复数个平行位线导体，所述平行位线导体在所述第一方向上在所述沟槽内延伸跨越所述阵列并与所述伸长源极和漏极离子植入物接触。
22.根据权利要求18所述的阵列，其中所述选择栅极与所述第二栅极导体形成为一体。
23.根据权利要求18所述的阵列，其中所述选择栅极通过一夹于所述选择栅极与所述第二栅极导体之间的隧道电介质层而与所述第二栅极导体耦合。
24.一种可擦除可重新编程非易失性存储器单元阵列，其形成于一半导体衬底的至少一部分上，其包含：
电荷存储元件的一矩形阵列，所述电荷存储元件形成于所述衬底的一表面上，沟槽，其形成于所述衬底中至少一些所述电荷存储元件之间，
伸长控制栅极，其延伸跨越电荷存储元件并具有向下延伸于其之间的部分，和选择晶体管栅极，其定位于至少一些所述沟槽内并通过一夹于所述选择晶体管栅极与所述向下延伸的控制栅极部分之间的隧道电介质层而与所述向下延伸的控制栅极部分耦合。
25.根据权利要求24所述的阵列，其中所述电荷存储元件为导电浮动栅极。
26.根据权利要求24所述的阵列，其中所述隧道电介质层具有一在0.5至4纳米范围内的厚度。
27.根据权利要求24所述的阵列，其额外包含所述选择晶体管栅极与所述沟槽底部之间的电介质层，所述电介质层比所述控制栅极与所述电荷存储元件之间的电介质层厚。
28.一种在一半导体衬底的至少一部分上形成一可擦除可重新编程非易失性存储器单元阵列的方法，其包含：
在所述衬底的一表面的至少所述阵列部分上形成一第一电介质层，
在所述第一电介质层上的至少所述阵列部分上方形成一第一导电材料层，
在所述第一导电材料层上方形成一第二介电材料层，
在所述第二电介质层上方形成一第二导电材料层，
各向异性地蚀刻一第一组通道穿过所述第一导电材料层和所述第二导电材料层、所述第一介电材料层和所述第二介电材料层并进入所述衬底表面中以在其中形成沟槽，所述第一组通道和沟槽在一跨越所述阵列部分的方向上伸长，并在一跨越所述阵列部分的第二方向上隔开，所述第一方向与所述第二方向互相垂直，
其后，各向异性地蚀刻一第二组通道穿过所述第一导电材料层和所述第二导电材料层、所述第一介电材料层和所述第二介电材料层并进入所述衬底表面中以在其中形成沟槽，所述第二组通道和沟槽在跨越所述阵列部分的所述第二方向上伸长并在跨越所述阵列部分的所述第一方向上隔开，
藉此留下一柱状物阵列，所述柱状物跨越所述阵列部分并由所述第一组和第二组通道和沟槽围绕，和
其后，形成一组导体，所述导体延伸跨越并接触作为所述柱状物的一部分而保留的所述第二导电材料层，所述一组导体在所述第一方向上伸长且在所述第二方向上隔开。
29.根据权利要求28所述的方法，其进一步包含其后形成一第二组导体，所述导体延伸跨越其中间具有电介质的所述一组导体，所述第二组导体在所述第二方向上伸长且在所述第一方向上隔开。
30.根据权利要求29所述的方法，其中形成所述一组导体和所述第二组导体中的每一者包括使所述导体延伸进入邻近的柱状物之间的所述通道中达到至少使邻近的柱状物的浮动栅极在所述第一方向和所述第二方向上互相遮蔽的程度。
31.根据权利要求29所述的方法，其进一步包含，在形成所述第二组导体之前，沿所述第二方向在至少一些所述柱状物之间的位置处将离子植入所述沟槽中，藉此形成源极和漏极区域。
32.根据权利要求31所述的方法，其中形成所述第二组导体包括使所述第二组导体沿所述第二方向在至少一些所述柱状物之间的尚未形成源极和漏极区域且其间具有电介质的位置中延伸进入所述沟槽中，藉此在所述第二方向上使邻近的柱状物的浮动栅极相互隔离并充当选择晶体管栅极。
33.根据权利要求32所述的方法，其中形成所述一组导体包括使所述一组导体在所述第一方向上延伸进入邻近的柱状物的浮动栅极之间的所述通道中，藉此在所述第一方向上使邻近的柱状物的浮动栅极相互隔离。
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