CN1909198A

CN1909198A - 非易失性存储单元及其制造方法

Info

Publication number: CN1909198A
Application number: CNA2006101015692A
Authority: CN
Inventors: 何家骅; 赖二琨; 吕函庭
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2005-08-04
Filing date: 2006-07-12
Publication date: 2007-02-07
Anticipated expiration: 2026-07-12
Also published as: US20070031999A1; US7468299B2; CN100463123C

Abstract

形成非易失性存储单元的方法，其包括：(a)提供一个至少有两个源极/漏极区的半导体衬底，以及一种介质材料沉积于该衬底的至少两个源极/漏极区的至少一区上方，其中该介质材料有一裸露表面，且该至少两个源极/漏极区被一个有裸露表面的凹槽分开，该凹槽向下延伸至该衬底内，直至该至少两个源极/漏极区的下方；(b)形成一个电荷陷获层于该介质材料以及该凹槽的裸露表面上方；以及(c)形成一个栅极于该电荷陷获层上方。

Description

非易失性存储单元及其制造方法

技术领域

本发明涉及半导体元件非易失性存储单元的制造方法，及可改善表现性质，和利用根据本发明的方法所制造的非易失性存储单元。本发明尤其涉及具有延长沟道尺寸但不相对增加整体长度的非易失性存储单元及其制造过程，与沉积于栅极和源极/漏极区之间的介质材料。

背景技术

非易失性存储器(“NVM”)指的是，含有非易失性存储单元的元件在电源供应被切断的情况下，半导体存储器仍可以继续储存信息。非易失性存储单元包括掩模只读存储器(Mask ROM)，可编程只读存储器(PROM)，可擦除可编程只读存储器(EPROM)，电可擦除可编程只读存储器(EEPROM)，以及闪速存储器。非易失性存储器除了广泛的应用于半导体工业外，还可以作为避免编程信息损失的存储器。一般而言，非易失性存储器根据元件终端使用的需求为可编程的、可读取的、和/或可擦除的，并且编程信息可长时期储存。

信息技术市场在过去二十年来急速地生长，便携式电脑以及电子通讯产业成为超大规模集成电路(VLSI)以及超特大规模集成电路(ULSI)半导体设计主要的驱动力。因此，低消耗电量，高密度，以及可再编程非易失性存储器受到广大的需求。而这种可编程及可擦除存储器在半导体工业中成为不可或缺的元件。

存储器容量需求的提升，已经转变为集成度以及存储器密度的高度需求。双比特存储单元可在一个存储单元内储存二个比特的信息，这是先前技术中所公知的，但未得到普遍的应用。某些双比特存储单元有多重临界电压，每两个临界电压一起储存一个不同的比特。而其他的双比特存储单元则有两个分开的储存端，且分别将一个比特存于存储单元的一端。氮化只读存储器是上述后一种双比特存储单元的一种。

氮化只读存储器为一种电荷陷获(charge-trapping)半导体元件，用于储存信息。一般而言，氮化只读存储器由金属氧化物半导体场效应晶体管组成，其中该金属氧化物半导体场效应晶体管具有一氧-氮-氧化物(ONO)栅极介质层，并沉淀于栅极和源极/漏极半导体材料之间。氧-氮-氧化物栅极介质层中的氮化层可在编程时，以局域化的方式陷获电子。电荷局域化指的是以氮化材料储存电荷，而无电荷侧面移动贯穿氮化层的能力。这与传统的浮动栅极技术形成对比，浮动栅极为导体，且电荷侧面分布于整个浮动栅极里。对氮化只读存储器元件中电荷陷获层的编程(例如电荷注入)，可通过沟道热电子(“CHE”)注入的方式实现。对氮化只读存储器元件的擦除(例如电荷去除)可通过价电子带到传导带的热空穴遂穿实现。通过公知的电压应用技术，储存电荷可以重复地被编程、读取、擦除、和/或再编程，而读取可在前向或反向两方向进行。局域化电荷陷获技术允许每一存储单元内有两个单独的位，因此可使存储器密度加倍。

尽管局域化电荷陷获只读存储器，如氮化只读存储器，有每个存储单元存有两比特存储的优点，但工业上一直的需求是减少整体存储单元尺寸，而此需求会对此技术有不利的影响。在集成电路制造中，减小存储单元外观尺寸的制造趋势会造成有害的现象。特别是金属氧化物半导体场效应晶体管，会因此而缩短沟道长度。(例如源极和漏极间的距离)。当金属氧化物半导体场效应晶体管的沟道长度缩小时，接近源极和/或漏极消耗区域中的电荷会与沟道区域中的电荷相连，因此，会造成临界电压的偏移，并增加多余的穿透(punch-through)，并改变金属氧化物半导体场效应晶体管其他元件的特性。此效应被称作短沟道效应(short-channel effects)。许多在先技术已提出改善短沟道效应的方法，部分提出减少源极和漏极消耗区域的尺寸。然而，这样的减少会造成位线(源极/漏极)电阻增加的不良效应，换句话说，即会影响元件电压-电流特性，和/或增加元件热度的产生。

局域化电荷陷获双比特存储单元，如氮化只读存储器，所面临的另一问题，称作第二比特效应(second-bit effect)，在短沟道元件中更为显著。第二比特效应指的是一个储存比特(陷获电荷)对另一个比特的操作(如编程和/或读取)有不良效应。例如，在某些情况下，当利用沟道热电子注入编程的一个第二比特时，有可能会使一些电子意外的注入第一个比特位置上的电荷陷获层，特别是沟道长度较短以及第一和第二比特较接近的地方。由于此类型的意外电子注入，已编程的第一位可被重写(例如重新编程)，进而影响扩充比特下的空乏层宽度。此外，上述过度重写效应亦可能造成第二比特效应，于另一比特进行读取操作时，改变其临界电压。

存储单元，如那些利用沟道热电子编程，和/或利用价电子带到传导带的热空穴擦除方法的存储单元，所面临的另一问题为源极/漏极区和栅极间的击穿，这是由于源极/漏极区以及栅极间的高电压差。沉积于源极/漏极上方的埋藏扩散氧化材料，早已用于降低源极/漏极区和栅极间击穿的可能性。然而，当存储单元变的越来越小时，传统的埋藏扩散氧化则变的越无法避免或减小击穿，这是由于它们的介质性质在减小的尺寸下不够充足。

虽然在缩小电荷陷获存储单元尺寸时会遭遇这些问题，但对电荷陷获存储单元的制造、建构和使用的关注仍然继续生长。氮化只读存储器的技术最终仍期望能与传统浮动栅极技术竞争，以在许多非易失性存储器上应用。于是，希望能提供一个减小尺寸的电荷陷获非易失性存储器细胞结构，及其制造方式，可将短沟道效应、第二位效应、以及源极/漏极区和栅极间的击穿降到最小。

发明内容

本发明涉及半导体元件非易失性存储单元的制造方法，以及呈现改善的性能特性的非易失性存储单元，与根据本发明的方法所制造的非易失性存储单元。更具体地，本发明涉及具有延长的沟道尺寸，但不相对增加整体长度的非易失性存储单元及其制造，与沉积于栅极和源极/漏极区之间的介质材料。

本发明的一个实施例中，存储单元包括：(a)有至少两个源极/漏极区的一个半导体衬底；(b)一种介质材料沉积于该衬底表面的该至少两源极/漏极区的至少一区上方，其中该至少两个源极/漏极区用一个凹槽分离，该凹槽有一个表面向下延伸至衬底内，直至该至少两个源极/漏极区下方的一个深度；(c)一个电荷陷获层沉积于该介质材料以及该凹槽表面上；(d)一个栅极材料层沉积于该电荷陷获层上方。

在本发明另一个实施例中，其方法包括：(a)提供具有至少两个源极/漏极区的一个半导体衬底，以及一种介质材料沉积于该衬底的至少两个源极/漏极区至少一区上方，其中该介质材料有一裸露表面，以及该至少两个源极/漏极区用一个有裸露表面的凹槽分离，而该凹槽向下延伸至衬底内，直至该至少两个源极/漏极区下方的一深度；(b)形成一个电荷陷获层于该介质材料以及该凹槽所裸露表面上方；(c)形成一个栅极于该电荷陷获层上方。

根据本发明的部分优选实施例中，提供该半导体衬底包括(1)提供一个有延伸埋藏扩散注入区的衬底；(2)沉积介质材料于该衬底表面上一个或多个区域的延伸埋藏扩散注入区上方；(3)形成凹槽，该凹槽可向下延伸至衬底内，并通过该延伸埋藏扩散注入区，以形成该至少两个源极/漏极区域。

根据本发明，在其他优选方法实施例中，提供一个半导体衬底包括(1)于衬底内形成该至少两个源极/漏极区；(2)沉积该介质材料于该衬底表面一个或多个该至少两个源极/漏极区上方；(3)于该至少两个源极/漏极之间形成凹槽，且该凹槽向下延伸至衬底内，直至该至少两个源极/漏极区的下方。

在本发明的优选实施例中，非易失性存储单元包括氮化只读存储单元，其中电荷陷获层有一氮化层介于两介质层之间。在本发明的优选实施例中，存储单元优选情况下包括一个n沟道元件，其中该至少两个源极/漏极区为n型掺杂，而该衬底为p型掺杂。

在本发明的优选实施例中，介质材料沉积于该衬底的该至少两个源极/漏极区的至少一区上方，此介质材料包括一个高密度等离子介质材料。

根据本发明，非易失性存储单元呈现出极大的改善成果，包括降低第二比特效应，并限制了源极/漏极和栅极间的击穿。

附图说明

参考附图阅读可更深入地理解前述的发明内容以及本发明详细的叙述。为了阐明本发明，图示的实施例皆为优选实施例。然而，应当理解的是，本发明并不局限于所显示的精准排列与装置。

附图中：

图1是根据本发明实施例的氮化只读存储单元剖面图。

图2a到图2g是根据本发明实施例的氮化只读存储单元在各阶段的制造剖面图。

图3a与图3b是根据本发明的实施例的氮化只读存储单元的概略图示，其中图3b为沿着线3b-3b的剖面图。

图4a至图4d是根据本发明的另一实施例的氮化只读存储单元在各阶段的制造剖面图。

主要元件符号说明

1非易失性存储单元 10衬底

22，24，26源极/漏极区 30埋藏扩散介质势垒

32栅极介质层 34介质材料

40，42凹槽

50氧-氮-氧化物电荷陷获层

60栅极60 62多晶硅层

64金属硅化物层64 210衬底

222、224、226源极/漏极区(位线)

232薄栅极氧化层 234介质材料

236掩模层 237多晶硅层

238氮化硅层 240、242凹槽

245牺牲薄氧化物 250电荷陷获层

260栅极 262多晶硅层

264金属硅化物层

360a，360b，360c栅极

362多晶硅层 364金属硅化物层

350电荷陷获层 410衬底

422、424、426源极/漏极区 428延伸埋藏扩散层

450电荷陷获层 460栅极

440、442凹槽

具体实施方式

参考资料将详细地列于本发明与其优选实施例中，并加以图示说明。无论在什么情况下，文字叙述和图形中所用的相同或相似的数字指的是相同或相似部分。值得注意的是，图形仅为简化的型式并不为精确的尺寸。对于本公开，出于便利与清楚的目的，方向性术语，例如顶端、底部、左侧、右侧、上侧、下侧、其上、其下、向下后方、前方，适用于各个附图。用于下列图形描述的方向性术语，不应在所附的权利要求被明确提出的情况下，以任何方式作出限制本发明范围的阐释。尽管在此揭示了参照部分图示的实施例，但应该理解，这些实施例仅为举例说明，并不为其所限制。此外，在此所述的制造步骤及结构并不概括完整的集成电路制造流程。本发明可与各式传统使用的集成电路制造技术共同实行。

图1示出了根据本发明的一个优选实施例的非易失性存储单元元件1的部分。图1描述的存储单元部分由含有至少两个源极/漏极区22、24、26的衬底10所组成。该存储单元在栅极介质层32上方有一介质材料34，且两者皆位于源极/漏极区22、24、26上方。仅只有介质材料34，或是使其与栅极介质层相结合，皆可作为埋藏扩散介质势垒。图1所示的实施例中，介质材料34与栅极介质层32共同组成一个埋藏扩散介质势垒30。在几个优选实施例中，介质材料34包括一高密度等离子介质材料。凹槽40、42向下延伸至衬底10内，并比源极/漏极区22、24、26更深入的深度。一氧-氮-氧化物(ONO)电荷陷获层50位于介质材料34与凹槽40、42表面。沉积在氧-氮-氧化物(ONO)电荷陷获层50上方的栅极60包括：(1)填满凹槽孔洞的多晶硅层62，以及(2)一个金属硅化物层64。

根据本发明的存储单元包括一个半导体衬底。在许多优选实施例中，该半导体衬底包括一种硅化金属。以标准技术所准备的硅晶片可用于制造合适的衬底。例如，合适的晶片可以下述过程制造，硅先由称作籽晶的小结晶生长，加以旋转，并由熔化的高纯度硅缓慢抽离，以形成圆柱状结晶。再将其切片成为薄片，最后进行磨平、镜面平滑抛光和洁净。

根据本发明的几个优选实施例，硅半导体衬底包括p型硅。通常，根据本发明的优选实施例所使用的p型硅衬底，包括少量p掺杂(p-doped)的硅晶片。在本发明的部分实施例中，源极/漏极区含有n+掺杂注入，因此少量的p掺杂可成为存储单元编程和读取的优点，这是因为PN结的反向偏置。硅的P型掺杂可以任何合适的方式实现，如由二氟化硼(BF2)或镓，或其他任何缺乏自由电子元素的注入，皆可用于半导体材料。而优选的p型掺杂剂量由10¹¹/cm³到10¹⁴/cm²。更优选的剂量由10¹²/cm²到10¹³/cm²。

应当理解，当本发明中许多优选实施例描述NPN结时，本发明的存储单元还包括PNP型半导体元件，以及本发明可制造PNP型存储器的方法，同时所描述的NPN其中的半导体衬底由p型硅所组成，且含有两个或多个由n型掺杂所形成的源极/漏极区。

根据实施例的存储单元至少有两个源极/漏极区。如本领域的技术人员所知，每一存储单元包括两个源极/漏极区，每一区皆可作为一个源极或个一漏极，其依赖于所提供电压的位置。此处“源极/漏极区”一词，指的是这类区域的双重性质，即依照所提供的电压可作为漏极或源极。

当提及根据本发明的存储单元中特定的操作时，其中一区可作为源极而另一区可作为漏极，“源极”和“漏极”一词可分别代表特定的区域。然而，无论使用哪个词汇，皆不应被阐释为该区域功能的限制，或局限本发明源极/漏极的特定位置。

根据本发明的存储单元包括一个半导体衬底，其中有多于两个由若干个存储单元所构成的源极/漏极区。任何一源极/漏极区皆可作为两相邻区域的一个源极或漏极，或为与一个方向相邻源极的漏极，以及与另一个反向相邻漏极的源极。例如图1中，其中源极/漏极区22和源极/漏极26当作漏极时，源极/漏极区24可作为区22与区26两者的源极，或当两者皆作为源极时，可作为两者的漏极。另外，当源极/漏极区22作为源极时，源极/漏极区24可作为区22左方的漏极，以及当区26作为漏极时，作为其右方的源极。

通常，该至少两个源极/漏极区，每一区中的一个区域皆有某种程度的掺杂，且此掺杂与衬底所采用的掺杂互补。换句话说，若采用一个p型衬底，则该源极/漏极区域则为n型掺杂，反之亦然。因此，在优选实施例里，由p型硅组成衬底，该至少两个源极/漏极区则为n+掺杂区，以有高剂量的n型掺杂为优选。在本发明的另一优选实施例中，n+掺杂包括由一种或多种由砷、磷、氮所选的的元素的离子注入，其中离子注入的剂量约为5×10¹⁴/cm²到5×10¹⁵/cm²。该至少两个源极/漏极区于硅衬底注入的深度，可延伸到衬底表面下30至200纳米，根据技术代(generation)和元件的节点而有所不同。(举例而言，如最小特征尺寸，130纳米)。例如，本发明的一个实施例中，有一个130纳米代的节点，该至少两个源极/漏极区的注入深度，由衬底表面测量可深入衬底约100纳米。

在部分优选实施例中，衬底表面下方有一个延伸的埋藏扩散。如图4a所示，部分的衬底410以剖面图表示，而延伸的埋藏扩散层428则沿着该部分衬底410的长度。不论终端元件为NPN或PNP结的存储单元，该延伸埋藏扩散可包括p型或n型掺杂。在延伸埋藏扩散的P型掺杂以及掺杂剂量，可包括一种或多种选自砷、磷、氮元素的离子注入，如上所述，其中离子注入的剂量约由5×10¹⁴/cm²到5×10¹⁵/cm²。延伸埋藏扩散通常延伸横越衬底，并稍微大于存储单元阵列所占据的区域，或与其一致。例如随意一个尺寸，若存储单元阵列占据硅晶片的区域约10μm×100μm，那么延伸埋藏扩散层约为10μm×100μm或稍大，可注入存储单元阵列所在的衬底内。

根据本发明的该存储单元至少两个源极/漏极区，由一凹槽所分隔，此凹槽具有一个表面向下延深至硅衬底内，直至一个深度低于该至少两个源极/漏极区的位置。该凹槽深处以低于源极/漏极区底部至少50至300纳米为优选情况。如本发明的实施例之一，该凹槽深处低于埋藏扩散注入区约200纳米，而该埋藏扩散注入区由一凹槽宽度约200纳米的存储单元的源极/漏极区所组成，且该埋藏扩散注入区的深度可延伸至衬底表面下约100纳米。此处“凹槽宽度”指的是，由源极端横越凹槽到漏极端的距离，然而“沟道长度”指的是凹槽下方由源极到漏极的距离。在此“凹槽深度”指的是由源极/漏极区底部所测得的凹槽深度，以及“总凹槽深度”乃由衬底表面所测得的凹槽深度。因此，在上述实施例中，凹槽深度约为200纳米，并且总凹槽深度约为300纳米。本发明的优选实施例，凹槽深度对凹槽宽度之比约为1∶1至3∶1，以1∶1为优选比例。

根据本发明，下列的详述是关于部分优选实施例的方法，利用形成一个延伸于延伸埋藏扩散的凹槽，该至少两个源极/漏极区可在延伸埋藏扩散注入后形成。该凹槽提供一个分隔，其中凹槽一边的延伸埋藏扩散包括一源极/漏极区，凹槽另一边的延伸埋藏扩散包括一第二源极/漏极区。本发明的优选实施例中，其中由延伸埋藏扩散开始，可提供存储单元阵列，形成多重凹槽，并延伸于延伸埋藏扩散，因此埋藏扩散注入(掺杂区)创造多重不连续区域，每一区可作为源极/漏极。

根据本发明，存储单元包括介质材料，且该介质材料优选地位于衬底表面上，而衬底则位于至少两个源极/漏极区的至少一区上方。在本发明的某些优选实施例中，介质材料沉积于衬底表面上该至少两个源极/漏极区的至少一区上方，且以高密度等离子介质材料，或其他任何能完全填满小(例如亚微米)空间的材料为佳，且以出现最少孔洞，甚至是无孔洞较优选。介质材料包括高密度等离子介质材料为优选。例如，本发明的一个实施例中，蚀刻图案间隔小于0.15μm的，可以厚度约为100纳米的高密度等离子介质材料填充(或其他能够完全填充间隔的材料)，并检测不到任何孔洞存在。一般而言，蚀刻图案间隔之比，以蚀刻图案间隔深度比蚀刻图案间隔宽度定义，且可高达5。

在本发明的部分优选实施例中，存储单元可有介质材料，优选位于衬底表面每一源极/漏极区上方，并以高密度等离子介质材料为佳。而在其他优选的实施例中，存储单元还包括栅极氧化层，并最好介于硅衬底和介质材料之间。栅极氧化层可在衬底表面上热生长，而在衬底含硅的优选实施例中，栅极氧化层可适当地包括二氧化硅。在本发明的部分优选实施例中，高密度等离子介质材料可包括氧化物。而在大部分的优选实施例中，高密度等离子介质材料会包括二氧化硅。

根据本发明，存储单元还包括沉积于介质材料和凹槽表面的电荷陷获层。此处所述的“电荷陷获层”指的是能够陷获局域化电荷的一个结构层，其中局域化指的是被陷获的电子，若有的话，于陷获层中呈现出一点侧面移动。一般而言，电荷陷获层可包括一个底部势垒层，提供某一程度的绝缘于衬底沟道区和非传导材料中间陷获层之间，以及一个顶部势垒层，作为中间陷获层以及栅极材料间的绝缘。电荷陷获层可为任何介质材料层或能够促进电子陷获的层。因此，为了促进电子陷获，电荷陷获层的势垒高度通常较低于两侧。(换言之，两势垒高度较高层将一势垒高度较低层夹在中间)。在氧化氮化氧化三层电荷陷获层中，氧化层的势垒高度约为3.1eV，而氮化层的势垒高度约为2.1eV。在此连接之下，会在中间层形成一个电子阱。

可替代的电子陷获层包括，氧-氮-氧化物三层，氧化物/氮化物双层介质，氮化/氧化物双层介质，ONONO多层，氧化物/氧化钽双层介质(SiO2/Ta2O5)，氧化物/氧化钽/氧化物三层介质(SiO2/Ta2O5/SiO2)，氧化物/钛酸锶双层介质(SiO2/SrTiO3)，氧化物/钡锶钛双层介质层(SiO2/BaSrTiO2)，氧化物/钛酸锶/氧化物三层介质层(SiO2/SrTiO3/SiO2)，氧化物/钛酸锶/钡锶钛三层介质层(SiO2/SrTiO3/BaSrTiO2)，氧化物/氧化铪/氧化物三层介质，或其他相似物(在每种情况下，所提及的第一层为底层，最后一层则为上层)。电荷陷获层也可以包括二氧化硅层，其中有两个多晶硅分隔岛介于两二氧化硅层之间。

在部分优选实施例中，电荷陷获层包括氧-氮-氧化物结构(氧化物层-氮化物层-氧化物层)甚至优选的二氧化硅/氮化硅/二氧化硅。根据本发明优选实施例，氧-氮-氧化物电荷陷获层的厚度约为3至10纳米。氧-氮-氧化物电荷陷获中间层厚度约为5到10纳米。顶部氧化物层厚度则约为5至15纳米。而更优选的是，氧-氮-氧化物层包括一个厚度约为5至10纳米的底部氧化物层，和厚度约为5至15纳米的顶部氧化物层。

在那些电荷陷获层包括二氧化硅/氮化硅/二氧化硅(SiO2/Si3N4/SiO2)的优选实施例中，其中两个二氧化硅层之一或二层可为含硅较丰富的二氧化硅层。两个二氧化硅层之一或二层可为含氧较丰富的二氧化硅层。两个二氧化硅层之一或两者可为热生长或沉积氧化物。两二氧化硅层之一或两者可为热生长或沉积氧化物可为氧化氮层。氮化物可为含硅丰富的硅化层或含氧的氮化硅。氮化物亦可为含氮丰富的氮化硅层。

根据本发明的存储单元还包括一个栅极材料层，且沉积于电荷陷获层上方。栅极材料层以包括多晶硅层为优选情况，其可为n型或p型掺杂，以及一个金属硅化物层沉积于多晶硅层上方。沉积于电荷陷获层上的多晶硅层，若由介质材料顶部测量，其厚度约为200至500纳米，而此介质材料乃沉积于衬底表面源极/漏极区上方。在本发明的优选实施例中，多晶硅可为n型掺杂。化学/机械抛光过程可用以平整化由凹槽所造成的多晶硅表面轮廓。根据本发明实施例的金属硅化物栅极层可包括选自硅化钨、硅化钛、硅化钴以及硅化镍的金属硅化物材料。金属硅化物厚度以约60至200纳米为佳。

根据本发明，制造存储单元的方法将在图2a至2g、图3a和3b以及图4a至4d中描述。

根据本发明的方法包括，提供一个至少有个两源极/漏极区的半导体衬底，以及一个介质材料沉积于该衬底上，至少两个源极/漏极区的至少一区上方，其中至少两个源极/漏极区为一凹槽所分离，该凹槽向下延伸至衬底内，并低于该至少两源极/漏极区下方，如以上参照本发明的存储单元所述的。

参照图2a至2g，根据本发明的一个优选方法实施例，图2a中，提供一个已稍微掺杂的硅衬底210，其中以p型掺杂为优选情况。薄栅极氧化层232可沉积于衬底表面210上方。栅极氧化层可经由任何已知方法形成，其中以利用公知的热氧化程序的热生长为优选情况。在其他优选实施例中，薄栅极氧化层可生长至约5至20纳米厚。薄栅极氧化层可在蚀刻过程中，作为一停止层。在选择栅极氧化层形成后，掩蔽层236沉积于衬底表面上方，或如图2a所示，于栅极氧化层表面上。优选情况下，掩蔽层包括多层，如较低的多晶硅层237，以及较高的氮化硅层238，但可包括单一掩蔽材料。在掩蔽层包括多晶硅层与氮化硅层的部分优选实施例中，多晶硅层厚度约为30至150纳米，而氮化硅层厚度约为20至200纳米。掩蔽层可沉积于衬底表面上，或利用公知的掩蔽技术沉积于栅极氧化层上方。

在掩蔽层形成之后，源极/漏极区(位线)图形可在掩蔽层中蚀刻。根据本发明优选存储单元阵列的形成，源极/漏极区所包括平行线(位线)的间距距离相等。因此在掩蔽层中，蚀刻图形包括规则间距的平行线。掩蔽层的蚀刻可由任何公知的蚀刻技术完成。根据本发明的优选方法，其中掩蔽层包括多晶硅以及氮化硅，蚀刻则可利用反应离子蚀刻(RIE)器具以两步实现。在第一步中，氮化层可利用三氟甲烷(CHF₃)，和/或氟甲烷(CH₃F)，和/或氧气(O2)，和/或其他的化学去除。在第二步中，多晶硅掩蔽层可以利用氯气(Cl₂)，和/或溴化氢(HBr)，和/或氧气(O₂)，和/或氩气(Ar)，和/或其他化学去除，并停留在薄栅极氧化层，该层可选择是否要显现。在某些优选实施例中，薄栅极氧化层有助于抑制蚀刻侵入衬底。

在源极/漏极区(位线)图案在衬底上被蚀刻之后，源极/漏极区(位线)(222、224、226)可在衬底内形成，并以由离子注入为优选情况。如上所述，源极/漏极区以包括n型掺杂区为优选情况。无论是p型或n型掺杂，皆可利用离子注入的方式实行。根据本发明源极/漏极区形成的优选方法中，衬底上蚀刻图案所裸露出区域的n+掺杂，可利用如砷、磷、氮或其他如上述可替代的元素以离子注入实现，剂量约为5×10¹⁴/cm²到5×10¹⁵/cm²。注入深度约为30至200纳米。

一旦源极/漏极区形成，介质材料234可沉积于一个或多个源极/漏极区上，甚至以沉积在全部区域上为最优情况。蚀刻掩蔽层236亦作为介质材料234沉积的图案。介质材料包括高密度等离子介质材料的优选实施例中，可利用高密度等离子化学气相沉积(HDPCVD)沉积高密度等离子材料，并在适当的压力和电压下，使用硅甲烷等离子为优选情况，而此电压可达成良好高密度等离子(HDP)介质材料填充。

介质材料沉积后，即可形成凹槽。一般而言，介于沉积介质材料间的剩余掩蔽层材料，会沿着于掩蔽层材料下方的栅极氧化材料(若有呈现)部分被去除。接着，可形成延伸入衬底内的凹槽。在此法中，介质材料可作为凹槽形成的掩蔽。如图2b所示，在特定优选实施例中，该掩蔽氮化硅部分，以及一些例子中，高密度等离子介质材料的小部份，该小部份包括任何沉积于掩蔽层顶部的介质材料，可以溶剂湿蚀刻技术去除，并以热磷酸为最佳。其后，如图2c所示，可去除图2b所示的多晶硅层237，栅极氧化层232，以及部分衬底材料210，以形成剩余的凹槽240、242。更优选的是，凹槽蚀刻的深宽比(aspectratio)约为1.5至3。在此所提及的“凹槽蚀刻的深宽比”，是由凹槽表面所测的凹槽蚀刻深度，与其宽度之比。

在本发明的部分优选实施例中，凹槽形成还包括凹槽裸露表面的处理。以蚀刻形成凹槽后，凹槽的裸露表面可能是粗糙和不规则的，因而加以处理，以提供优选表面来形成电荷陷获层。这也可称作凹槽非局域化的去除。根据本发明特定的优选实施例，其中表面处理如图2d和2e所示，可在凹槽的裸露表面实行，一个牺牲薄氧化物245可在凹槽所裸露的表面上方形成，并随后去除。牺牲薄氧化物245由高温炉热生长，具有10纳米的厚度。优选情况下，牺牲薄氧化物以非侵蚀性技术去除，如轻微的湿蚀刻或蒸发。以稀释的氢氟酸(HF)蚀刻为最佳。去除牺牲薄氧化物的凹槽240、242，如图2e所示。

形成凹槽之后，电荷陷获层可以形成于介质材料和裸露部份以及已处理表面的凹槽上方。图2f示出根据本发明优选的方法电荷陷获层250形成后的位置。在本发明的部分优选实施例中，其中电荷陷获层包括氧-氮-氧化物层，此三层分别形成。底部氧化物层形成后，随后形成氮化物层，最后再形成顶部的氧化物层。

形成电荷陷获层后，栅极可形成于电荷陷获层上方。图2g示出根据本发明优选方法的栅极260形成后的位置。部分优选实施例中，栅极包括多层材料。例如，栅极的形成如图2g所示，首先可形成一多晶硅层262，接着再形成金属硅化物层264于多晶硅层上方。

根据本发明，包括存储单元的存储单元阵列中，栅极图案化成有规则间距的平行线，并垂直于源极/漏极区(位线)。图案化可用已知的掩蔽和蚀刻技术实现。图3a和b则示出栅极图案化。栅极(360a、360b、360c)则显示于图3b。图3b是为沿着图3a中，线3b-3b的图示。如图3b，多晶硅层362与金属硅化层364以垂直于源极/漏极区(位线)的多行被图案化。电荷陷获层350在栅极间沿着整个衬底表面延伸。然而，电荷陷获层只能位于栅极下方。

根据本发明的另一优选实施例，如图4a所示，衬底有一延伸的埋藏扩散428位于衬底表面410下方。接着，掩蔽、图案化蚀刻、高密度等离子介质材料为优选的介质材料、沉积等步骤可被实行，以提供如图4b的结构。然后如图4c，利用沉积介质材料作为凹槽440、442的掩蔽，图4b中，先前沉积的掩蔽可被去除，以形成凹槽。此法中，如图4c所示，至少两源极/漏极区422、424、426由延伸埋藏扩散层428形成。最后，图4d所示，可形成与上述其他实施例相关的电荷陷获层450以及栅极460。

应当理解，上述的实施例可经由本领域的技术人员改变，但仍不背离其广泛的发明概念。因此本发明并不局限于已揭示的特定实施例，而是意图在所附的权利要求中涵盖其修改，以定义本发明真正的精神与范围。

Claims

1、一种形成非易失性存储单元的方法，其包括：

提供一个半导体衬底，该半导体衬底有着至少两个源极/漏极区以及一个介质材料沉积于该衬底的该至少两个源极/漏极区的至少一区上方，其中该介质材料有一个裸露的表面，以及其中该至少两个源极/漏极区由一个有一个裸露表面的一个凹槽分离，其中该凹槽向下延伸至该衬底内直至该至少两个源极/漏极区下方的一个深度；

形成一个电荷陷获层于该介质材料与该凹槽的裸露表面上方；以及

形成一个栅极于该电荷陷获层上。

2、如权利要求1所述的方法，其中该介质材料包括一个高密度等离子介质材料。

3、如权利要求1所述的方法，其中所述提供该半导体衬底包括：提供具有延伸埋藏扩散注入区的一个衬底；沉积该介质材料于该衬底表面上一或多个区域延伸埋藏扩散注入区的上方；以及形成该凹槽且向下延伸至衬底内并穿过该延伸埋藏扩散注入区，以形成该至少两个源极/漏极区。

4、如权利要求3所述的方法，其中沉积该介质材料包括：沉积一个掩蔽层于该衬底的该表面上方；蚀刻该掩蔽层以形成一个图形；以及沉积该介质材料于该蚀刻图形的空隙区域里。

5、如权利要求1所述的方法，其中提供该半导体衬底包括：形成该至少两个源极/漏极区于该衬底内；沉积该介质材料于该衬底表面一个或多个至少两个源极/漏极区的上方；以及形成该凹槽于该至少两个源极/漏极区之间，该凹槽向下延伸至该衬底内直至该至少两个源极/漏极区下方。

6、如权利要求5所述的方法，其中形成该至少两个源极/漏极区以及沉积该介质材料包括：提供一个衬底，其具有一个栅极氧化层沉积于该衬底的一个表面上方；沉积一掩蔽层于该栅极氧化层上方；蚀刻该掩蔽层以形成一个图形；在该衬底的一个或多个蚀刻图形区域内形成该至少两个源极/漏极区；以及沉积该介质材料于一个或多个蚀刻图形区域内于至少一个该源极/漏极区上。

7、如权利要求6所述的方法，其中该掩蔽层包括一个多晶硅层沉积于该栅极氧化层上以及一氮化硅层沉积于该多晶硅层上方。

8、如权利要求5所述的方法，其中该介质材料沉积于该至少两个源极/漏极区的上方并作为形成该凹槽的一个掩蔽层。

9、如权利要求1所述的方法，其中提供该半导体衬底包括在该衬底内蚀刻该凹槽，以及将该蚀刻凹槽的该裸露表面进行表面处理。

10、如权利要求9所述的方法，其中将该蚀刻凹槽的该裸露表面进行表面处理裸露包括形成一个牺牲薄氧化层于该裸露表面上，以及去除该牺牲薄氧化层。

11、如权利要求1所述的方法，其中该至少两个源极/漏极区以离子注入形成。

12、如权利要求11所述的方法，其中该离子注入包括n型掺杂。

13、如权利要求12所述的方法，其中该n型掺杂剂量约为5×10¹⁴/cm²到5×10¹⁵/cm²。

14、如权利要求11所述的方法，其中该离子注入区的深度约为30纳米至200纳米。

15、如权利要求2所述的方法，其中该高密度等离子介质材料包括一氧化硅。

16、如权利要求1所述的方法，其中该电荷陷获层包括一氧-氮-氧化物层(ONO)。

17、如权利要求16所述的方法，其中该氧-氮-氧化物层包括一层厚度约3纳米至10纳米的底部氧化层，一层厚度约为5纳米至10纳米的中间氮化层，以及一层厚度约为5纳米至15纳米的顶部氧化层。

18、如权利要求1所述的方法，其中该栅极包括一多晶硅层形成于该电荷陷获层上方以及一个金属硅化物层形成于该多晶硅层上。

19、如权利要求18所述的方法，其中该多晶硅层的厚度约为200纳米至500纳米，其由沉积于该衬底表面一个或多个至少两个源极/漏极区上方的介质材料顶部起测量，以及该金属硅化物层有一厚度约为60纳米至200纳米。

20、如权利要求1所述的方法，还包括该栅极的平整化。

21、如权利要求18所述的方法，还包括在该金属硅化物层形成前平整化该多晶硅层。

22、如权利要求1所述的方法，其中该金属硅化物层包括至少一个选自硅化钛，硅化钨，硅化钴以及硅化镍的化合物。

23、一种存储单元，包括：

一个半导体衬底，有着至少两个源极/漏极区；

一种介质材料沉积于该衬底的该至少两个源极/漏极区至少一区上方的一个表面；

其中该至少两个源极/漏极区以一凹槽分离，该凹槽有一表面向下延伸至该衬底内直至该至少两源极/漏极区的下方一个深度；一个电荷陷获层沉积于该介质材料以及该凹槽表面上方；以及

一个栅极材料层沉积于该电荷陷获层上方。

24、如权利要求23所述的存储单元，其中该介质材料包括一高密度等离子材料。