CN1913365B - 可编程逻辑器件集成电路上用于高速串行数据发射机的串行化器电路 - Google Patents

可编程逻辑器件集成电路上用于高速串行数据发射机的串行化器电路 Download PDF

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Abstract

用于一可编程逻辑器件(PLD)或类似装置上的高速串行数据发射机电路的串行化器电路，其包含将具有任一数据宽度的并行数据转换为串行数据的电路。该串行化器电路还可以工作在一宽频率范围内的任一频率上，并可以利用参考时钟信号，该参考时钟信号具有与并行数据速率和/或串行数据速率相关的多种关系中的任一关系。该电路在各个方面都是可配置/重配置的，其中至少一些配置/重配置是可以动态控制的(即，在PLD的用户模式工作期间)。

Description

可编程逻辑器件集成电路上用于高速串行数据发射机的串行化器电路
本申请要求2005年8月3日提交的美国临时专利申请60/705,682号和2005年8月12日提交的美国临时专利申请60/707,615号的权益，在此并入这两个申请的全文作为参考。 
技术领域
本发明涉及可编程逻辑器件(PLD)及这种通用类型的其它集成电路(为方便起见一般统称为PLD)。更具体地，本发明涉及包含在PLD中的高速串行数据发射机电路。
背景技术
PLD是被规划为相对一般用途的器件。PLD可以被编程(配置)和/或以其他方式被控制，以满足PLD被设计支持的需求范围内的任何需求。PLD可以配备有高速串行数据通信电路，由此PDL可传输串行数据到PLD外部的电路和/或从PLD外部的电路接收串行数据。在此情况下，期望PLD中的高速串行数据通信电路能够支持PLD产品的各种用户想要使用的各种通信协议。
对于PLD中的高速串行数据发射机电路而言，这种电路典型需要执行的任务之一就是数据的串行化，其将典型在PLD核心逻辑电路中产生和/或处理的并行数据形式转换为串行数据形式，供发射机从PLD发射出去。本发明提供的串行化器电路能够在多种不同通信协议下以及在可能的数据速率的宽范围内执行此任务。按照本发明的电路可支持的数据速率的示例性范围是从622Mbps(兆位/秒)到6.5Gbps(千兆位/秒)。然而，此范围仅是举例，应该理解，如有需要，本发明的其它实施例也可以支持其它的数据速率范围。
发明内容
本发明提供一种可编程逻辑器件上的串行化器电路，其包括：并行数据源、第一多路复用器电路、第二多路复用器电路、第三多路复用器电路、另一个并行数据源和第四多路复用器电路；其中第一多路复用器电路接收来自所述并行数据的偶数位位置的位，并将这些偶数位逐一连续输出；第二多路复用器电路接收来自所述并行数据的奇数位位置的位，并将这些位逐一连续输出；第三多路复用器电路接收所述第一和第二多路复用器电路输出的连续位，并交替输出来自所述第一和第二多路复用器电路的这些位，从而产生所述串行化器电路的串行数据输出信号，其中所述第一和第二多路复用器电路中的每一个关于在从所述并行数据源接收后续并行数据之前，其输出到所述第三多路复用器电路的位数量方面是可由所述可编程逻辑器件上的存储电路的一输出信号控制的；其中另一个并行数据源的数据宽度比所述并行数据源的数据宽度宽；而第四多路复用器电路将并行数据从所述另一个源提供给所述源，该第四多路复用器电路可由所述存储电路的另一输出信号控制，如果所述另一个源的数据宽度大于所述源的数据宽度，则将来自所述另一个源的数据划分成子部分，该第四多路复用器电路将这些子部分逐一连续提供给所述源。
按照本发明的PLD中的高速串行数据发射机电路包括能够将具有多个数据宽度之一的并行数据转换为串行数据的串行化器或并串转换器(serializer)电路。例如，该串行化器电路能够将并行数据按照每次20位、每次16位、每次10位或每次8位转换为串行数据。该串行化器电路还优选地在一相当宽范围内的任一频率和/或数据速率下工作。该串行化器电路还优选地能够用参考时钟信号工作，所述参考时钟信号具有与该串行化器电路内使用的频率和/或数据速率相关的若干频率关系中的任意频率关系。可以提供多个串行化器通道，它们相互之间可以独立(或相对独立)工作，或者它们可以相互同步。优选地，该串行化器电路在各个方面是可配置及可重配置的，其可包括动态配置/重配置(即，在PLD的用户模式工作期间)。
通过附图和随后的详细描述，本发明的进一步特征、本质及各种优点将会更加清楚。
附图说明
图1是根据本发明构建的电路的说明性实施例的简要示意框图。
图2是根据本发明更详细地描述图1中某些部分的说明性实施例的简要示意框图。
图3与图2类似，是根据本发明图1中某些其它部分的说明性实施例的示意框图。
具体实施方式
图1示出了根据本发明构建的数据串行化器电路10的说明性实施例。通过介绍性的概述，图1中所示的是PLD的部分电路。串行化器10从PLD的物理编码底层(PCS)电路20接收并行数据，并将该数据以串行形式提供给PLD的发射机输出电路30。串行化器10还将串行数据输出施加给PLD的高速串行数据接收机电路40。(这就是所谓的串行数据的回送连接，提供用于测试目的。)
串行化器10通常仅是PLD上多个类似电路(通道或发射机通道)中的一个电路。这些通道中的若干个可以连接到时钟管理单元(CMU)电路50。例如，每个CMU 50可以连接四个通道10，并且PLD上可能有8个(或更多)通道10。每个通道10的运行的各个方面可以由PLD上的动态随机存取存储器(RAM)电路60的输出信号控制。电路60的RAM位可以随时更改，从而改变通道10中由这些变化的RAM位控制的功能的参数。
在图1所示的说明性实施例中，串行化器10能够处理由PCS 20输出的具有多个不同并行数据宽度中任意数据宽度和在一宽范围这种速率内的任意数据速率的数据。例如，由PCS 20输出的并行数据宽度可以是8、10、16或20位，并且串行位速率(对于由部件210输出的串行数据)可以是从大约622Mbps至大约6.5Gbps范围内的任意速率。这种灵活性使该电路能够支持大量不同通信标准或协议中的任何一种。无论采用何种并行数据宽度，PCS 20都在信号CLK_DIVTX的每个上升沿输出并行数据。
应该在此先解释为何显示串行化器10向TX电路30输出8个并行信号。这是由于同一串行数据输出信号以4个不同的相位输出，每一相位都是一个差分信号对。每个相位由串行数据信号的一个单位时间间隔(UI)来分隔(即，串行数据信号中1个位的持续时间)。这有助于TX电路30对PLD最终输出的串行数据信号给予预加强(pre-emphasis)。参见例如Tran等人在2006年2月1日提交的联合待审美国专利申请11/345,709号(代理人案 号No.174/426(A2184)，该申请共同转让给了本案申请人)，其提供了关于串行数据输出信号的此类预加强的更多信息。提供给接收机电路40的串行数据信号也是一个差分信号对。
在图1所示的说明性实施例中，每个CMU 50都包括两个锁相环(PLL)电路110a和110b。每个PLL电路110可接收一参考时钟信号，并能够用此时钟信号来产生四个另外的时钟信号。由每个PLL 110输出的四个时钟信号都是同一信号的移相复制(即，分别移相0°、90°、180°和270°)。例如，对于一特定通信协议来说，提供给PLL 110之一的参考时钟信号的频率是156.25MHz，并且PLL可输出频率为3.125GHz的时钟信号。(随着讨论的继续，这将变得更清楚，所讨论的说明性实施例包括可在时钟信号的两个沿都对串行数据进行计时的半速率能力。因此，此前提到的3.125Ghz时钟信号的例子能够支持6.25Gbps的串行数据速率。)
在每个与CMU 50相连的通道10中，多路复用器(mux)电路120允许该通道选择PLL 110a或PLL110b的输出信号供在通道中可能的进一步使用。多路复用器120进行的选择是可由电路60控制的通道10的功能之一。
由多路复用器120选择的时钟信号被提供给分频器电路130。电路130能够将提供给其的每个时钟信号的频率除以4、2、或1(实质上是分频的旁路)。电路130采用的分频因子是可由电路60控制的通道10的另一个功能。当各种通道工作于不同的数据速率时，可使用电路130的分频。例如一种情况，其中通道“1”和通道“0”使用同一时钟源，但通道“1”工作在6.5Gbps，而通道“0”工作在3.25Gbps。在这种情况下，必须通过通道“0”中的电路130将通道“0”中的时钟除以2。
电路130的输出信号被提供给局部时钟发生器电路140。电路140用其接收的信号来产生进一步的时钟信号，供通道10的并串转换器部件使用。由电路140产生的信号可以直接在并串部件中使用，也可以作为因此被使用的信号的密切前身。例如，电路140的输出信号可以包括一对相互之间相移为180°的高频时钟信号。这两个高频时钟信号可以在最终的串行位率的一半(因为和高频时钟信号频率相比，这两个信号能够共同使用从而有效地使串行位率加倍)。因此在先前提到的例子中，频率为3.125Ghz的高频时钟信号能够用于提供6.25Gbps的串行数据速率。这两个高频时钟信号可以 被称为HFCLK_P和HFCLK_N。
电路140还可以产生一对相互之间相移为180°的低频时钟信号。这两个低频时钟信号的频率可以是HFCLK信号频率的1/5(20/10位模式)或1/4(16/8位模式)。这两个低频时钟信号可以被称为LFCLK_P和LFCLK_N。(电路140的第5输出信号是CPULSE信号，它具有与LFCLK相同的频率，但当除以5时其占空比为20％，或者除以4时其占空比为25％)。因此很明显的是，电路140包括时钟分频器或除法器电路，其进一步对PLL时钟分频，以产生其向通道10的其它部件发送的某些时钟。电路140施加的分频(即除以5或除以4)是能被电路60控制的通道10的另一个功能。
全局时钟发生器电路150不是通道10的一部分。电路150与电路140类似，但并不产生仅仅在一个通道10中使用的输出信号，电路150产生两组输出信号——一组可在多达4个通道10(例如连接到一个CMU 50的4个通道)中使用，另一组可在多达8个通道10(例如连接到两个CMU 50的8个通道)中使用。需要注意的是，在这种连接中，CMU中的两个PLL 110的输出信号都提供给连接到该CMU的每个通道10中的多路复用器120。电路150的×4CLK[4:0]输出信号也提供给接到一个CMU 50的所有4个通道10。电路150的×8CLK[4:0]输出信号提供给接到2个CMU 50的所有8个通道10。电路150可以在一个或多个CMU 50中的一个选定的(或可选择的)PLL 110的输出信号上工作。
在每个通道10中，多路复用器电路160允许在该通道中的局部时钟发生器电路140的×1CLK[4:0]输出信号，全局时钟发生器电路150的×4CLK[4:0]输出信号，或全局时钟发生器电路150的×8CLK[4:0]输出信号之中进行选择。因此，取决于通信协议和实施的应用程序的需要，这种布局允许每个通道10相对独立地工作(使用×1CLK信号)，或与多达3个的其它通道10共同工作(使用×4CLK信号)，或与多达7个的其它通道10共同工作(使用×8CLK信号)。共同使用的通道可称为同步通道。多路复用器160进行的选择是能被电路60所控制的通道10的另一个功能。
由前述可知，取决于通道10所需的工作模式，时钟多路复用器电路160能够选择不同的时钟源。在单通道模式下，多路复用器160选择×1CLK[4:0]信号，从而使通道10工作在自己独立的数据速率下。在四通道模式下，多路复用器160选择×4CLK[4:0]信号，由此连接到CMU 50的多达 四个通道共用相同的时钟，从而使它们同步并且工作在相同的数据速率下。在八通道模式下，多路复用器160选择×8CLK[4:0]信号，由此多达八个通道共用相同的时钟，所以它们是同步的并且工作在相同的数据速率下。
多路复用器160的输出信号被提供给多路复用器电路170、时钟驱动器电路180，和(在低频时钟信号LFCLK_P和LFCLK_N的情况下)分频器电路190。
电路190可选的将低频时钟信号的频率除以2。当PCS 20正在以20位模式或16位模式提供并行数据时，使用该分频。如果PCS 20正在以10位模式或8位模式提供并行数据，低频时钟信号就绕过电路190中的2分频。在电路190中是否存在2分频是能被电路60控制的通道10的另一个功能。
电路190的输出信号是提供给多路复用器电路170的低频时钟信号。这些信号控制从PCS 20输入的并行数据。它们的频率(或其频率的属性)与PCS 20输出并行数据的速率相对应。多路复用器电路170还包括用于从电路190输出的低频时钟信号得到上述CLK_DIVTX信号的电路(或至少是路线)。如前所述，PCS 20在CLK_DIVTX信号的每个上升沿输出(8位、10位、16位或20位)并行数据。
时钟驱动器电路180驱动并平衡串行化器10其余部分的中央时钟。从下面的讨论可明显了解电路180的输出信号的本质。
如果多路复用器电路170工作在20位模式下(即，如果PCS 20正在输出20个并行位)，该电路就将20个并行数据位串行化为连续的两组，每组10个并行位。替代地，如果多路复用器电路170工作在16位模式下(即，如果PCS 20正在输出16个并行位)，该电路就将16个并行位串行化为连续的两组，每组8个并行位。另一种替代是，在10位模式和8位模式下，(即，PCS 20输出10个并行位或8个并行位)，这些数据仅通过多路复用器电路170的同步寄存器。换句话说，10个输入的并行位通过其并输出10个并行位，或输入的8个并行位通过其并输出8个并行位。从电路190施加到多路复用器电路170的时钟信号对电路170输入侧的寄存器电路计时。从电路180施加到电路170的时钟信号对电路170输出侧的寄存器电路计时。由前述电路170的讨论明显的是，在20位模式和16位模式下，电路170的输出寄存器电路必须以电路170的输入寄存器电路被计时的速率的2倍来进行计时。这 就是在电路190中进行2分频的原因。另一方面，在10位模式和8位模式下，电路170的输入和输出寄存器电路必须以相同的速率计时。这就是可选择在电路190中不分频的原因。在电路170中选择如何路由信号(例如，从输入到输出)是能被电路60控制的通道10的另一个功能。特别是，电路170是单/双宽度多路复用器电路。电路60能够控制电路170选择其双宽度模式(20/16位模式)或单宽度模式(10/8位模式)。
电路170输出中的偶数位位置的位被并行提供给多路复用器电路200a。在20位或10位模式下，其可多达5个位，或者在16位或8位模式下，其仅为4个位。电路170输出中的奇数位位置的位被并行提供给多路复用器电路200b。同样，取决于电路200a的相同的模式依赖性，其可为5个位或4个位。
提供给多路复用器电路200的时钟信号(来自时钟驱动器电路180)使电路200中的每一个都以最终串行数据位速率的1/2，按照一次一位的方式逐个输出其5个或4个位。这样，每个电路200都能够将接收的并行形式的5个或4个位转换为串行形式。选择从每个电路200输出多少个位位置是能被电路60所控制的通道10的另一个功能。
电路200a和200b的单个位输出被并行提供给每个多路复用器电路210a和210b。这些电路中的每一个都使用提供给它的时钟信号(来自电路180)，以在其2个输入信号中交替选择作为其输出信号。这个选择以通道10最终的串行数据输出位速率交替。因此，电路210a和210b中的每一个基本上是2到1多路复用器，其将所施加的每一对数据位从并行形式转换为串行形式。另外，电路210a和210b中的每一个都可以将典型的单端串行输出信号转换成一个差分信号对。电路210a还可以存储4个最近的串行输出位，并将其以并行形式(和以差分形式)提供给TX电路30中的输出预驱动器和驱动器电路的4个级(如在上面提到的Tran等人的参考文献中所示的)。如前所述，这样做有助于TX电路30在需要时给最终的串行数据输出信号的提供各种预加强。同样如前所述，电路210b向接收机电路40提供其差分、串行数据输出信号以作为测试目的的回路信号，如在本说明书前面描述的。
图2更详细地示出了图1中一部分的说明性实施例。图2示出了如前所述的将REFLCLK信号提供给CMU 50中的代表性TXPLL 110。PLL110的4个相位分布(或相位正交)的输出信号被提供给电路130/140，它们 可以进行4或5分频。在16位模式和8位模式下，使用4分频。在20位模式和10位模式下，使用5分频。HFCLK_P和HFCLK_N是电路130/140的还没有进行这个4分频或5分频的输出信号。LFCLK_P和LFCLK_N是电路130/140的已经进行了4或5分频的输出信号。因此，HFCLK信号的频率也就比LFCLK信号频率大4或5倍。LFCLK信号在最终串行化器电路200/210的并行输入侧使用。HFCLK信号在该电路的串行输出侧使用。
电路130/140的LFCLK_P输出信号还被提供给字节串行化器170的输出寄存器350、多路复用器310的一个可选择的输入端和2分频器电路190。电路190的输出信号被提供给多路复用器310的另一个可选择输入端。多路复用器310进行的输入选择由存储器位300控制，其可以是图1所示电路60的一部分。存储器位300的输出还被提供给或(OR)门330的一个输入端。在20位模式和16位模式下，存储器位300的输出信号为0。在10位模式和8位模式下其为1。尽管用HALFCLK表示多路复用器310的输出信号，但可以想到仅在20位模式和16位模式下，该信号的频率为LFCLK_P的频率的1/2。在10位模式和8位模式下，HALFCLK的频率与LFCLK_P的频率相同。
HALFCLK信号被提供给字节串行化器170的输入寄存器电路320的时钟输入端，还提供给PCS电路20(以使电路20输出的数据能够如图1中的CLK_DIVTX一样)。HALFCLK信号还被提供给或门(OR)330的第二输入端。或门330的输出信号被提供给多路复用器电路340的选择控制输入端。
寄存器电路320的输出信号中的10个(即来自该寄存器的位位置0:9)被并行提供给多路复用器电路340的10个上部可选择的输入端。寄存器电路320的其余10个输出信号(即来自该寄存器的位位置10:19)被并行提供给多路复用器340的10个下部可选择的输入端。在20位模式下，寄存器320的全部20个位位置包含来自PCS 20的数据。在16位模式下，寄存器320的位位置0:7和0:17包含来自PCS 20的数据。在10位模式下，寄存器320的位位置0:9包含来自PCS20的数据。在8位模式下，寄存器320的位位置0:7包含来自PCS 20的数据。由此描述可明显得知，在10位模式和8位模式下，多路复用器340总是选择其上部输入。由于在10位和8位模式下，存储元件300的输出为1，其使或门330的输出为1，与HALFCLK信号的电 平无关，所以会出现这样的情况。另一方面，在20位模式和16位模式下，多路复用器340将在其上部和下部输入之间进行交替选择。这是由于在20位模式和16位模式下，存储元件300的输出为0，其允许交替HALFCLK信号的电平，以触发或门330的输出，并由此触发多路复用器340进行的选择。
在10位模式和8位模式下，从寄存器320输出的数据通过多路复用器340的上部输入，到达寄存器350。寄存器320和350都以相同的速率被计时，因此数据只通过字节串行化器170。另一方面，在20位模式和16位模式下，数据交替从寄存器320的上部和下部位位置到达寄存器350。这就将寄存器320中并行存储的2个字节串行化。寄存器350以寄存器320计时速率的2倍进行计时，以完成字节的这种串行化。图2中寄存器350下游的电路与图1中电路170下游的电路相似。
图2示出了在×1模式工作的图1中电路的某些部分的说明性实施例，图3示出了在×4模式工作的这些部分的说明性实施例。图3中CMU50包括元件150、190’、和310’。存储元件300’连接到CMU 50。图3中CMU的元件150、190’、310’和300’分别与图2中的各个通道元件130/140、190、310和300相类似。元件110、150、310’和300’的输出信号被提供给连接到CMU 50的所有通道10。这允许所有这些通道一起工作在×4模式下，如本说明书前面描述的。从前面对图1和图2中相同或相似元件的描述可以明显得知图3中所有元件的工作方式。
本发明的电路中优选使用的动态触发器在Nguyen等人于2005年11月7日提交的第11/269,456号共同待审的美国专利申请中示出(该申请被共同转让给本案的申请人)。
可以理解前述内容仅是本发明原理的示例性说明，本领域技术人员在不脱离本发明的范围和精神情况下可做出各种变化。例如，此处提到的频率和位速率仅是举例，如有需要，也可以使用其它频率和/或位速率代替。通信通道10的数量可以与此处提及的数量不同。连接到每个CMU 50的通信通道10的数量可以不同。最终输出信号的预加强是可选的；如果提供预加强，其做法也可以与在此解释说明的不同。

Claims (13)

1.一种可编程逻辑器件上的串行化器电路，包括：
并行数据源；
第一多路复用器电路，其接收来自所述并行数据的偶数位位置的位，并将这些偶数位逐一连续输出；
第二多路复用器电路，其接收来自所述并行数据的奇数位位置的位，并将这些位逐一连续输出；
第三多路复用器电路，其接收所述第一和第二多路复用器电路输出的连续位，并交替输出来自所述第一和第二多路复用器电路的这些位，从而产生所述串行化器电路的串行数据输出信号，其中所述第一和第二多路复用器电路中的每一个关于在从所述并行数据源接收后续并行数据之前，其输出到所述第三多路复用器电路的位数量方面是可由所述可编程逻辑器件上的存储电路的一输出信号控制的；
另一个并行数据源，其数据宽度比所述并行数据源的数据宽度宽；以及
第四多路复用器电路，其将并行数据从所述另一个源提供给所述源，该第四多路复用器电路可由所述存储电路的另一输出信号控制，如果所述另一个源的数据宽度大于所述源的数据宽度，则将来自所述另一个源的数据划分成子部分，该第四多路复用器电路将这些子部分逐一连续提供给所述源。
2.如权利要求1中所述的电路，其中所述第一和第二多路复用器电路中的每一个是可控制的，以从所述并行数据源接收4个或5个位。
3.如权利要求1中所述的电路，其中所述第一和第二多路复用器电路中的每一个是可控制的，以在从所述源接收后续数据之前输出4个或5个位。
4.如权利要求1中所述的电路，其中所述另一个源的数据宽度可高达20位，而其中所述源可以仅接收高达10位。
5.如权利要求1中所述的电路，进一步包括：
时钟信号源；
通过一可选择因子对时钟信号进行分频，以产生一高频时钟信号的电路；以及
将所述高频时钟信号提供给所述第三多路复用器电路，以用于控制所述第三多路复用器电路输出哪一个接收的位的电路。
6.如权利要求5中所述的电路，其中所述可选择因子是4、2或1。
7.如权利要求5中所述的电路，进一步包括：
将所述高频时钟信号以另一可选择的因子进行分频，以产生一低频时钟信号的另一电路；以及
将所述低频时钟信号提供给所述第一和第二多路复用器电路，以用于控制这些电路何时从所述源接收位的电路。
8.如权利要求7中所述的电路，其中所述另一可选择的因子是4或5。
9.如权利要求1中所述的电路，其中所述串行化器电路是所述可编程逻辑器件上多个相似串行化器电路之一，其中所述可编程逻辑器件还包括：
产生中央时钟信号的锁相环电路；
将所述中央时钟信号分配给所有串行化器电路的电路；
包含在每个串行化器电路中的局部时钟发生器电路，其用所述中央时钟信号作为局部时钟信号的基准；
用所述中央时钟信号作为全局时钟信号的基准的全局时钟发生器电路；
将所述全局时钟信号分配给所有串行化器电路的电路；以及
包含在每个串行化器电路中的选择电路，其选择各串行化器电路的全局时钟信号或局部时钟信号作为提供给各串行化器电路中至少一个所述多路复用器电路的时钟信号的基准。
10.如权利要求1中所述的电路，进一步包括：
控制所述第一和第二多路复用器电路的动态可重配置存储电路。
11.如权利要求1中所述的电路，进一步包括：
控制所述第四多路复用器电路的动态可重配置存储电路。
12.如权利要求5中所述的电路，进一步包括：
控制所述可选择因子的动态可重配置存储电路。
13.如权利要求7中所述的电路，进一步包括：
控制所述另一可选择的因子的动态可重配置存储电路。
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