CN1918705B - 集成电路存储单元及制备方法 - Google Patents

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Abstract

一种集成电路存储单元，包括复合的第一电容器电极和第一晶体管源极/漏极(28)、第二电容器电极(20)、第一和第二电极之间的电容器电介质(24)、以及第一源极/漏极之上并包括该第一源极/漏极的垂直晶体管(30)。第二源极/漏极可以被包括在连接数位线(38)到垂直晶体管的晶体管沟道的数位线内部导体(40)中。沟道可以包括复合的第一电极和第一源极/漏极的半导电的向上延伸。存储单元可以包括在多个这种存储单元的阵列中，其中第二电极是多个存储单元的公共电极。存储单元可以提供第一电极和数位线之间的直线导电路径，该路径经过垂直晶体管延伸。

Description

集成电路存储单元及制备方法
技术领域
本发明涉及集成电路存储单元以及存储单元制造方法。
背景技术
在设计和制造半导体装置过程中对微型化的兴趣持续不减。例如，减小集成电路存储装置中使用的存储单元的尺寸是有优势的。一般技术人员了解尝试减小单元尺寸的各种配置。然而，一些常规配置的缺点包括使用复杂制造工艺流程的复杂结构。而且，另一个缺点包括随着单元尺寸减小而日益严重的复合导电和半导电结构之间的界面尺寸和连接性问题。
因此，在单元设计和制造方法的技术中存在一种需要：减小单元尺寸而没有不必要地复杂化单元设计和/或工艺流程。
发明内容
本发明的一个方面中，集成电路存储单元包括复合的第一电容器电极和第一晶体管源极/漏极、第二电容器电极、第一和第二电极之间的电容器电介质以及第一源极/漏极之上的并包括该第一源极/漏极的垂直晶体管。例如，第二源极/漏极可以被包括在数位线(digit line)内部导体中，该数位线内部导体连接数位线到垂直晶体管的晶体管沟道。该沟道可以包括复合的第一电极和第一源极/漏极的半导电向上延伸。该存储单元可以包括在多个这种存储单元的阵列中，其中第二电极是多个存储单元的公共电极。该存储单元可以在第一电极和位数线之间提供直线导电路径，该路径延伸经过垂直晶体管。
本发明的另一个方面中，多个集成电路存储单元包括体半导体基板、掩埋于基板内的隔离层以及基板中的场隔离，该场隔离环绕多个电学隔离的硅基底，所述硅基底位于隔离层之上且位于基板内。多个硅列从多个硅基底向上延伸，各个列包括复合的第一电容器电极和第一晶体管源极/漏极。各个存储单元包括多个存储单元的公共的第二电容器电极、第一和第二电极之间的电容器电介质以及第一源极/漏极之上的且包括该第一源极/漏极的垂直晶体管。
举例来说，穿过基板到达隔离层的闭环沟槽可以定义硅基底并包括场隔离。所述列可以包括外延硅。备选地，所述列可以包括部分体半导体基板，例如体硅晶片。各个单元尺寸可以是1.5F×1.5F，其中F是电容器尺寸。晶体管沟道的特征尺寸可以小于或等于第一电极的特征尺寸。
本发明的其它特征包括形成所述存储单元和多个存储单元的方法。
附图说明
下面参考附图描述本发明的优选实施例。
图1、3、4、6-9、11以及12是根据本发明的一个方面，在形成在基板上形成的图12的存储单元的连续工艺步骤中的局部剖面图。
图2是由图3的剖面图示出的处理的基板的顶视图。
图5是由图6的剖面图示出的处理的基板的顶视图。
图10是由图11的剖面图示出的处理的基板的顶视图。
图13-15是根据本发明的另一方面，在形成在基板上形成的图15的存储单元的连续工艺步骤中的局部剖面图。
图16是根据本发明的另一方面在基板上形成的存储单元的局部剖面图。
图17是图11的剖面图示出的处理的基板的顶视图，具有可代替图10顶视图所示结构的结构。
图18是说明本发明示例性应用的计算机的示意图。
图19是示出图14的计算机主板的具体特征的框图。
图20是根据本发明示例性方面的电子系统的高级框图。
图21是根据本发明一方面的示例性存储装置的简化框图。
具体实施方式
根据本发明的一个方面，集成电路存储单元包括复合的第一电容器电极和第一晶体管源极/漏极、第二电容器电极、第一和第二电极之间的电容器电介质、以及第一源极/漏极之上的并包括该第一源极/漏极的垂直晶体管。举例来说，垂直晶体管可以包括第一源极/漏极上的晶体管沟道、围绕该沟道的栅极导体、以及该沟道之上的第二晶体管源极/漏极。在垂直晶体管中，由常规方法确定的晶体管的源极和漏极之间的沟道长度“L”被定向在与该晶体管形成于其上的体基板基本垂直的方向上，而不是在水平方向上。例如，体半导体晶片可以定义水平平面，沟道长度“L”可以定向为垂直于体基板，但在“基本”垂直的意思内也可以偏离垂直方向多达45°。
在复合的第一电容器电极和第一晶体管源极/漏极之上提供垂直晶体管的一个优势在于，沟道的特征尺寸可以小于或等于第一电极的特征尺寸。这样，存储单元尺寸可以由电容器尺寸决定。例如，存储单元的尺寸可以是1.5F×1.5F(2.25F2)，其中F是电容器尺寸。
所述存储单元结构包括第一电极和数位线之间的直线导电路径，则具有进一步优势，该路径延伸穿过垂直晶体管。该直线导电路径简化了存储单元元件的结构并可以解决存储单元元件之间，例如电容器和晶体管之间或数位线和源极/漏极之间，不足界面接触面积和/或连接问题。在本文中关于形成这种装置的方法的另外的讨论中将可以意识到，所述结构还简化了工艺流程。
这里描述的本发明的各个方面的方法和结构，通过组合结构特征，可以提供一个或多个完整接触，从而可以消除这种结构特征之间的常规接触。该方法和结构还可以减少或消除提供常规自对准接触通常所涉及的复杂处理的量。
常规方法可涉及形成包括两个晶体管的存储单元，每个晶体管都具有穿过单独的接触连接到电容器的源极，并包括穿过另一个单独的接触连接到数位线的公共漏极。减少存储单元尺寸通常涉及减少这种接触的接触面积。因此，在常规方法中，例如，优选地，通过选择性经过绝缘材料并在晶体管栅极之间、到达公共漏极或两个源极中的一个蚀刻接触开口，以自对准的方式形成这些接触。保护晶体管栅极的材料，诸如隔离物或帽层，通常在该过程中是暴露的但希望不被选择性蚀刻去除。选择性蚀刻可以是对很小误差敏感的复杂工艺。在连续的重复淀积步骤中填充这些深的接触开口，此后形成所述接触。单个淀积步骤通常不足以填充深的接触开口。完整接触的使用，例如这里本发明的一些方面所描述的，可以减少或消除形成常规自对准接触所涉及的复杂的选择性蚀刻和多步淀积。
因为第一电极和第一源极/漏极组合成单结构元件，复合的第一电极和第一源极/漏极的所述特征尤其简化了设计复杂度并解决了界面和连接性问题。因此，可以消除第一电极和第一源极/漏极之间的常规接触栓或类似结构。举例来说，复合的电极和源极/漏极可以包括外延硅或部分体半导体基板。因此，在第一电极和第一源极/漏极之间不存在界面。根据一般技术人员的知识，可以提供适当的导电掺杂剂以使外延硅或体半导体能够用作电容器电极和晶体管源极/漏极二者。
该文件的上下文中，术语“半导体基板”或“半导电基板”定义成表示包括半导电材料的任何结构，包括但不局限于：诸如半导电晶片(单独地或其上包括其它材料的组合)这样的体半导电材料，以及半导电材料层(单独地或包括其它材料的组合)。术语“基板”指任何支撑结构，包括但不局限于上述半导电基板。
另一个优势是，沟道上的第二源极/漏极可以由数位线内部导体构成，提供了结构特征的另一组合。该复合的特征也减少了存储单元的复杂度并解决了第二源极/漏极和数位线内部导体之间的关于界面面积和/或连接的问题。因此，可以消除数位线和第二源极/漏极之间的常规接触栓或类似结构。数位线内部导体将数位线连接到沟道，且还用作第二源极/漏极。
晶体管的沟道可以与包括第一电极和第一源极/漏极的结构元件组合。因此，沟道可以是复合的第一电极和第一源极/漏极的半导电的向上延伸。复合的第一电极和第一源极/漏极可以是导电掺杂的半导电材料，以提供所需的功能。提供沟道的向上延伸可以是不掺杂或包括较低浓度导电掺杂剂(和复合的第一电极和第一源极/漏极相比)的连续半导电材料的向上延伸。可以根据具有类似功能的装置的一般知识，选择适当的掺杂类型和浓度。根据一般知识，可以使用晶体管注入以设置晶体管特性，例如阈值电压(Vt)。
本发明的各种方面也包括一种晶体管沟道，它不是复合的第一电极和第一源极/漏极的向上延伸。而是，该沟道包含的材料可以不同于所述复合的电极和源极/漏极的材料。不过该沟道可以直接接触第一源极/漏极。类似地，该沟道可以直接接触第二源极/漏极。在第二源极/漏极由数位线内部导体构成的情况下，这种内部导体可以直接接触沟道。理想的是在沟道和内部导体之间并与其接触地提供导电阻挡层，即使在这种布置中沟道不直接接触第二源极/漏极。
由于沟道位于第一源极/漏极之上且第二源极/漏极位于沟道之上，垂直晶体管的栅极导体可以有利地横向环绕沟道。栅极导体可以位于与沟道大约相同的高度位置。这种配置允许栅极导体在类似结构的其它存储单元之间简单延伸，从而提供字线。而且，存储单元的电容器部分的电介质和第二电极可以至少横向地环绕第一电极。当存储单元由多个存储单元的阵列构成时，第二电极可以是该多个存储单元的公共电极。当形成为横向环绕第一电极时，第二电极可以简单地延伸到其它存储单元，产生公共电极。
作为图2、5、10和17中示出的顶视图的进一步理解，图12是本发明的各个方面的一个实例。图12示出了一对电极列28、电极层20、以及每个电极列28和电极层20之间的电介质层24。这样图12的结构提供第一电容器电极、第二电容器电极以及它们之间的电容器电介质。图12还示出了每个电极列28之上的沟道区30，形成为每个电极列28的半导电的向上延伸。这样沟道区30形成垂直晶体管的沟道，其中电极列28还用作第一晶体管源极/漏极。
沟道形成区域30之上是内部导体40，数位线38在内部导体40上。内部导体40还用作垂直晶体管的第二晶体管源极/漏极。沟道区30直接接触内部导体40。电介质层24和电极层20横向环绕电极列28。导体层34横向环绕沟道区30。此外，沟道区30的特征尺寸大约等于电极列28的特征尺寸。存储单元尺寸是1.5F×1.5F，其中F是电容器尺寸(对于这种构造，是穿过电极层20的开口22的相对侧壁之间的直径)。优选地，在电极列28和延伸经过各沟道区30的各数位线38之间存在直线导电路径。
本发明的另一个方面包括一种集成电路存储单元，它具有复合的第一电容器电极和第一晶体管源极/漏极、紧邻第一电极的第二电容器电极、以及第一和第二电极之间的电容器电介质。晶体管沟道直接位于第一源极/漏极之上，且复合的数位线内部导体和第二晶体管源极/漏极直接位于该沟道之上。举例来说，该存储单元还可以包括位于内部导体之上并与之电接触的数位线部分，以及第一电极和位数线之间的直线导电路径，该路径穿过第一源极/漏极、沟道以及第二源极/漏极。
根据本发明的另一方面，多个集成电路存储单元包括体半导体基板、掩埋于基板内的隔离层以及基板中的场隔离。该场隔离围绕多个电学隔离的硅基底，所述硅基底位于隔离层之上且位于基板内。多个硅列从该多个硅基底向上延伸。各个列提供复合的第一电容器电极和第一晶体管源极/漏极。各个存储单元还包括多个存储单元公共的第二电容器电极、第一和第二电极之间的电容器电介质以及第一源极/漏极之上并包括该第一源极/漏极的垂直晶体管。
举例来说，基板可以包括体硅晶片。存储单元还可以包括穿过基板到达隔离层的闭环沟槽。该沟槽可以定义硅基底并包含场隔离。闭环沟槽可以是圆形的或可以以其它形状(例如方形)形成。图17示出了具有方形截面的沟道区30的顶视图。因此，沟道区30之下的电极列28也可以具有方形截面，且沟槽隔离18也可以以方形、闭环形式形成。而且，该多个第一电极之间的填充材料可以主要包括公共第二电极。或者，该多个电极之间的薄膜材料可以主要包括公共第二电极上的绝缘材料。
图12还示出了本发明的各个方面的其它特征。具体而言，示出了隔离层12埋在基板10中。示出了沟槽隔离18包含在开口16中。开口16是穿过基板10到达隔离层12的闭环沟槽。沟槽隔离18定义了多个电学隔离基底，这些电学隔离基底位于隔离层12之上且位于基板10内。电极列28从所述多个硅基底向上延伸。
图12还示出了用作电极列28之间的主要填充材料以及公共第二电极的电极层20。图15的一部分示出了可包含在图12的存储单元中的第一电极之间的填充材料的备选结构。在图15中，电极层44提供公共第二电极。绝缘层42在电极层44上形成，所以多个第一电极之间的填充材料主要组成了绝缘材料。
图1、3、4、6-9、11和12示出了形成图12中的存储单元对的连续工艺阶段的局部剖面图。图1中，离子14被注入到基板10内以形成掩埋于基板10内的隔离层12。基板10可以是体半导体基板。向硅基板注入氧离子可以用于形成硅氧化物层(例如二氧化硅)这样的隔离层12。基板10可以使用其它半导电材料，且隔离层12可以使用其它绝缘材料。隔离层12在基板的最外表面之下的深度可以很浅，例如，大约1,000～约4,000埃
在形成隔离层12之后，可以在基板10中的隔离层12上形成场隔离。尽管对于本领域技术人员来说已知各种技术可以用于形成场隔离，但本发明的一个方面涉及在基板10中形成闭环开口16。开口16可以完全穿过基板10延伸到隔离层12，如图3所示。图2示出了图3中的剖视图所示的经处理的基板的顶视图。这样开口16定义了隔离层12之上的一对基底52。淀积绝缘材料并去除过量绝缘材料以形成图4所示的沟槽隔离18，可以填充开口16。从这里的描述可以理解，沟槽18和隔离层12允许每个基底52与其它基底52电学隔离。
图4还示出了在基板10上淀积的电极层20。可以在电极层20中形成开口22以提供用于容器型电容器的容器，如图5和6所示。形成完全穿过电极层20且暴露基底52的开口22是有优势的。不过，容器型电容器仍可以在开口22中形成而并不完全穿过电极层20延伸。电极层20可以是导电掺杂的多晶硅，以及根据本领域技术人员所知的适用于存储阵列的公共电极的其它材料。电极层20的厚度为约100～约
Figure G15565214150138000D000071
该方法包括在开口22内并在开口22的侧壁上淀积电介质层24。电介质层24的可能成分包括氮化硅、氧化铝、氧化铪、氧化钽及其组合，形成为约25～约
Figure G15565214150138000D000072
的厚度。使用本领域技术人员已知的方法，可以在图7中示出的特征的水平表面上、但不在垂直表面(例如开口22的侧壁)上形成绝缘层26。绝缘层26可以用作电介质隔离物将后来形成的特征与电介质层24的部分分离。绝缘层26的可能成分包括氧化硅、氮化硅以及它们的组合，形成为约200～约
Figure G15565214150138000D000073
的厚度。
接着，在基底52上开口22的底部形成的电介质材料24和绝缘层26的至少一部分被去除，以暴露基底52的至少一部分。如图8所示，电极列28和沟道区30可以形成在基底52上并与之接触。电极列28可以通过诸如外延硅生长的生长方法形成。可以在生长过程或在完成生长过程之后提供导电掺杂剂。
使用生长过程的一个优点是一旦完成了电极列28的合适高度，生长过程可以继续，以提供电极列28的向上延伸，形成用于沟道区30的半导电材料。作为备选方案，尽管在图中没有明确示出，沟道区30可以在单独过程中形成，例如可以在半导电材料的淀积过程中形成。如果在电极列28的生长过程中提供掺杂剂，那么可以在沟道区30的生长过程中停止提供这种导电掺杂剂。如果在向上延伸生长以提供沟道区30之后提供掺杂剂，那么掺杂剂可以被注入到电极列28中，到达沟道区30以下的一定深度。半导电外延硅或体半导电材料为沟道30提供了合适的材料。电极列28的一个优点是它可以实现复合的电容器电极和晶体管源极/漏极的双重功能。沟道区30的厚度可以为约500～约
Figure G15565214150138000D000081
本发明的一些方面的优点在于，电容器结构可以在晶体管结构之前形成，因为正如本领域技术人员已知的，形成电容器结构通常涉及加热步骤。本领域技术人员已知，形成晶体管结构时注入的杂质在受到用于形成电容器结构的加热步骤时，可能漂移。当结构变小时，掺杂剂浓度和位置变得更为关键。通过在工艺过程中预先形成电容器结构，至少一些加热步骤可以在形成晶体管结构或对这种结构进行掺杂剂注入之前发生。很多常规工艺中，因为器件构造，不可能在晶体管结构之前形成电容器结构。
对于图9的工艺中的基板，在沟道区30上形成绝缘层32以提供栅绝缘体，在绝缘层32上形成导体层34以提供栅极导体。常规方法也可以形成栅极绝缘体，例如栅极氧化物。导体层34的过量部分可以被去除以定义用作字线的栅极导体，如图10和11所示。这些图还示出了绝缘层32和导体层34被直接从沟道区30上完全去除。然而，作为一个选择，绝缘层32和/或导体层34的一些部分可以直接保留在沟道区30之上，只要剩余材料例如不通过元件之间的电学短路而干扰存储单元元件的正常功能。
如图12所示，可以在图11的中间结构上形成隔离层36。多种绝缘材料可适用于隔离层36。此时，可以在这里的局部剖视图中没有示出的基板10的其它区域中构建希望形成功能存储装置的外围装置。可以使用常规方法来形成这些外围装置。此后，可以形成集成电路布线以创建存储单元之间以及存储单元和外围装置之间的合适的导电连接。
如图12所示，形成穿过隔离层36的开口以暴露沟道区30的一部分。淀积包含金属的导电材料，接着是减法金属图形化(subtractivemetal patterning)，以便形成隔离层36上的位数线38以及从数位线38延伸到沟道区30的内部导体40。备选地，可以使用金属镶嵌工艺，其中使用隔离层36或后来形成的绝缘材料中的另外的开口形成数位线图形。淀积包含金属的导电材料，接着是平坦化以去除过量的导电材料，留下数位线和内部导体。
取决于所选材料和性能标准，可能希望在内部导体40和沟道区30之间形成导电阻挡层(未示出)。例如氮化钛的合适的阻挡层可以增强内部导体40和沟道区30之间的接触界面的稳定性。值得注意的是，内部导体40可以实现复合的数位线内部导体和第二晶体管源极/漏极的双重功能。这样，可以最小化单元尺寸，可以简化单元结构和/或工艺流程，并可以解决存储单元元件之间的界面面积和/或连接问题。
图13-15是形成图15的存储单元的连续工艺阶段的局部剖视图。图13中，如图1所示的离子14可以被注入到更深的深度以提供图13所示的隔离层12。去除基板材料形成开口48可以定义从基板10形成的多个列50。除去额外的基板材料形成图14所示的开口16可以提供与图8中示出的基底52、电极列28以及沟道区30相似的结构。由于上面描述了存储单元的各种特征的形成，本领域技术人员将意识到图14的中间结构可以用于形成图15的装置。接着可以构建外围装置和提供集成电路布线。
值得注意的是，图12中示出的提供多个存储单元的公共第二电极的电极层20可以用于图15中所示的备选方面。现在，图15示出了一种备选结构电极层44，其将仍然用作多个存储单元的公共第二电极，但是存储单元的第一电极之间的填充材料主要包括绝缘层42。
在图15和12中明确示出了电介质层24、用作电介质隔离物的隔离层26以及用作栅极绝缘体的绝缘层32的结构布置。虽然如此，这种结构布置主要是用于获得图12的装置的方法的一种人为产物。因此，尽管没有示出，在图15中可能希望不同的结构布置。
例如，在电极列50的侧壁上形成的电介质层24可以沿着整个侧壁向上延伸，以用作电容器电介质和栅极绝缘。因此，图15中直接位于绝缘层42之上的电介质层24和绝缘层32的部分不需要存在。而是，在形成(包括作为栅极绝缘体的)电介质层24之后，可以如图15所示形成电极层44，然后提供填充到电极列50之间的绝缘层26的高度并包括该高度的绝缘层42。然后，可以在绝缘层42之上并与之接触地形成导体层34。
图16中示出了另一个备选方案，其中呈现图11的装置，但隔离层46在电极层20下形成。隔离层46可以紧接形成图4所示的电极层20之前在基板10上形成。图6-9以及11中示出的和这里所讨论的连续工艺将产生图16的装置。
根据本发明的一方面，存储单元制造方法包括形成复合的第一电容器电极和第一晶体管源极/漏极、形成第二电容器电极以及形成第一和第二电极之间的电容器电介质。该方法包括形成第一源极/漏极之上并包括该第一源极/漏极的垂直晶体管。举例来说，形成第二电极可以包括在基板上淀积第二电极层、去除第二电极层的一部分并形成完全穿过第二电极层暴露基板的第一开口。形成电介质可以包括在第一开口内和第一开口的侧壁上淀积电介质层、去除一部分电介质层、以及形成完全穿过电介质层暴露基板的第二开口。可以在第一和第二开口内以及电介质上形成复合的第一电极和第一源极/漏极。
作为备选实例，形成复合的第一电极和第一源极/漏极可以包括去除一部分硅基板，该去除提供硅列。形成电介质可以包括在列的侧壁上淀积电介质层。形成第二电极可以包括在电介质上淀积第二电极层。
形成垂直晶体管可以包括使复合的第一电极和第一源极/漏极的最上部为半导电的，该半导电的最上部定义了垂直晶体管的晶体管沟道。而且，形成垂直晶体管也可以包括在第一源极/漏极上形成晶体管沟道、形成围绕沟道并在第二电容器电极上的栅极导体层、以及平坦化该栅极导体层。可以去除栅极导体层的过量部分，栅极导体层的剩余部分形成横向围绕沟道的栅极导体。
本发明的另一方面中，存储单元制造方法包括在基板上形成第二电容器电极层、形成完全穿过第二电极层暴露基板的开口、并在开口的侧壁上形成电容器电介质层，基板通过该电介质层暴露。复合的第一电容器电极和第一晶体管源极/漏极可以从暴露的基板外延生长。该方法包括直接在第一源极/漏极上形成晶体管沟道和直接在沟道上形成复合的数位线内部导体和第二晶体管源极/漏极。
本发明的另一方面中，制造多个存储单元的方法包括离子注入和形成掩埋于体半导体基板中的隔离层，以及在基板中形成场隔离。该场隔离环绕多个电学隔离的硅基底，所述硅基底位于隔离层之上且位于基板内。该方法包括形成从该多个硅基底向上延伸的多个硅列，各个列包括复合的第一电容器电极和第一晶体管源极/漏极。可以淀积第二电容器电极，去除第二电极层的过量部分，并形成多个存储单元公共的第二电极。可以在公共第二电极和多个第一电极之间形成电容器电介质。可以在多个存储单元的各个第一源极/漏极之上形成包括所述各个第一源极/漏极的各个垂直晶体管。
举例来说，形成列可以包括在形成场隔离和第二电极之后，从暴露的硅基底外延生长所述列。或者，形成所述列可以包括去除部分基板，该去除提供硅列，且然后形成场隔离。该方法还包括选择第二电极的厚度，使得主要是第二电极填充多个第一电极之间的间隙。或者，该方法还可以包括在第二电极之上和多个第一电极之间淀积绝缘材料。可以选择第二电极和绝缘材料的厚度，使得主要是绝缘材料填充多个第一电极之间的间隙。
本发明的其它方面包括包含上述存储单元的存储装置和包括这种存储装置以及微处理器的计算机系统。图18以举例而非限制的方式，一般性地示出了根据本发明的一个方面的计算机系统400的实施例。计算机系统400包括监视器401或其它通信输出装置、键盘402或其它通信输入装置以及主板404。主板404可以承载微处理器406或其它数具处理单元以及至少一个存储装置408。存储装置408可以包括上述本发明的各个方面。存储装置408可以包括存储单元阵列，且这种阵列可以与寻址电路耦合用于访问阵列中的各个存储单元。而且，存储单元阵列可以与读取电路耦合，用于从存储单元读取数据。寻址和读取电路可用于在存储装置408和处理器406之间传递信息。这在图19中示出的主板404的框图中阐述。这种框图中，寻址电路以410示出，读取电路以412示出。
在本发明的特定方面中，存储装置408可以对应于存储模块。例如，单列直插式存储模块(SIMM)和双列直插式存储模块(DIMM)可以用在使用本发明示范的装备中。存储装置可以结合到任何各种设计中，这些设计提供从该装置的存储单元读取或向其写入的不同方法。一种这样的方法是页式操作。DRAM中的页式操作由访问存储单元阵列的一行和随机访问阵列的不同列的方法定义。当列被访问时，存储在行和列交叉处的数据可以被读取和输出。
一种备选类型的装置是扩展数据输出(extended data output，EDO)存储器，在寻址的列关闭之后，它允许存储在存储器阵列地址处的数据可作为输出获得。通过允许较短的访问信号而不减少存储总线上可获得存储器输出数据的时间，这种存储器可以使通信速度有所增加。其它备选类型的装置包括SDRAM、DDR SDRAM、SLDRAM、VRAM和Direct RDRAM，以及其它诸如SRAM或闪存的存储器。
图20示出了本发明的示例性电子系统700的各个实施例的高级组织的简化框图。系统700可以对应于例如计算机系统、处理控制系统或采用处理器和相关存储器的任何其它系统。电子系统700具有功能元件，包括处理器或算术/逻辑单元(ALU)702、控制单元704、存储装置单元706和输入/输出(I/O)装置708。一般地，电子系统700将具有一组本地指令，所述指令指定处理器702将对数据执行的操作以及处理器702、存储装置单元706和I/O装置708之间的其它交互作用。通过连续循环从存储装置706取出指令并执行指令的一组操作，控制单元704协调处理器702、存储装置单元706和I/O装置708的所有操作。在各个实施例中，存储装置706包括但不局限于：随机存取存储器(RAM)装置、只读存储器(ROM)装置以及诸如软盘驱动和压缩盘CD-ROM驱动这样的外围装置。本领域的普通技术人员应当理解，一旦阅读和理解了本公开，能够制造包括根据本发明的各个方面的DRAM单元的任何所述电学元件。
图21是示例性电子系统800的各个实施例的高级组织的简化的框图。系统800包括存储装置802，它具有存储单元的阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读/写控制电路812以及输入/输出电路814。存储装置802还包括电源电路816，以及传感器820，例如确定存储单元是处于低阈值导电状态还是高阈值不导电状态的电流传感器。所述电源电路816包括电源电路880、提供参考电压的电路882、为第一字线提供脉冲的电路884、为第二字线提供脉冲的电路886、以及为位线提供脉冲的电路888。系统800还包括处理器822，或用于存储器访问的存储器控制器。
存储装置802通过布线或金属化的线从处理器822接收控制信号824。存储装置802用于存储经由I/O线访问的数据。本领域技术人员应当理解，可以提供另外的电路和控制信号，为聚焦在本发明上，简化了存储装置802。处理器822或存储装置802至少其中之一可以包括这里先前描述类型的存储装置中的电容器结构。
本公开的各个所述系统意欲提供对本发明的电路和结构的各种应用的一般性理解，并不意图用作使用根据本发明的各方面的存储单元的电子系统的所有元件和特征的完全描述。本领域普通技术人员应当理解，为减少处理器和(多个)存储装置之间的通信时间，各种电子系统可以制造在单封装处理单元中，或甚至在单个半导体芯片上。
存储单元的应用可以包括用在存储模块、装置驱动器、电源模块、通信调制解调器、处理器模块以及专用模块中的电子系统，并可以包括多层、多芯片模块。这种电子电路还可以是多种电子系统的子部件，例如，所述电子系统可以是时钟、电视、电话、个人计算机、汽车、工业控制系统、航天器等。
已经或多或少的地以专于结构和方法特征的语言描述了本发明。然而，应当理解，因为这里公开的方法包含实施本发明的优选形式，本发明并不局限于所示和所描述的特定特征。因此，本发明要求在恰当解释的所附权利要求的正确范围内的任何形式和修改。

Claims (37)

1.多个集成电路存储单元，包含：
体半导体基板；
掩埋于该基板中的隔离层；
基板中的场隔离，该场隔离环绕及电学隔离多个硅基底的每一者，所述多个硅基底位于所述隔离层上且位于所述体半导体基板内；
从该多个硅基底向上延伸的多个硅列，各个列包含复合的第一电容器电极和第一晶体管源极/漏极；以及
多个存储单元各个还包含：
该多个存储单元公共的第二电容器电极；
第一和第二电容器电极之间的电容器电介质；以及
第一晶体管源极/漏极上的并包括该第一晶体管源极/漏极的垂直晶体管。
2.权利要求1的多个集成电路存储单元，其中基板包含体硅晶片。
3.权利要求1的多个集成电路存储单元，还包含穿过基板到达隔离层的独立的闭环沟槽，所述沟槽限定了硅基底并包含场隔离。
4.权利要求1的多个集成电路存储单元，其中所述列包含外延硅。
5.权利要求1的多个集成电路存储单元，其中所述列包含体半导体基板的部分。
6.权利要求1的多个集成电路存储单元，其中所述多个第一电容器电极之间的填充材料主要包含所述公共的第二电容器电极。
7.权利要求1的多个集成电路存储单元，其中所述多个第一电容器电极之间的填充材料主要包含所述公共的第二电容器电极上的绝缘材料。
8.权利要求1的多个集成电路存储单元，还包含各个垂直晶体管之上的并与其电接触的数位线，各个所述存储单元包括各个第一电容器电极和该数位线之间的直线导电路径，该路径延伸经过相应的各个垂直晶体管。
9.权利要求1的多个集成电路存储单元，其中各个单元尺寸为1.5F×1.5F，其中F是所述电容器电介质和所述第一电容器电极结合考虑的特征尺寸。
10.权利要求1的多个集成电路存储单元，其中各个垂直晶体管包含所述第一晶体管源极/漏极上的晶体管沟道、环绕该沟道的栅极导体以及该沟道上的第二晶体管源极/漏极，且从所述第一晶体管源极/漏极到所述第二晶体管源极/漏极的沟道长度被定向在与所述基板基本垂直的方向上。
11.权利要求10的多个集成电路存储单元，其中沟道的特征尺寸小于或等于第一电容器电极的特征尺寸。
12.权利要求10的多个集成电路存储单元，其中各个沟道包含各个硅列的半导电的最上部。
13.权利要求10的多个集成电路存储单元，其中第二晶体管源极/漏极由将数位线连接到沟道的数位线内部导体组成。
14.一种存储装置，包含权利要求1的多个集成电路存储单元。
15.一种包含存储装置和微处理器的计算机系统，该存储装置包括权利要求1的多个集成电路存储单元。
16.一种存储单元制造方法，包括：
在基板内形成电隔离的硅基底；
通过在所述基板上淀积第二电极层、去除所述第二电极层的一部分、以及形成完全穿过所述第二电极层暴露基板的第一开口来形成第二电容器电极；
通过在所述第一开口内和所述第一开口的侧壁上淀积电介质层、去除电介质层的一部分、以及形成完全穿过所述电介质层暴露基板的第二开口来形成电容器电介质；通过从所述硅基底外延生长硅列，在所述第一和第二开口内及所述电介质上形成复合的第一电容器电极和第一晶体管源极/漏极，所述电介质在第一和第二电容器电极之间；以及
形成第一晶体管源极/漏极之上的并包括该第一晶体管源极/漏极的垂直晶体管。
17.权利要求16的方法，其中形成垂直晶体管包括使复合的第一电容器电极和第一晶体管源极/漏极的最上部为半导电的，该半导电的最上部限定了垂直晶体管的晶体管沟道。
18.权利要求17的方法，其中沟道的特征尺寸小于或等于第一电容器电极的特征尺寸。
19.权利要求16的方法，其中形成垂直晶体管包括直接在第一晶体管源极/漏极上形成晶体管沟道，并直接在该沟道上形成数位线内部导体，垂直晶体管的第二晶体管源极/漏极由该内部导体组成。
20.权利要求16的方法，其中形成垂直晶体管包括在第一晶体管源极/漏极上形成晶体管沟道、形成环绕该沟道并位于第二电容器电极上的栅极导体层、平坦化该栅极导体层、并去除该栅极导体层的过量部分，栅极导体层的剩余部分形成了横向环绕沟道的栅极导体。
21.权利要求16的方法，其中电介质和第二电容器电极至少横向地环绕第一电容器电极。
22.权利要求16的方法，包括形成作为多个这种存储单元的阵列的一部分的存储单元，其中第二电容器电极包含该多个存储单元的公共电极。
23.权利要求16的方法，其中单元尺寸是1.5F×1.5F，其中F是所述电容器电介质和所述第一电容器电极结合考虑的特征尺寸。
24.权利要求16的方法，其中存储单元包含第一电容器电极和数位线之间的直线导电路径，该路径延伸经过垂直晶体管。
25.一种制造多个存储单元的方法，包括：
离子注入并形成掩埋于体半导体基板中的隔离层；
通过去除基板材料以形成穿过基板到达隔离层的闭环沟槽和在沟槽中形成场隔离来在该基板中形成场隔离，该场隔离环绕多个电学隔离的硅基底，所述硅基底位于隔离层之上且位于该基板内，且所述沟槽界定所述硅基底；
形成从该多个硅基底向上延伸的多个硅列，各个列包含复合的第一电容器电极和第一晶体管源极/漏极；
淀积第二电容器电极层，去除第二电容器电极层的过量部分，并形成该多个存储单元的公共第二电容器电极；
在该公共第二电容器电极和多个第电容器一电极之间形成电容器电介质；以及
在该多个存储单元的各个第一晶体管源极/漏极之上形成包括所述各个第一晶体管源极/漏极的各个垂直晶体管。
26.权利要求25的方法，其中所述基板包含体硅晶片。
27.权利要求25的方法，还包括去除基板材料以形成穿过基板到达隔离层的闭环沟槽和在沟槽中形成场隔离，所述沟槽限定了所述硅基底。
28.权利要求25的方法，其中形成所述列包括在形成场隔离和第二电容器电极之后从暴露的硅基底外延生长所述列。
29.权利要求25的方法，其中形成所述列包括去除部分基板，该去除提供了所述硅列，且然后形成场隔离。
30.权利要求25的方法，还包括选择第二电容器电极的厚度，使得主要由第二电容器电极填充该多个第一电容器电极之间的间隙。
31.权利要求25的方法，还包括在第二电容器电极之上和该多个第一电容器电极之间淀积绝缘材料，并选择第二电容器电极和绝缘材料的厚度，使得主要由该绝缘材料填充该多个第一电容器电极之间的间隙。
32.权利要求25的方法，还包括形成在各个垂直晶体管之上并与电接触的数位线，所述存储单元包括各个第一电容器电极和该数位线之间的直线导电路径，该路径延伸经过对应的各个垂直晶体管。
33.权利要求25的方法，其中各个单元的尺寸为1.5F×1.5F，其中F是所述电容器电介质和所述第一电容器电极结合考虑的特征尺寸。
34.权利要求25的方法，其中形成各个垂直晶体管包括在第一晶体管源极/漏极上形成晶体管沟道、形成环绕该沟道的栅极导体以及形成沟道之上的第二晶体管源极/漏极。
35.权利要求34的方法，其中沟道的特征尺寸小于或等于第一电容器电极的特征尺寸。
36.权利要求34的方法，其中形成各个沟道包括对各个硅列的最上部进行导电掺杂。
37.权利要求34的方法，其中形成第二晶体管源极/漏极包括形成将数位线连接到沟道的数位线内部导体，第二晶体管源极/漏极由该内部导体组成。
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