CN1925059A - 非易失性半导体记忆装置及其改写方法 - Google Patents
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Abstract
一种非易失性半导体记忆装置的改写方法，具有陷阱层的非易失性存储单元中，具有确保任意的等待时间的第1电荷注入(121)，以及在改写顺序中，在第1电荷注入后实施的第2电荷注入(122)，通过这样，利用写入后的初期变动(极短时间中与周边电荷的结合所引起的电荷损失现象)，降低使得数据保持特性恶化的周边电荷，进而补充因初期变动所引起的电荷损失部分，通过这样，提高之后的数据保持特性，抑制具有陷阱层的非易失性存储单元的数据保持特性的恶化。
Description
技术领域
本发明涉及一种在存储单元晶体管的沟道区域与栅电极之间的栅极绝缘膜的内部具有陷阱(trap)层，可进行电写入与擦除的非易失性半导体记忆装置及其改写方法。
背景技术
以前的具有陷阱层的非易失性存储器中，通过对存在于存储单元的沟道区域与栅电极之间的绝缘膜(SiO2)内的被散布的陷阱层(SiN膜或SiN膜/顶部SiO2膜界面的迁移区域)注入电荷(电子与空穴)，而捕获电荷，通过该存储单元阈值电压，判断数据“0”、数据“1”，记忆信息。
下面，电子注入作为写入，另外，将空穴注入作为擦除，电子作为写入动作中的注入电荷，空穴为写入动作中的周边电荷，进行说明。
图19为横轴为沟道方向，具有陷阱层的非易失性存储器的剖面结构图。使用图19，对以前的具有陷阱层的非易失性存储器的构成与动作进行说明。
图19中，1801是P型硅所构成的半导体基板，1802是设置在半导体基板1801上的P性沟道区域，1803是在沟道区域1802的单侧中设在半导体基板1801上的N型半导体所构成的第1杂质区域，1804是在沟道区域1802的单侧中设在半导体基板1801上的N型半导体所构成的第2杂质区域，1807是设置在半导体基板1801上的硅的氧化膜所构成的底部绝缘膜，1806是设置在底部绝缘膜1807上的硅的氮氧化膜所构成的陷阱层，1805是设置在陷阱层1806上的硅的氧化膜所构成的顶部绝缘膜，1808是设置在顶部绝缘膜1805上的N型多晶硅所构成的栅电极。
写入是给栅电极1808加载约9V，给第1杂质区域1803加载约5V，给第2杂质区域1804加载约1V，给半导体基板1801加载0V。通过这样，从第2杂质区域1804向着第1杂质区域1803的电子的一部分，因杂质区域1803附近的高电场而变热，部分注入到陷阱层1806中，变为存储单元阈值电压较高的状态。
擦除时，给栅电极1808加载约-3V，给第1杂质区域1803加载约5V，给半导体基板1801加载0V，让第2杂质区域1804浮置。通过这样，第1杂质区域1803内的区域间沟道所产生的空穴的一部分，因第1杂质区域1803附近的高电场而变热，部分注入到陷阱层1806中，变为存储单元阈值电压较低的状态。
读出时，给栅电极1808加载约4V，给第1杂质区域1803加载约0V，给第2杂质区域1804加载约1.5V，给半导体基板1801加载0V。通过这样，根据陷阱层1806中的电荷的有无，得到数据“0”或“1”。
接下来，使用图20，对以前的具有陷阱层的非易失性存储器的写入后的无偏置状态下的被捕获的电荷的动作进行说明。
图20(a)与(b)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图20(c)至(e)，是横轴为图19的存储单元中的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图20(a)中，1901为写入后的存储单元阈值电压的分布。图20(b)中，1902是寿命末期的存储单元阈值电压的分布，1903是检验电平。图20(c)中，1911是通过写入所注入的电子的概率密度分布，1912是通过写入以前的擦除所注入的空穴的概率密度分布。图20(d)中，1921是与空穴结合之后的电子的概率密度分布，1922是与电子结合之后的空穴的概率密度分布。图20(e)中，1931是寿命末期的电子的概率密度分布。
如上所述，在局部有两种电荷被捕获的状态下，写入之后的存储单元阈值电压的分布1901中，如图20(c)所示，电子的概率密度分布1911与空穴的概率密度分布1912分别表示不同的概率密度分布，电子的概率密度分布1911与空穴的概率密度分布1912的重叠部分瞬间结合，变为如图20(d)所示的电子的概率密度分布1921与空穴的概率密度分布1922。之后，通过电荷的横向扩散，电子与空穴的结合进一步发展，存储单元阈值电压中产生变化。
以前的寿命末期的存储单元阈值电压的分布1902中，写入状态下空穴不如电子的总数多，因此空穴消失，变为图20(e)所示的电子的概率密度分布1931。通过这样，通过减少写入后的空穴的总数，能够实现存储单元的数据保持特性的提高。
另外，通过因干扰(扰乱)而导致存储单元阈值电压降低，不满足检验电平的存储单元，通过实施再次改写，能够满足检验电平，抑制存储单元阈值电压的变化(参照专利文献1)。
【专利文献1】美国专利第5,365,486号。
以前的具有陷阱层的非易失性存储器中，如果局部将电荷注入给陷阱层，被捕获的电荷便会在无偏压状态下横向扩散，与周边电荷结合，产生存储单元阈值电压的变化。该存储单元阈值电压的变化所引起的数据保持特性恶化，是市场上的访问速度的降低与数据的误读出的原因。
另外，数据保持特性中有改写次数的依赖性，改写次数越多，数据的保持特性恶化，妨碍产品的写入保持次数的提高。
发明内容
本发明为解决上述以前的问题，目的在于实现具有陷阱层的非易失性存储单元的数据保持特性的恶化的抑制。
为实现上述目的，本发明中在具有陷阱层的非易失性半导体记忆装置的改写时，实施了电荷注入直到达到任意的阈值电压之后，确保任意的等待时间，进而实施电荷注入直到达到任意的阈值电压。
通过本发明，在改写顺序中，实施确保了任意的等待时间的第1电荷注入，与该第1电荷注入后的第2电荷注入，通过这样，利用电荷注入动作之后的初期变动(极短时间内的与周边电荷的结合所引起的电荷损失现象)，降低使得数据保持特性恶化的周边电荷，之后，补充因初期变动所引起的电荷损失部分，提高之后的数据保持特性。
附图说明
图1为表示第1实施方式中的非易失性半导体记忆装置的改写方法的图。
图2为表示第1实施方式中的非易失性半导体记忆装置的通过写入单位的改写方法的图。
图3为表示第1实施方式中的非易失性半导体记忆装置的被捕获的电荷的动作的图。
图4为表示第1实施方式中的非易失性半导体记忆装置的存储单元阈值电压的变化的图。
图5为表示第1实施方式中的非易失性半导体记忆装置的电路构成的图。
图6为表示第2实施方式中的非易失性半导体记忆装置的改写方法的图。
图7为表示第2实施方式中的非易失性半导体记忆装置的电路构成的图。
图8为表示第3实施方式中的非易失性半导体记忆装置的改写方法的图。
图9为表示第3实施方式中的非易失性半导体记忆装置的改写顺序的图。
图10为表示第4实施方式中的非易失性半导体记忆装置的改写方法的图。
图11为表示第5实施方式中的非易失性半导体记忆装置的改写方法的图。
图12为表示第6实施方式中的非易失性半导体记忆装置的改写方法的图。
图13为表示第7实施方式中的非易失性半导体记忆装置的改写方法的图。
图14为表示第8实施方式中的非易失性半导体记忆装置的改写方法的图。
图15为表示第9实施方式中的非易失性半导体记忆装置的电路构成的图。
图16为表示第9实施方式中的非易失性半导体记忆装置的动作时序的图。
图17为表示第10实施方式中的非易失性半导体记忆装置的电路构成的图。
图18为表示第11实施方式中的非易失性半导体记忆装置的电路构成的图。
图19为表示以前的非易失性半导体记忆装置的存储单元构造的图。
图20为表示以前的非易失性半导体记忆装置的被捕获的电荷的动作的图。
图中：201-第1写入之后的存储单元阈值电压的分布，202-经过一定时间后的存储单元阈值电压的分布，203-经过一定时间后实施了第2写入后的存储单元阈值电压的分布，204-寿命末期的存储单元阈值电压的分布，205-写入检验电平，211-通过第1写入所注入的电子的概率密度分布，212-通过第1写入以前的擦除所注入的空穴的概率密度分布，221-与空穴结合之后的电子的概率密度分布，222-与电子结合之后的空穴的概率密度分布，231-与空穴结合之后通过第2写入所注入的电子的概率密度分布，232-与电子结合之后的空穴的概率密度分布，241-寿命末期的电子的概率密度分布，301-以前的阈值变动，302-本发明中的阈值变动，303-读出电平，311-以前的阈值变动量的改写次数依赖性，312-本发明中的阈值变动量的改写次数依赖性，410-写入条件设定电路，411-高电压设定电路，412-脉冲宽度控制电路，420-计时器电路，430-改写顺序控制电路，440-高压产生/控制电路，450-地址解码电路，460-数据锁存电路，470-存储单元阵列，480-检验电路，521-计数器电路，1610-输入数据切换电路，1620-写入数据判断电路，1710-第1写入数据保持电路，1720-第2写入数据保持电路，1730-数据复制控制电路，1801-半导体基板，1802-沟道区域，1803-第1杂质区域，1804-第2杂质区域，1805-顶部绝缘膜，1806-陷阱层，1807-底部绝缘膜，1808-栅电极，S1533-BUSY信号输出。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。另外，以下所说明的所有实施方式中的非易失性半导体记忆装置的存储单元，具有陷阱层。
下面将第1电荷注入设为第1写入与等待时间，并且设第2电荷注入为第2写入进行说明。
《第1实施方式》
图1为表示本发明的第1实施方式中的非易失性半导体记忆装置的改写方法的流程图。对在规定的非易失性存储单元中进行写入的情况下的方法进行说明。
图1的流程图中，101为开始端、110为结束端、另外102、104、105、107、109表示处理，103、106、108表示判断，121、122表示范围。
102为设定用来实施第1写入的条件的处理，104为实施第1写入的处理，105为开始时间测量的处理，107为设定用来实施第2写入的条件的处理，109为实施第2写入的处理。另外，103为判断第1写入是否完成的处理，106为判断是否经过了一定时间的处理，108为判断第2写入是否完成的处理。121为第1电荷注入的范围，122为第2电荷注入的范围。
对规定的存储单元的写入流程从开始端101开始，经过设定所期望的第1写入条件的处理102，进入第1写入是否完成的判断103。处理102例如是写入中的电压条件与脉冲宽度条件等的设定。另外，判定103例如是确认是否进行了写入直到规定的阈值电压的写入检验。
判断103中，在判断第1写入未完成的情况下，进入第1写入处理104。实施了第1写入处理104之后，经过设定所期望的第1写入条件的处理102之后，回到第1写入是否完成的判断103。重复处理104、102，直到判断103中确认第1写入完成。
在判断103中确认了第1写入完成的情况下，实施开始计时的处理105。判断106中，从开始计时的处理105开始，确认所计时的时间是否经过了一定时间以上，在经过了的情况下，进入设定用来实施第2写入的条件的处理107。判断106中，在没有经过一定时间以上的情况下，重复判断106直到满足判断106的条件。判断106中的一定时间最好是长时间。以上是第1电荷注入的范围121，由第1写入与一定时间所决定的等待时间构成。以后为第2电荷注入122。
设定用来实施第2写入的条件的处理107，进入判断第2写入是否完成的判断108。处理107例如是写入中的电压条件与脉冲宽度条件等的设定。另外，判断108例如是确定是否实施了规定次数写入脉冲加载。
判断108中，在判断第2写入未完成的情况下，进入第2写入处理109。实施了第2写入处理109之后，经过设定所期望的第2写入条件的处理107之后，回到第2写入是否完成的判断108。重复处理109、107，直到判断108中确认写入完成。在判断108判断写入完成的情况下，进入结束端110，结束一系列的写入流程。
本写入流程在存储单元阵列的写入中，通过以地址等写入单位来实施各个处理，也同样能够适用。
图2为存储单元阵列的写入的流程图。图2的流程图中，713为是否是存储单元阵列的规定写入区域中的写入单位的最终的判断，712表示写入单位的设定或变更处理。
实施第1写入之前，进行实施写入的单位的设定712，与上述一样，实施第1、第2写入，在第2写入是否完成的判断108中确认了写入完成的情况下，进行是否是存储单元阵列的规定写入区域中的写入单位的最终的判断713。在判断713中判断不是最终的情况下，进行了写入单位的变更处理712之后，进行第1写入。在判断713中判断是最终的情况下，进入结束端110，结束一系列的写入流程。这里，写入单位例如是地址，写入单位的变更例如是地址增加。
接下来，对照图3，对本发明的第1实施方式中的电荷的动作进行说明。图3对具有陷阱层的非易失性存储器中的存储单元实施了上述图1所说明的写入流程的情况下，示出被捕获的电荷的动作。
图3中，图3(a)至图3(d)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图3(e)至图3(h)，是横轴为图19的存储单元中的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图3(a)中，201为第1写入之后的存储单元阈值电压的分布。图3(b)中，202为经过一定时间后的存储单元阈值电压的分布。图3(c)中，203为经过一定时间后刚实施第2写入之后的存储单元阈值电压的分布。图3(d)中，204为寿命末期的存储单元阈值电压的分布。图3(a)至图3(d)中，205为写入检验电平。
图3(e)中，211为通过第1写入所输入的电子的概率密度分布，212为通过其以前的擦除所注入的空穴的概率密度分布。图3(f)中，221为与空穴结合之后的电子的概率密度分布，222为与电子结合之后的空穴的概率密度分布。图3(g)中，231为与空穴结合之后通过第2写入所输入的电子的概率密度分布，232为与电子结合之后的空穴的概率密度分布。图3(h)中，241为寿命末期的电子的概率密度分布。
第1写入完成之后的存储单元阈值电压的分布201中，如图3(e)所示，电子与空穴分别显示出不同的概率密度分布，电子与空穴的重合部分瞬间结合，从第1写入完成开始经过了一定时间后，变为如图3(f)所示的电子的概率密度分布221与空穴的概率密度分布222，存储单元阈值电压的分布从201开始下降，变为202。
如果此后实施第2写入，存储单元阈值电压的分布便从202开始上升，变为图3(c)所示的第2写入刚刚完成之后的存储单元阈值电压的分布203。另外，该刚刚完成后的电子、空穴的概率密度分布，变为图3(g)所示的电子的概率密度分布231与空穴的概率密度分布232，使得存储单元的数据保持特性恶化的空穴的概率密度减少，电子的概率密度增加。
通过这样，本发明的效果是，与图20所示的以往例相比，之后的电荷的横向扩散所引起的电子与空穴的结合被抑制，存储单元阈值电压的经时变化量也降低，存储单元的数据保持特性提高。也即，图3(d)所示的寿命末期的存储单元阈值电压的分布241中，如图3(h)所示，电子的概率密度分布241与图20(e)的以前的电子的概率密度分布1931相比增高。
图4中，示出了适用本发明的情况下的存储单元阈值的变化。图4(a)，横轴为保存时间，纵轴为存储单元阈值电压，301为以前的存储单元阈值电压的变动，302为本发明中的存储单元阈值电压的变动，303为读出电平。不管哪一个保存时间中，本发明中的存储单元阈值电压302都比以前的存储单元阈值电压301高，由于能够确保数据读出的余度较大，因此提高了数据保持特性。
图4(b)中，横轴为改写次数，纵轴为存储单元阈值电压的变动量，311为以前的阈值变动量的改写次数依赖性，312为本发明中的阈值变动量的改写次数依赖性。通过本发明，半导体阈值电压的变动量相同的改写次数，比以前增加。
本实施方式，能够通过图5的构成来实现。图5中示出了本发明的第1实施方式中的非易失性半导体记忆装置。说明了在规定地址的非易失性存储单元中进行写入的情况下的方法。
图5的410为写入条件设定电路，411为高压设定电路，412为脉冲宽度控制电路，420为计时器电路，430为改写顺序控制电路，440为高压产生/控制电路，450为地址解码器电路，460为数据锁存电路，470为存储单元阵列，480为检验电路。
另外，S410～S481表示控制信号，A410～A470表示地址总线，D410～D480表示数据总线，P440表示高压信号。
首先，对第1写入动作进行说明。写入条件设定电路410，接收自外部所输入的控制信号S410、写入地址A410、写入数据D410，进行第1写入条件的设定。这里的控制信号为写入命令等。另外，写入条件例如是写入中的电压条件·脉冲宽度条件等的设定。按照所输入的设定条件，由高压设定电路411设定或控制电压条件，由脉冲宽度控制电路412设定或控制脉冲宽度条件。写入所需要的高压，根据高压设定电路411的设定值由高压产生/控制电路440进行控制，作为高压信号P440输出。该高压信号P440，输入给地址解码电路450以及数据锁存电路460，将地址解码电路450所选择的存储单元阵列470内的存储单元作为对象，根据数据锁存电路460的数据加载由脉冲宽度控制电路412所设定的时间。
写入结束的判断，例如使用检验电路480，通过确认写入进行到了规定的阈值电平的写入检验来进行。
写入检验中，在判断第1写入未完成的情况下，加载第1写入脉冲。第1写入脉冲加载后，经过所期望的第1写入条件的设定，进行第1写入是否完成的写入检验。反复执行上述操作，直到通过写入检验判断写入完成。
在通过写入检验判断写入完成的情况下，通过将检验电路480的输出信号S428输入给计时器电路420，开始计时。经过一定时间后，将控制信号S432输入给写入顺序控制电路430，进入第2写入动作。
或者，例如在不实施检验的写入流程的情况下，通过将从脉冲宽度控制电路420的输出信号S420到脉冲加载结束的时序，输入给计时器电路420，开始计时。经过一定时间后，将控制信号S432输入给写入顺序控制电路430，进入第2写入动作。
接下来，对第2写入动作进行说明。写入条件设定电路410，通过来自写入顺序控制电路430的控制信号S431，开始第2写入动作。另外，进行第2写入条件的设定。写入条件例如是写入中的电压条件与脉冲宽度条件等设定。按照所输入的设定条件，由高压设定电路411设定或控制电压条件，由脉冲宽度控制电路412设定或控制脉冲宽度条件。写入所需要的高压，根据高压设定电路411的设定值由高压产生/控制电路440进行控制，作为高压信号P440输出。该高压信号P440，输入给地址解码电路450以及数据锁存电路460，将地址解码电路450所选择的存储单元阵列470内的存储单元作为对象，根据数据锁存电路460的数据加载由脉冲宽度控制电路412所设定的时间。另外，写入结束的判断，例如使用检验电路480，通过确认写入进行到了规定的阈值电平的写入检验来进行。
写入检验中，在判断第2写入未完成的情况下，加载第2写入脉冲。第2写入脉冲加载后，经过所期望的第2写入条件的设定，进行第2写入是否完成的写入检验。反复执行上述操作，直到通过写入检验判断写入完成。
在通过写入检验判断写入完成的情况下，结束一系列的写入动作。
以上，通过本发明，利用作为电荷注入动作后的极短时间的与周边电荷的结合所产生的电荷损失现象的初期变动，降低使得数据保持特性恶化的周边电荷之后，补充初期变动所引起的电荷损失部分，通过这样，提高了之后的数据保持特性。
《第2实施方式》
图6为表示本发明的第2实施方式中的非易失性半导体记忆装置的改写方法的流程图。说明了在规定的非易失性存储单元中进行写入的情况下的方法。
图6的流程图中，611表示判断第1电荷注入执行了规定的次数的处理。
在判断103中判断第1写入完成，实施了开始计时的处理105之后，在判断106中，确认从开始计时的处理105，所计时的时间经过了一定时间以上，在判断为经过了的情况下，进入确认第1电荷注入是否执行了规定次数的处理611。在判断611中，确认了第1电荷注入实施了规定次数的情况下，进入设定用于实施第2写入的条件的处理107，实施第2写入。判断611中，在第1电荷注入没有实施规定次数的情况下，回到设定用来实施第1写入的条件的处理102，实施第1写入。这里的规定次数最好较多。
本实施方式能够通过图7的构成来实现。图7中示出了本发明的第2实施方式中的非易失性半导体记忆装置。说明了在规定地址的非易失性存储单元中进行写入的情况下的方法。
图7中，除了计数器电路521连接在计时器电路420的输出信号S521与改写顺序控制电路430的输入信号S432之间，以及写入条件设定电路410的输出信号S522输入给计数器电路521这两点之外，均与图5的构成相同。
如果通过写入检验，判断第1写入完成，便开始通过计时器电路420开始计时。经过一定时间后，将计时器电路420的输出信号S521输入给计时器电路521。在通过该输出信号S521，确认了第1写入实施了通过写入条件设定电路410的输出信号S522所设定的次数的情况下，将控制信号S432输入给改写顺序控制电路430，进入第2写入动作。在没有通过计时器电路521实施了设定次数的第1写入的情况下，设定用来实施第1写入的条件，实施第1写入。
通过重复第1写入与根据一定时间的放置的电子与空穴的结合，具有进一步提高数据保持特性，进一步缩小存储单元阈值电压的分布范围的优点。
另外，还可以将实施第2写入的存储单元对象，设为实施过第1写入的所有存储单元群。通过这样，所有的存储单元一律能够得到本发明的效果，对于存储单元阵列的数据保持，能够得到非常高的效果。
另外，还可以将实施第2写入的存储单元对象，设为实施过第1写入的一部分存储单元群。通过这样，通过特意对数据保持寿命恶化程度较差的存储单元等一部分适用本发明，能够在维持芯片的效果的同时，通过不对非对象物执行第2写入，能够通过更短时间实施本发明。
《第3实施方式》
图8(a)中示出了本发明的第3实施方式的执行顺序。图8(a)中，示出了确保并执行从第1写入921的结束到第2写入922的开始之间的一定时间923。这里，第1电荷注入范围是包括第1写入921与一定时间923的范围911，第2电荷注入范围是包括第2写入922的912。一定时间923最好较长，特别是比通常的检验动作或读出动作所需要的时间长的时间，或者特别是被第1写入所捕获的电子与第1写入之前已经被捕获的周边电荷(空穴)相结合的时间。
这种情况下，在进行存储单元阵列的写入时，存在例如在多个地址中串行执行图8(a)的时序，则写入所需要的时间便会增加这一问题。对解决该问题的本发明的第3实施方式进行说明。
图8(b)示出了本发明的第3实施方式中的非易失性半导体记忆装置的改写方法的执行顺序之一例。图8(b)中，首先进行的地址0中的写入执行顺序924，接下来进行地址1中的写入执行顺序925，第n次进行地址n中的写入执行顺序926。各个顺序与图8(a)的执行顺序相同。
在进行具有作为多个的n个地址的存储单元阵列的写入的情况下，首先执行地址0的写入执行顺序924，接下来执行地址1的写入执行顺序925，最后执行地址n的写入执行顺序926。
该实施中，首先在地址0的第1写入完成之后，实施地址1的第1写入，之后，顺次在前一个地址的第1写入完成之后实施下一个地址的第1写入，最后进行地址n的第1写入。最后的地址n的第1写入完成之后，由于从最初的地址0的第1写入完成到第2写入开始为止，因多个地址的第1写入而经过了应当确保的一定时间，因此实施最初的地址0的第2写入。以后顺次实施接下来的地址的第2写入。
图9为表示本发明的第3实施方式中的非易失性半导体记忆装置的改写方法的流程图。图9的流程图中，814、815、817表示处理，816、818、819表示判断。
图9中，815是每写入单位所进行的开始计时的处理，814、817分别是第1写入、第2写入中的写入单位的设定或变更处理。另外，816、819分别是判断是否是第1写入、第2写入中的存储单元阵列的规定写入区域中的写入单位的结尾的处理，818每写入单位所进行的判断是否经过了一定时间的处理。
对规定的存储单元阵列的写入流程从开始端101开始，在实施第1写入之前，通过处理814设定写入单位，经过设定所期望的第1写入条件的处理102之后，进入第1写入是否完成的判断103。判断103中，在判断第1写入未完成的情况下，进入第1写入处理104。实施了第1写入处理104之后，经过设定所期望的第1写入条件的处理102之后，回到第1写入是否完成的判断103。重复处理104、102，直到判断103中确认第1写入完成。
在判断103中判断第1写入完成的情况下，实施每写入单位开始计时的处理815。这里，在处理815为图8(b)中所说明的顺序的情况下，为各个地址的一定时间的计时始点。
处理815的实施后，进入是否是存储单元阵列的规定写入区域中的写入单位的最终的判断816。判断816中，在不是最终的情况下，进行写入单位的变更处理814，进入设定所期望的第1写入条件的处理102。在判断816中判断是最终的情况下，在实施第2写入之前，通过处理817设定写入单位。
判断816中，在如图8(b)所示的顺序的情况下，如果第1写入完成的地址是最初的地址0，便进入下一个地址1，如果是最后的地址n，便进入处理817。
处理817的实施后，进入每写入单位是否经过了一定时间的判断818。判断818中，确认从每写入单位开始计时的处理815开始，在要实施第2写入的写入单位中，所计时的时间是否经过一定时间以上，在经过了的情况下，进入设定用来实施第2写入的条件的处理107。判断818中，在没有经过一定时间以上的情况下，重复判断818，直到满足判断818的条件。这里，判断818满足条件是指，在图8(b)所说明的顺序的情况下，各个地址经过了一定时间以上。
设定用来实施第2写入的条件的处理107，进入判断第2写入是否完成的判断108。判断108中，在判断第2写入未完成的情况下，进入第2写入处理109。实施了第2写入处理109之后，经过设定所期望的第2写入条件的处理107之后，回到第2写入是否完成的判断108。重复处理109、107，直到判断108中确认写入完成。在判断108判断写入完成的情况下，进入是否是存储单元阵列的规定写入区域中的写入单位的最终的判断819。判断819中，在不是最终的情况下，进行写入单位的变更处理817，进入每写入单位是否经过了一定时间的判断818。判断819中，在是最终的情况下，进入结束端110，结束一系列的写入流程。
判断819中，在为图8(b)所说明的顺序的情况下，如果第2写入完成的地址是最初的地址0，便进入下一个地址1，如果是最终的地址n，便进入结束端110。
如上所述，通过在规定的存储单元中的第1写入与第2写入之间的时间中，实施规定的存储单元的写入动作之外的其他动作，例如不同地址的第1写入，能够让写入时间的增加达到最小限度，同时适用本发明。
另外，本实施方式中，在存储单元阵列的改写区域的容量不同的情况下，因容量的不同，从第1写入完成到第2写入开始的时间也不同，所得到的效果因写入区域而不同。这种情况下，如果通过计时器电路等对第1写入完成到第2写入开始之间的时间进行管理，对多个不同写入区域，也能够确保效果一定。
《第4实施方式》
第4实施方式中，采用第1写入与第2写入均不实施检验的任意条件，任意条件下的写入例如表示改写电压、脉冲宽度为一定的写入。
图10为表示本发明的第4实施方式中的非易失性半导体记忆装置的改写方法的图。说明了在规定的非易失性存储单元中进行写入的情况下的方法。
图10(a)至图10(d)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图10(e)至图10(h)，是横轴为图19的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图10(a)中，1001为任意条件下的第1写入之后的存储单元阈值电压的分布。图10(b)中，1002为经过一定时间后的存储单元阈值电压的分布。图10(c)中，1003为任意条件下的第2写入之后的存储单元阈值电压的分布。图10(d)中，1004为寿命末期的存储单元阈值电压的分布。图10(e)中，1011为任意条件下的第1写入之后的电子的概率密度分布，1012为同样的空穴的概率密度分布。图10(f)中，1021为经过一定时间后的电子的概率密度分布，1022为同样的的空穴的概率密度分布。图10(g)中，1031为任意条件下的第2写入后的电子的概率密度分布，1032为同样的空穴的概率密度分布。图10(h)中，1041为寿命末期的电子的概率密度分布。
如上所述，在局部两种电荷被捕获的状态下，任意条件下的第1写入后的存储单元阈值单元的分布1001中，电子与空穴分别显示出不同的概率密度分布，电子与空穴的重合部分瞬间结合，变为如图10(e)所示的电子的概率密度分布1011与空穴的概率密度分布1012。这里，如果第1写入之后的存储单元的阈值电压1001降低，电子的概率密度分布1011便减小，反之空穴的概率密度分布1012增大，因此数据保持特性提高的效果减小。
经过一定时间后的存储单元阈值电压的分布1002中，因电荷的横向扩散，电子与空穴的结合进一步发展，电子与空穴的数目分别减少，变为如图10(f)所示的电子的概率密度分布1021与空穴的概率密度分布1022。通过这样，存储单元阈值单元中产生变化，变得比存储单元阈值电压的分布1001低。
任意条件下的第2写入后的存储单元阈值电压的分布1003中，由于不实施检验，因此对所有的存储单元注入新的电子，电子的数目增加，而空穴的数目减少，变为如图10(g)所示的电子的概率密度分布1031与空穴的概率密度分布1032。通过这样，存储单元阈值电压中产生变化，变得比存储单元阈值单元的分布1002的高。这里，通过对所有的存储单元补充初始变动所引起的电荷损失部分，使得存储单元的数据保持特性提高的效果增大。
寿命末期的存储单元阈值电压的分布1004中，由于写入状态下电子的总数比空穴的多，因此空穴与电子结合从而消失，变为如图10(h)所示的电子的概率密度分布1041。通过这样，存储单元阈值电压中产生变化，变得比存储单元阈值电压的分布1003低。这里，第2写入后的空穴的概率密度分布1032越小，存储单元的数据保持特性提高的效果便越大。
以上，通过本发明，由于第1与第2写入均不实施检验，因此能够缩短写入时间。另外，由于第2写入中不实施检验，因此能够对所有的存储单元补充初期变动所引起的电荷损失部分。
《第5实施方式》
第5实施方式中，第1写入采用不实施检验的任意条件，第2写入中实施检验。通过实施检验，能够将写入动作后的存储单元阈值电压统一为检验电平。
图11为表示本发明的第5实施方式中的非易失性半导体记忆装置的改写方法的图。说明了在规定的非易失性存储单元中进行写入的情况下的方法。
图11(a)至(d)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图11(e)至(i)，是横轴为图19的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图11(a)中，1101为任意条件下的第1写入之后的存储单元阈值电压的分布。图11(b)中，1102为经过一定时间后的存储单元阈值电压的分布，1106为第2写入对向的存储单元。图11(c)中，1103为实施第2写入直到达到规定的检验电平之后的存储单元阈值电压的分布。图11(d)中，1104为寿命末期的存储单元阈值电压的分布。图11(a)至图11(d)中，1105是检验电平。图11(e)中，1111为任意条件下的第1写入之后的电子的概率密度分布，1112为同样的空穴的概率密度分布。图11(f)中，1121为经过一定时间后的电子的概率密度分布，1122为同样的的空穴的概率密度分布。图11(g)中，1131为实施第2写入直到达到规定的检验电平之后的电子的概率密度分布，1132为同样的空穴的概率密度分布。图11(h)中，1141为第2写入对象外的存储单元的电子的概率密度分布，1142为同样的空穴的概率密度分布。图11(i)中，1151为寿命末期的电子的概率密度分布。
如上所述，在局部两种电荷被捕获的状态下，任意条件下的第1写入后的存储单元阈值单元的分布1101中，电子与空穴分别显示出不同的概率密度分布，电子与空穴的重合部分瞬间结合，变为如图11(e)所示的电子的概率密度分布1111与空穴的概率密度分布1112。
经过一定时间后的存储单元阈值电压的分布1102中，因电荷的横向扩散，电子与空穴的结合进一步发展，电子与空穴的数目分别减少，变为如图11(f)所示的电子的概率密度分布1121与空穴的概率密度分布1122。通过这样，存储单元阈值单元中产生变化，变得比存储单元阈值电压的分布1101低。这里，第2写入对象的存储单元1106是不满规定的检验电平的存储单元。通过第1写入条件，还能够将第2写入对象的存储单元1106设为所有的存储单元。
实施第2写入直到达到规定的检验电平之后的存储单元阈值电压的分布1103中，给第2写入对象的存储单元1106注入新的电子，电子的数目增加，而空穴的数目减少，变为如图11(g)所示的电子的概率密度分布1131与空穴的概率密度分布1132。另外，由于对第2写入对象的存储单元1106以外的存储单元不实施第2写入，因此如图11(h)所示，电子的概率密度分布1141与图11(f)的电子的概率密度分布1121相比没有变化，空穴的概率密度分布1142与图11(f)的空穴的概率密度分布1122相比没有变化。通过这样，第2写入对象的存储单元1106的存储单元阈值电压中产生变化，但第2写入对象的存储单元1106以外的存储单元阈值电压不产生变化，图11(c)的存储单元阈值电压的分布1103的分布宽度变窄。另外，由于第2写入对象不是所有的存储单元，因此能够缩短写入时间。
寿命末期的存储单元阈值电压的分布1104中，由于写入状态下电子的总数比空穴的多，因此空穴与电子结合从而消失，变为如图11(i)所示的电子的概率密度分布1141。通过这样，存储单元阈值电压中产生变化，变得比存储单元阈值电压的分布1103低。
以上，通过本发明，由于第2写入中实施检验，因此能够容易地设为任意的存储单元阈值电压。另外，通过第1写入条件的选择，能够变化第2写入对象的存储单元数目，如果写入对象较少，就能够缩短写入时间，如果写入对象较多，就能够对其补充初期变动所引起的电荷损失部分。
《第6实施方式》
第6实施方式中，第1写入中实施检验，第2写入采用不实施检验的任意条件。
图12为表示本发明的第6实施方式中的非易失性半导体记忆装置的改写方法的图。说明了在规定的非易失性存储单元中进行写入的情况下的方法。
图12(a)至(d)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图12(e)至(h)，是横轴为图19的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图12(a)中，1201为实施第1写入直到达到规定的检验电平之后的存储单元阈值电压的分布。图12(b)中，1202为经过一定时间后的存储单元阈值电压的分布。图12(c)中，1203为任意条件下的第2写入之后的存储单元阈值电压的分布。图12(d)中，1204为寿命末期的存储单元阈值电压的分布。图12(a)至图12(d)中，1205是检验电平。图12(e)中，1211为实施第1写入直到达到规定的检验电平之后的电子的概率密度分布，1212为同样的空穴的概率密度分布。图12(f)中，1221为经过一定时间后的电子的概率密度分布，1222为同样的的空穴的概率密度分布。图12(g)中，1231为任意条件下的第2写入之后的电子的概率密度分布，1232为同样的空穴的概率密度分布。图12(h)中，1241为寿命末期的电子的概率密度分布。
如上所述，在局部两种电荷被捕获的状态下，实施第1写入直到达到规定的检验电平之后的存储单元阈值单元的分布1201中，电子与空穴分别显示出不同的概率密度分布，电子与空穴的重合部分瞬间结合，变为如图12(e)所示的电子的概率密度分布1211与空穴的概率密度分布1212。
经过一定时间后的存储单元阈值电压的分布1202中，因电荷的横向扩散，电子与空穴的结合进一步发展，电子与空穴的数目分别减少，变为如图12(f)所示的电子的概率密度分布1221与空穴的概率密度分布1222。通过这样，存储单元阈值单元中产生变化，变得比存储单元阈值电压的分布1201低。
任意条件下的第2写入后的存储单元阈值电压的分布1203中，由于不实施检验，因此给所有的存储单元1206注入新的电子，电子的数目增加，而空穴的数目减少，变为如图12(g)所示的电子的概率密度分布1231与空穴的概率密度分布1232。通过这样，存储单元阈值电压中产生变化，变得比存储器阈值电压的分布1202高。
寿命末期的存储单元阈值电压的分布1204中，由于写入状态下电子的总数比空穴的多，因此空穴与电子结合从而消失，变为如图12(h)所示的电子的概率密度分布1241。通过这样，存储单元阈值电压中产生变化，变得比存储单元阈值电压的分布1203低。
以上，通过本发明，由于第1写入中实施检验，因此能够容易地设为任意的存储单元阈值电压。由于能够将第1写入动作之后的存储单元的阈值电压统一为规定的检验电平，因此对于具有不同的改写特性的芯片，也能够保持数据保持特性提高的效果为一定。另外，由于第2写入中不实施检验，因此能够对所有的存储单元补充初期变动所引起的电荷损失部分。
《第7实施方式》
第7实施方式中，第1与第2写入中均实施检验。
图13为表示本发明的第7实施方式中的非易失性半导体记忆装置的改写方法的图。说明了在规定的非易失性存储单元中进行写入的情况下的方法。
图13(a)至(d)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图13(e)至(i)，是横轴为图19的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图13(a)中，1301为实施第1写入直到达到规定的检验电平之后的存储单元阈值电压的分布。图13(b)中，1302为经过一定时间后的存储单元阈值电压的分布，1306为第2写入对向的存储单元。图13(c)中，1303为实施第2写入直到达到规定的检验电平之后的存储单元阈值电压的分布。图13(d)中，1304为寿命末期的存储单元阈值电压的分布。图13(a)至图13(d)中，1305是检验电平。图13(e)中，1311为实施第1写入直到达到规定的检验电平之后的电子的概率密度分布，1312为同样的空穴的概率密度分布。图13(f)中，1321为经过一定时间后的电子的概率密度分布，1322为同样的的空穴的概率密度分布。图13(g)中，1331为实施第2写入直到达到规定的检验电平之后的电子的概率密度分布，1332为同样的空穴的概率密度分布。图13(h)中，1341为第2写入对象外的存储单元的电子的概率密度分布，1342为同样的空穴的概率密度分布。图13(i)中，1351为寿命末期的电子的概率密度分布。
如上所述，在局部两种电荷被捕获的状态下，实施第1写入直到达到规定的检验电平后的存储单元阈值单元的分布1301中，电子与空穴分别显示出不同的概率密度分布，电子与空穴的重合部分瞬间结合，变为如图13(e)所示的电子的概率密度分布1311与空穴的概率密度分布1312。
经过一定时间后的存储单元阈值电压的分布1302中，因电荷的横向扩散，电子与空穴的结合进一步发展，电子与空穴的数目分别减少，变为如图13(f)所示的电子的概率密度分布1321与空穴的概率密度分布1322。通过这样，存储单元阈值单元中产生变化，变得比存储单元阈值电压的分布1301低。这里，第2写入对象的存储单元1306是不满规定的检验电平的存储单元。
实施第2写入直到达到规定的检验电平之后的存储单元阈值电压的分布1303中，给第2写入对象的存储单元1306注入新的电子，电子的数目增加，而空穴的数目减少，变为如图13(g)所示的电子的概率密度分布1331与空穴的概率密度分布1332。另外，由于对第2写入对象的存储单元1306以外的存储单元不实施第2写入，因此如图13(h)所示，电子的概率密度分布1341与图13(f)的电子的概率密度分布1321相比没有变化，空穴的概率密度分布1342与图13(f)的空穴的概率密度分布1322相比没有变化。通过这样，第2写入对象的存储单元1306的存储单元阈值电压中产生变化，但第2写入对象的存储单元1306以外的存储单元阈值电压不产生变化，存储单元阈值电压的分布1303的分布宽度变窄。另外，由于第2写入对象不是所有的存储单元，因此能够缩短写入时间。
寿命末期的存储单元阈值电压的分布1304中，由于写入状态下电子的总数比空穴的多，因此空穴与电子结合从而消失，变为如图13(i)所示的电子的概率密度分布1341。通过这样，存储单元阈值电压中产生变化，变得比存储单元阈值电压的分布1303低。
以上，通过本发明，由于第1与第2写入中均实施检验，因此能够容易地设为任意的存储单元阈值电压。另外，由于能够将第1写入动作之后的存储单元的阈值电压统一为检验电平，因此对于具有不同的改写特性的芯片，也能够保持数据保持特性提高的效果为一定。另外，由于第2写入的对象不是所有存储单元，因此能够缩短写入时间。
《第8实施方式》
第8实施方式中，第1与第2写入中均实施检验，第1检验电平与第2检验电平中存在差别。
图14为表示本发明的第8实施方式中的非易失性半导体记忆装置的改写方法的图。说明了在规定的非易失性存储单元中进行写入的情况下的方法。
图14(a)至(d)是横轴为存储单元阈值电压，纵轴为写入对象的存储单元数的存储单元阈值电压的分布。图14(e)至(i)，是横轴为图19的箭头X方向的距离，纵轴为电荷密度的第1杂质区域1803附近的概率密度分布。
图14(a)中，1401为实施第1写入直到达到第1检验电平之后的存储单元阈值电压的分布。图14(b)中，1402为经过一定时间后的存储单元阈值电压的分布，1407为第2写入对向的存储单元。图14(c)中，1403为实施第2写入直到达到第2检验电平之后的存储单元阈值电压的分布。图14(d)中，1404为寿命末期的存储单元阈值电压的分布。图14(a)至图14(d)中，1405是第1检验电平，1406是第2检验电平。图14(e)中，1411为实施第1写入直到达到第1检验电平之后的电子的概率密度分布，1412为同样的空穴的概率密度分布。图14(f)中，1421为经过一定时间后的电子的概率密度分布，1422为同样的的空穴的概率密度分布。图14(g)中，1431为实施第2写入直到达到第2检验电平之后的电子的概率密度分布，1432为同样的空穴的概率密度分布。图14(h)中，1441为第2写入对象外的存储单元的电子的概率密度分布，1442为同样的空穴的概率密度分布。图14(i)中，1451为寿命末期的电子的概率密度分布。
如上所述，在局部两种电荷被捕获的状态下，实施第1写入直到达到第1检验电平后的存储单元阈值单元的分布1401中，电子与空穴分别显示出不同的概率密度分布，电子与空穴的重合部分瞬间结合，变为如图14(e)所示的电子的概率密度分布1411与空穴的概率密度分布1412。
经过一定时间后的存储单元阈值电压的分布1402中，因电荷的横向扩散，电子与空穴的结合进一步发展，电子与空穴的数目分别减少，变为如图14(f)所示的电子的概率密度分布1421与空穴的概率密度分布1422。通过这样，存储单元阈值单元中产生变化，变得比存储单元阈值电压的分布1401低。这里，第2写入对象的存储单元1407是不满第2检验电平的存储单元，通过第1检验电平的设定，能够将第2写入对象的存储单元1407设为所有的存储单元。
实施第2写入直到达到第2检验电平之后的存储单元阈值电压的分布1403中，给第2写入对象的存储单元1407注入新的电子，电子的数目增加，而空穴的数目减少，变为如图14(g)所示的电子的概率密度分布1431与空穴的概率密度分布1432。另外，由于对第2写入对象的存储单元1407以外的存储单元不实施第2写入，因此如图14(h)所示，电子的概率密度分布1441与图14(f)的电子的概率密度分布1421相比没有变化，空穴的概率密度分布1442与图14(f)的空穴的概率密度分布1422相比没有变化。通过这样，第2写入对象的存储单元1407的存储单元阈值电压中产生变化，但第2写入对象的存储单元1407以外的存储单元阈值电压不产生变化，存储单元阈值电压的分布1403的分布宽度变窄。另外，由于第2写入对象不是所有的存储单元，因此能够缩短写入时间。
寿命末期的存储单元阈值电压的分布1404中，由于写入状态下电子的总数比空穴的多，因此空穴与电子结合从而消失，变为如图14(i)所示的电子的概率密度分布1441。通过这样，存储单元阈值电压中产生变化，变得比存储单元阈值电压的分布1403低。
以上，通过本发明，由于第1与第2写入中均实施检验，因此能够容易地设为任意的存储单元阈值电压。另外，由于能够将第1写入动作之后的存储单元的阈值电压统一为检验电平，因此对于具有不同的改写特性的芯片，也能够保持数据保持特性提高的效果为一定。另外，由于第1检验电平与第2检验电平不同，因此通过其设定，能够变化第2写入对象的存储单元数，如果写入对象较少，便能够缩短写入时间，如果写入对象较多，便能够给其补充因初期变动所引起的电荷损失部分。
第5实施方式中，也能够通过第1写入条件的选择，来变化第2写入对象的存储单元的数目，但对于具有不同的改写特性的芯片来说，其偏差增大。第8实施方式中，由于能够将第1写入动作后的存储单元的阈值电压统一为第1检验电平，因此能够抑制对具有不同的改写特性的芯片的偏差。
《第9实施方式》
图15中示出了本发明的第9实施方式中的非易失性半导体记忆装置。除了改写顺序控制电路430输出S1533作为BUSY信号之外，具有与图5相同的构成。本实施方式，按照图16的时序图，输出BUSY信号输出S1533。
加载第1写入脉冲时，改写顺序控制电路430中，从控制信号S430输入P1(第1写入动作中)信号，从控制信号S432输入WAIT(第1写入后的一定的等待时间)的反转信号。这两个输入信号的逻辑与作为BUSY1P(第1写入脉冲的加载中)信号，输出给BUSY信号输出S1533。
接下来，加载第1写入脉冲后的一定的等待时间中，改写顺序控制电路430中，从控制信号S430输入P1信号，从控制信号S432输入WAIT信号。这两个输入信号的逻辑与作为BUSY1W(第1写入脉冲的加载后的一定的等待时间中)信号，输出给BUSY信号输出S1533。
接下来，加载第2写入脉冲时，改写顺序控制电路430中，从控制信号S430输入P2(第2写入动作中)信号，从控制信号S432输入WAIT的反转信号。这两个输入信号的逻辑与作为BUSY2(第2写入脉冲的加载中)信号，输出给BUSY信号输出S1533。
另外，第1写入动作中，改写顺序控制电路430中从控制信号S430输入P1(第1写入动作中)信号。该信号可以作为BUSY1(第1写入动作中)信号，输出给BUSY信号输出S1533。
以上，通过本发明在任意的存储单元的第1电荷注入时或第2电荷注入时，产生变为ON状态的信号，通过这样，表示该存储单元正在实施第1电荷注入或第2电荷注入，从而能够禁止访问该存储单元。另外，能够有效利用等待时间，缩短写入时间。
《第10实施方式》
图17示出了本发明的第10实施方式中的非易失性半导体记忆装置。除了以下的差异之外，均具有与图5相同的构成。增加了输入数据切换电路1610与写入数据判断电路1620，擦除了数据总线D460，增加了数据总线D1610与D1612，输入给输入数据切换电路1610，数据总线D1612从写入数据判断电路1620输出，增加了数据总线D1660，从输入数据切换电路1610输出，同时输入给数据锁存电路460，增加了数据总线D1620，从存储单元阵列470输出，同时输入给写入数据判断电路1620，增加了控制信号S1610，从写入条件设定电路410输出，同时输入给输入数据切换电路1610以及写入数据判断电路1620。
首先，对第1写入动作进行说明。从数据总线D410所输入的对规定的地址(第m个)的任意的写入数据，经由写入条件设定电路410从数据总线D1610输入给输入数据切换电路1610。此时，不受理来自数据总线D1612的输入数据。将D1610所输入的数据转发给数据锁存电路460，通过第1写入动作对存储单元阵列470的规定的地址(第m个)进行写入。
对与上述规定的地址不同的地址(第n个)，与对上述规定的地址(第m个)相同，将任意的写入数据转发给D410→410→D1610→1610→D1660→460，通过第1写入动作进行写入。
接下来，对第2写入动作进行说明。例如，首先将写入到第m个中的数据，经由数据总线D1620，使用与存储单元阵列470相连接的写入数据判断电路1620进行判断，经由数据总线D1612输入给输入数据切换电路1610。此时，不受理来自数据总线D1610的输入数据。从D1612所输入的数据转发给数据锁存电路460，对存储单元阵列470的规定地址(第m个)，通过第2写入动作进行写入。
接下来，对写入到第n个中的数据，与对第m个相同，按照D410→410→D1610→1610→D1660→460进行写入数据判断与转发，通过第2写入动作对第n个进行写入。
以上，通过本发明，在第2电荷注入时能够消除写入数据的再输入。
《第11实施方式》
图18示出了本发明的第11实施方式中的非易失性半导体记忆装置。除了以下的差异之外，均具有与图5相同的构成。将数据锁存电路460设为第1写入数据保持电路1710，增加了第2写入数据保持电路1720与数据复制控制电路1730，第1写入数据保持电路1710与第2写入数据保持电路1720通过双向的数据总线D1710相连接，增加了控制信号S1730，从写入条件设定电路410输出，同时输入给数据复制控制电路1730，增加了控制信号S1731，从数据负值控制电路1730输出，同时输入给第1写入数据保持电路1710与第2写入数据保持电路1720双方。这里，第2写入数据保持电路1720，具有比第1写入数据保持电路1710大的容量。
首先，对第1写入动作进行说明。从数据总线D460输入给第1写入数据保持电路1710的对规定地址(第p个)的写入数据，被数据复制控制电路1730所控制，写入到存储单元阵列470的第p个中，并且与地址学习一起被第2写入数据保持电路1720所转发并保持。第2写入数据保持电路1720，例如使用SRAM等非易失性存储器。
接下来，对在与上述规定的地址不同的地址(第q个)中的第1写入动作进行说明。与在上述规定的地址(第p个)中相同，任意的写入数据写入到存储单元阵列470的第q个中，并且与地址信息一起被第2写入数据保持电路1720所转发并保持。此时，第q个的地址信息与写入数据，在第2写入数据保持电路1720中保持在与第p个不重复的区域中。
接下来，对第2写入动作进行说明。例如，首先被数据复制控制电路1730所控制，从第2写入数据保持电路1720将第p个的地址信息与写入数据，转发给第1写入数据保持电路1710，在存储单元阵列470的第p个中进行写入。
另外，对第q个的第2写入也和对第p个一样，转发地址信息与写入数据，在第q个中进行写入。
以上，通过本发明，能够减少第2电荷注入时的写入数据的再输入，通过使用SRAM等易失性存储器作为第2写入数据保持电路1720，能够缩短写入时间。
如上所述，通过本发明，能够实现存储单元的数据保持特性的提高，作为具有陷阱层的非易失性存储器等非常有用。
Claims (22)
1.一种非易失性半导体记忆装置的改写方法，用于具有陷阱层的非易失性半导体记忆装置的改写，
在改写时，具有第1电荷注入步骤、和在上述第1电荷注入步骤之后所实施的第2电荷注入步骤，
在上述第1电荷注入步骤中，实施了电荷注入直到达到任意的阈值电压之后，确保任意的等待时间，
在上述第2电荷注入步骤中，实施电荷注入直到达到任意的阈值电压为止。
2.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述第1电荷注入步骤实施任意的次数。
3.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
对成为电荷注入的对象的所有存储单元，实施上述第1电荷注入步骤与上述第2电荷注入步骤。
4.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述第1电荷注入步骤的对象存储单元是上述第2电荷注入步骤的对象存储单元的一部分的存储单元，或者，上述第2电荷注入步骤的对象存储单元是上述第1电荷注入步骤的对象存储单元的一部分的存储单元。
5.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述等待时间是比通常的检验动作或读出动作所需要的时间长的时间。
6.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述等待时间，是通过上述第1电荷注入步骤所捕获的第1电荷，与上述第1电荷注入步骤以前所捕获的、与上述第1电荷相反的周边电荷相结合的时间。
7.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述等待时间，利用对实施过上述第1电荷注入步骤的存储单元的上述第2电荷注入步骤以外的动作时间。
8.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述等待时间，可通过计时器电路设定，对成为改写对象的存储单元保持一定以上的时间。
9.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述第1电荷注入步骤，以任意的改写电压、任意改写脉冲宽度，实施任意次数。
10.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
实施上述第1电荷注入步骤，直到任意的检验电平为止。
11.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
上述第2电荷注入步骤，以任意的改写电压、任意改写脉冲宽度，实施任意次数。
12.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
实施上述第2电荷注入步骤，直到任意的检验电平为止。
13.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
具有两个不同的检验电平，在将阈值电压较低的一方作为第1检验电平，并且将阈值电压较高的一方作为第2检验电平时，实施上述第1电荷注入步骤直到达到上述第1检验电平为止，实施上述第2电荷注入步骤直到达到上述第2检验电平为止。
14.如权利要求1所述的非易失性半导体记忆装置的改写方法，其特征在于：
具有两个不同的检验电平，在将阈值电压较低的一方作为第1检验电平，并且将阈值电压较高的一方作为第2检验电平时，实施上述第1电荷注入步骤直到达到上述第2检验电平，实施上述第2电荷注入步骤直到达到上述第1检验电平。
15.一种非易失性半导体记忆装置，其具有陷阱层，
具备改写顺序控制电路，该改写顺序控制电路在改写时实施第1电荷注入与第2电荷注入，而在上述第1电荷注入中，在实施电荷注入直到达到任意的存储单元阈值电压之后，控制任意的等待时间，并且在上述任意的等待时间后，控制上述第2电荷注入。
16.如权利要求15所述的非易失性半导体记忆装置，其特征在于：
具有改写动作选择电路，该改写动作选择电路，在上述第1电荷注入中的任意的等待时间的控制结束后，能够切换选择上述第1电荷注入与上述第2电荷注入。
17.如权利要求15所述的非易失性半导体记忆装置，其特征在于：
具有产生在上述第1电荷注入时变为ON状态信号的电路。
18.如权利要求15所述的非易失性半导体记忆装置，其特征在于：
具有产生在上述第1电荷注入时以及上述等待时间中变为ON状态信号的电路。
19.如权利要求15所述的非易失性半导体记忆装置，其特征在于：
具有产生在上述第2电荷注入时变为ON状态信号的电路。
20.如权利要求15所述的非易失性半导体记忆装置，其特征在于：
具有产生在上述第1电荷注入时变为ON状态信号的电路、产生在上述等待时间中变为ON状态信号的电路以及产生在上述第2电荷注入时变为ON状态信号的电路。
21.如权利要求15所述的非易失性半导体记忆装置，其特征在于，具有：
写入数据判断电路，其判断由上述第1电荷注入所写入之后的数据；以及
输入数据切换电路，其能够切换选择由上述写入数据判断电路所判断的数据、与自外部输入的写入数据。
22.如权利要求15所述的非易失性半导体记忆装置，其特征在于，具有：
第1写入数据保持电路，其能够保持数据；
第2写入数据保持电路，其具有比上述第1写入数据保持电路更大的容量，能够保持数据且能够从上述第1写入数据保持电路双向地复制数据；以及
数据复制控制电路，其控制上述第1写入数据保持电路与上述第2写入数据保持电路之间的数据转发。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005253239A JP2007066459A (ja) | 2005-09-01 | 2005-09-01 | 不揮発性半導体記憶装置及びその書き換え方法 |
| JP2005253239 | 2005-09-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1925059A true CN1925059A (zh) | 2007-03-07 |
Family
ID=37803851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006101288308A Pending CN1925059A (zh) | 2005-09-01 | 2006-08-30 | 非易失性半导体记忆装置及其改写方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7460410B2 (zh) |
| JP (1) | JP2007066459A (zh) |
| CN (1) | CN1925059A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101587751B (zh) * | 2008-05-20 | 2012-07-04 | 海力士半导体有限公司 | 擦除非易失性存储器件的方法 |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103258572B (zh) | 2006-05-12 | 2016-12-07 | 苹果公司 | 存储设备中的失真估计和消除 |
| US8156403B2 (en) | 2006-05-12 | 2012-04-10 | Anobit Technologies Ltd. | Combined distortion estimation and error correction coding for memory devices |
| WO2007132456A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Memory device with adaptive capacity |
| US8060806B2 (en) | 2006-08-27 | 2011-11-15 | Anobit Technologies Ltd. | Estimation of non-linear distortion in memory devices |
| US7975192B2 (en) | 2006-10-30 | 2011-07-05 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
| US7924648B2 (en) * | 2006-11-28 | 2011-04-12 | Anobit Technologies Ltd. | Memory power and performance management |
| US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
| US7900102B2 (en) | 2006-12-17 | 2011-03-01 | Anobit Technologies Ltd. | High-speed programming of memory devices |
| US7480184B2 (en) * | 2007-01-07 | 2009-01-20 | International Business Machines Corporation | Maximum likelihood statistical method of operations for multi-bit semiconductor memory |
| US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
| US7751240B2 (en) | 2007-01-24 | 2010-07-06 | Anobit Technologies Ltd. | Memory device with negative thresholds |
| US8369141B2 (en) | 2007-03-12 | 2013-02-05 | Apple Inc. | Adaptive estimation of memory cell read thresholds |
| US8001320B2 (en) | 2007-04-22 | 2011-08-16 | Anobit Technologies Ltd. | Command interface for memory devices |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| WO2008139441A2 (en) | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
| KR101348173B1 (ko) * | 2007-05-25 | 2014-01-08 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템 |
| US7925936B1 (en) | 2007-07-13 | 2011-04-12 | Anobit Technologies Ltd. | Memory device with non-uniform programming levels |
| US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| KR101401558B1 (ko) * | 2007-08-20 | 2014-06-09 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| US8000141B1 (en) | 2007-10-19 | 2011-08-16 | Anobit Technologies Ltd. | Compensation for voltage drifts in analog memory cells |
| US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
| US8527819B2 (en) | 2007-10-19 | 2013-09-03 | Apple Inc. | Data storage in analog memory cell arrays having erase failures |
| US8270246B2 (en) | 2007-11-13 | 2012-09-18 | Apple Inc. | Optimized selection of memory chips in multi-chips memory devices |
| US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
| US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
| US7924587B2 (en) * | 2008-02-21 | 2011-04-12 | Anobit Technologies Ltd. | Programming of analog memory cells using a single programming pulse per state transition |
| ITRM20080114A1 (it) * | 2008-02-29 | 2009-09-01 | Micron Technology Inc | Compensazione della perdita di carica durante la programmazione di un dispositivo di memoria. |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US8059457B2 (en) | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
| US7924613B1 (en) | 2008-08-05 | 2011-04-12 | Anobit Technologies Ltd. | Data storage in analog memory cells with protection against programming interruption |
| US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
| US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8000135B1 (en) | 2008-09-14 | 2011-08-16 | Anobit Technologies Ltd. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US8713330B1 (en) | 2008-10-30 | 2014-04-29 | Apple Inc. | Data scrambling in memory devices |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| US8228701B2 (en) | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8677203B1 (en) | 2010-01-11 | 2014-03-18 | Apple Inc. | Redundant data storage schemes for multi-die memory systems |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8645794B1 (en) | 2010-07-31 | 2014-02-04 | Apple Inc. | Data storage in analog memory cells using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5490107A (en) * | 1991-12-27 | 1996-02-06 | Fujitsu Limited | Nonvolatile semiconductor memory |
| JPH05275657A (ja) * | 1992-03-26 | 1993-10-22 | Toshiba Corp | 半導体記憶装置 |
| US5365486A (en) | 1992-12-16 | 1994-11-15 | Texas Instruments Incorporated | Method and circuitry for refreshing a flash electrically erasable, programmable read only memory |
| US5724289A (en) * | 1993-09-08 | 1998-03-03 | Fujitsu Limited | Nonvolatile semiconductor memory capable of selectively performing a pre-conditioning of threshold voltage before an erase self-test of memory cells and a method related therewith |
| US5754471A (en) * | 1995-06-06 | 1998-05-19 | Advanced Micro Devices, Inc. | Low power CMOS array for a PLD with program and erase using controlled avalanche injection |
| US5774400A (en) | 1995-12-26 | 1998-06-30 | Nvx Corporation | Structure and method to prevent over erasure of nonvolatile memory transistors |
| US6185133B1 (en) * | 1998-06-26 | 2001-02-06 | Amic Technology, Inc. | Flash EPROM using junction hot hole injection for erase |
| US6294810B1 (en) * | 1998-12-22 | 2001-09-25 | Vantis Corporation | EEPROM cell with tunneling at separate edge and channel regions |
| JP4586219B2 (ja) | 1999-09-17 | 2010-11-24 | ソニー株式会社 | 不揮発性半導体記憶装置の消去方法 |
| US6331954B1 (en) * | 2001-06-28 | 2001-12-18 | Advanced Micro Devices, Inc. | Determination of misalignment for floating gates near a gate stack bending point in array of flash memory cells |
| JP2007193867A (ja) * | 2006-01-17 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその書き換え方法 |
-
2005
- 2005-09-01 JP JP2005253239A patent/JP2007066459A/ja not_active Withdrawn
-
2006
- 2006-08-11 US US11/502,430 patent/US7460410B2/en active Active
- 2006-08-30 CN CNA2006101288308A patent/CN1925059A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101587751B (zh) * | 2008-05-20 | 2012-07-04 | 海力士半导体有限公司 | 擦除非易失性存储器件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070047318A1 (en) | 2007-03-01 |
| US7460410B2 (en) | 2008-12-02 |
| JP2007066459A (ja) | 2007-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20070307 |