CN1926766A - 用于低μ技术的数字锁相环 - Google Patents
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Abstract
一种数字锁相环具有用于产生输出频率的数控振荡器(4)、用于检测参考频率和振荡器(4)的输出频率之间的相位差的相位检测器装置(11，12，13)、和被连接在相位检测器装置之后的用于激励数控振荡器(4)的数字环路滤波器(14)，其中所述相位检测器装置包括Δ－∑频率决策器(11)。
Description
本发明涉及一种用于利用数控振荡器来产生输出频率的数字锁相环。
称为PLL的数字锁相环在大量的集成电路中被使用。PLL被用作时钟和频率合成器、时钟发生器和时钟乘法器，被应用于时间、数据和时钟恢复电路中，并且还被用在相位调制或频率调制系统中的接收和发射电路中。
迄今的应用通常使用模拟PLL，该模拟PLL包含将压控振荡器(VCO)的输出频率与参考频率进行比较以及产生作为输出信号的包含压控振荡器的输出频率与参考频率之间的相位和频率差信息的电压的相位/频率检测器(PED)。该电压信号被提供给将电压信号转换为相应的电流信号的电荷泵(CP)。该电流信号被提供给环路滤波器(LF)，该环路滤波器的输出信号激励压控振荡器。压控振荡器与相位/频率检测器之间的反馈路径可包含具有分频系数N的分频器。在PLL的锁定状态中，压控振荡器的输出频率对应于参考频率的N倍。
近来，已尝试设计和实现完全集成的PLL。在这方面，现代CMOS技术的使用受条件(例如减小的电压和电源、栅极漏电流、减小的gm*r乘积(增益))的支配，这些条件对于模拟电路来说比对于数字电路更加不利。未来CMOS技术将提供更快速的nMOS和pMOS晶体管，这些晶体管极其适合于数字电路。此外，多于八个金属层将是可实现的，这些金属层允许螺旋形电感结构，并且存在实现MOS变容二极管场的选择。与模拟振荡器相比较，这有利于称为DCO(数控振荡器)的数控VCO的实现。
专利说明书DE 100 22 486 C1公开了能够以集成的形式实现的数字锁相环。该电路中的相位检测器装置包含基本上模拟的相位/频率检测器。
说明书US 6,429,693 B1公开了另一种与现代低μCMOS技术兼容的数字PLL。数字相位/频率检测器包括时间-数字转换器，该时间-数字转换器的分辨率由在CMOS工艺中实现的变换器的转换延时给定。
在这样的数字相位/频率检测器中，为了产生对应于来自模拟相位/频率检测器的输出信号的相位/频率误差值，从与(可能被分频的)数控振荡器的输出频率相关的数字字中减去代表参考频率的数字字。该实践的主要缺点是由于要彼此相减的数字字的有限字长而产生的不可控的杂散频率的出现。
T.A.Riley，M.A.Copeland和T.A.Kwasniewski的出版物“Delta-Sigma Modulation in Fractional-N FrequencySynthesis”(Journal of Solid-State Circuits(JSSC)，卷28，第5期，第553-559页，1993年5月)描述了将Δ-∑调制器用于激励分频器的信号。分频器为双模分频器的形式。与锁相环中的已知的分数N分频器相比，Δ-∑调制降低杂散频率的影响。
R.D.Beards，M.A.Copeland的出版物“An OversamplingDelta-Sigma Frequency Discriminator”(IEEE Transactions onCircuits and Systems-II.：Analog and Digital SignalProcessing，卷41，第1期，第26-32页，1994年1月)详细说明了一种分频器电路，该分频器电路包括双模分频器和被连接在分频器之后的相位比较器。该电路的实施优点在于双模分频器是相对简单的数字电路，该数字电路能够以低的功耗在高频(几个GHz)处工作。频率决策器被用于中频外差接收机的前端中。
本发明基于详细说明数字锁相环的目的，该数字锁相环具有高等级的数字化并且(仍然)允许在各种条件(制造和/或工作条件)下的卓越的PLL特性。特别地，应出现尽可能少的杂散频率，并且应该能够容易地并且根据相应的应用领域使用合适的设计参数来控制或调整诸如抖动(相位噪声)、抖动容差、稳定状态下的带宽、频率分辨率、相位/频率调制等等的PLL特性。
本发明所基于的目的通过权利要求1的特征来实现。本发明的有利的改进和发展在从属权利要求中被详细说明。
根据权利要求1，本发明的数字控制环具有用于产生输出频率的数控振荡器。另外，数字控制环包括相位检测器装置，该相位检测器装置用于检测参考频率和依赖于振荡器的输出频率的频率之间的相位差，并且用于将相位差转换为数字控制信号。数字环路滤波器被用于将数字控制信号或从数字控制信号中得到的数字信号提供给数控振荡器，以便调整输出频率。根据本发明，数字锁相环的特征在于该相位检测器装置包括Δ-∑频率决策器。
相位检测器装置中Δ-∑频率决策器的使用意味着该相位检测器装置具有适合于集成到低μ(sub-μ)CMOS工艺中的简单设计。另一个主要优点在于由频率量化产生的噪声被移动到稳态PLL的传输带宽极限之上的更高频率范围内。这显著地改善对杂散频率的抑制。本发明PLL的另一优点是，Δ-∑频率决策器意味着可以舍弃在频率决策器之后的信号路径中的电荷泵电路。这意味着整个数字锁相环可以不包括任何种类的集成的或分离的电容器。此外，本发明的数字锁相环可以在抖动和瞬时响应方面具有卓越的特性。
根据一种有利的改进方案，该Δ-∑频率决策器具有后置的用于产生包含频率值的数字信号的数字频率控制装置，该数字信号用于激励环路滤波器。该频率控制装置能够借助简单的双路复用器来实现。
依据本发明的一种特别优选的改进方案，数字环路滤波器是三阶或更高阶的。三阶环路滤波器实现-60dB/decade的衰减，这种衰减充分地滤去频率量化噪声。
数字环路滤波器优选地是巴特沃斯型、贝塞尔型、切比雪夫型或者考尔型，所述的最后两种滤波器类型由于其陡峭的截止特性而尤其是优选的。
本发明的另一有利的改进方案的特征在于，波数字滤波器被选择作为数字环路滤波器。波数字滤波器仅仅需要短字长的滤波器系数和内部状态变量。此外，波数字滤波器比普通的数字滤波器需要更低的功耗。使用波数字滤波器的另一优点在于，在例如可能由噪声脉冲引起的溢出之后它们具有极好的恢复响应。波数字滤波器的固有的钝性意味着对输入噪声脉冲的滤波器响应应完全消失。波数字滤波器可以在L.Gazsi的出版物“Explicit Formulas for Lattice Wave DigitalFilters”(IEEE Transactions on Circuits and Systems，卷32，第1期，第68-88页，1985年1月)中找到。
本发明的另一有利的改进方案的特征在于，数字频率控制装置和环路滤波器具有被布置在它们之间的积分器。该数字积分器的任务是将频率信息转换为相位信息。虽然该数字积分器也可以被设置在信号路径中的不同位置处，例如被设置在环路滤波器之后或在采样率转换电路(下面将更详细地进行描述)和噪声整形器(噪声整形级)之间，它的最佳位置是在数字频率控制装置和环路滤波器之间，因为在这个位置中存在最佳的动态控制范围和低功耗。
本发明的另一有利的改进方案的特征在于，环路滤波器之后的信号路径包含量化器，该量化器以减少的字长将输入值重新量化为输出值。该量化器首先能够使数字环路滤波器中的通常较长的字长匹配于数控振荡器的输入的较短字长。其次，根据量化器的一个特别优选的改进方案，由量化误差引起的相位噪声(抖动)能够通过提高量化器中的采样率而向较高频率移动。如果量化器附加地包含噪声整形器，则这是特别有利的，因为虽然该噪声整形器在低频处减少相位噪声，但它在高频处放大相位噪声。
下面参考附图利用本发明的典型的实施例和变型方案对本发明进行说明，其中：
图1示出使用数控振荡器的本发明数字PLL的结构；
图2示出图1中所示的数字处理器的设计；
图3示出图2中所示的过采样Δ-∑频率决策器的电路图；
图4示出图2中所示的频率控制单元的电路图；
图5示出图2中所示的量化和速率转换单元的电路图；
图6示出图2中所示的量化和速率转换单元的第一变型方案；
图7示出图2中所示的量化和速率转换单元的第二变型方案；
图8示出两个显示随频率变化的相位噪声或累积相位噪声(绝对抖动)的曲线图；
图9示出随着时间的过去显示来自数控振荡器的仿真输出信号的曲线图；
图10示出随着时间的过去显示数控振荡器的对应于图9中信号的数字输入信号的曲线图；
图1示出根据本发明的数字PLL的一般设计。该数字PLL包括通过数字控制总线2被连接到数控振荡器(DCO)4的输入端3上的数字处理器1。数控振荡器的输出端5输出模拟频率信号。该信号通过电连接6被提供给数字处理器1的第一输入端7。数字处理器1的第二输入端8具有施加到其上的参考频率或参考时钟Fref。
图1中所示的电路能够以完全集成的形式被制造在单个集成电路中。
图2示出数字处理器1的框图。该数字处理器包括Δ-∑频率决策器11、数字频率控制单元12、数字积分器13、数字环路滤波器14和数字量化和速率转换单元15。
参考频率Fref和来自数控振荡器4的输出信号被提供给Δ-∑频率决策器11。数字频率控制单元12通过输入端16接收频率合成参数。滤波器参数以及可能还有状态值能够通过输入端17被提供给数字环路滤波器14。下面参考图3-7更详细地说明各个块的设计以及图2中所示的电路的工作方式。
图3示出Δ-∑频率决策器11的电路设计。来自数控振荡器4的模拟输出信号被提供给具有适当选择的分频系数N和N-L的双模分频器电路20的输入端。来自双模分频器电路20的分频输出信号Fdif首先被连接到相位比较器21的时钟输入端上并且其次为延迟元件22指定时钟，来自相位比较器21的输出信号F_digital通过该延迟元件被施加到双模分频器电路20的输入端23上以便选择分频系数。例如，频率比较器21为简单的D型触发器的形式，其中参考频率Fref被提供给触发器21的D输入端8。
该(一阶)Δ-∑频率决策器11被用于将来自数控振荡器4的频率/相位信息转换到数字域中。该Δ-∑频率决策器11以1比特的精度执行参考频率Fref和数控振荡器4的输出频率之间的频率误差的粗略量化。此外，(二进制)输出比特流F_igital经受噪声整形，也就是由频率量化引起的噪声被偏移到更高频率范围。
图3中所示的Δ-∑频率决策器的工作方式在现有技术中是已知的并且在例如开头所提到的R.D.Beards和A.Copeland所著的文章“AnOversampling Delta-Sigma Frequency Discriminator”中进行了详细描述。该文章表明，图3中所示的电路具有与传统的一阶Δ-∑调制器相同的特性，也就是，输出端上的量化噪声通过高通滤波被抑制。在这种情况下，来自触发器21的输出信号(比特流)F_digital可以被视为参考频率Fref和来自数控振荡器4的输出频率信号之间的相位差的算术符号，也就是说触发器21担当产生该相位差的1比特近似值的相位量化器(相位决策器)。还要指出，时钟频率Fdiv在PLL的稳定状态中近似地相当于参考频率Fref，其中以该时钟频率Fdiv对触发器21和延迟元件22定时，并且该时钟频率Fdiv表示来自触发器21的数字(二进制)输出比特流F_digital的采样率。还要指出，相位比较器21实际上可以具有更复杂的设计，并且除了D型触发器之外还具有相位/频率检测器，以便在瞬时过程中将控制回路改变为稳定状态。
比特流F_digital被提供给频率控制单元12。该单元在图4中被更详细地示出。它的任务是规定数控振荡器4的输出频率。频率控制单元12基本上包括双路复用器MUX30，两个不同的频率控制参数vx和vy在该双路复用器的复用器输入端上被提供到该双路复用器。当控制信号F_digital具有逻辑状态0时，复用器输入端0(也就是频率控制参数vy)被选择。否则，也就是当控制信号F_digital的逻辑状态为1时，复用器输入端1(也就是频率控制参数vx)被选择。相应地被选择的频率控制参数vx或者vy被表示为数字字(例如字长为20)并且构成来自频率控制单元12的输出信号F_synt。
将图3和4一起看，揭示了来自Δ-∑频率决策器11的输出比特流F_digital控制双模分频器电路20和复用器30：如果F_digital等于0，那么在下一采样时间双模分频器电路20的分频系数为值N并且来自复用器30的输出值为恒定值vy。如果F_digital具有值1，那么双模分频器电路20将在随后的采样时间使用分频值N-L，并且F_synt的值为vx。
vy和vx的值是恒定的。它们可以提前被计算并被存储在ROM、RAM、或者闪存芯片中。
数控振荡器4的有效的频率范围依赖于容许的最大和最小值，该容许的最大和最小值可通过数字控制总线2从处理器1被传送至振荡器4。众所周知的是，时间域中的平均允许来自数控振荡器4的输出信号的频率分辨率非常精细地被调节并且意味着该频率分辨率几乎只依赖于数字处理器1的比特精度。如果PLL作为频率合成器工作，振荡器4的合成的输出频率如下被获得：
Fgoal＝n*Fref， (1)
其中n为任一实数，并且Fgoal是振荡器4的所期望的输出频率。
这允许连续的频率调谐。这需要这样来选择n的值，使得Fgoal覆盖频率合成器的容许的调谐范围。针对Fgoal和Fref的已知值，频率控制电路12的频率控制参数vx和vy能够如下被计算：
整数分频系数N根据以下的公式获得：
N＝[Fgoal/Fref]， (2)
其中[·]表示加括号的表达式的整数部分+1。L表示为选择分频系数Nfrac的适当值而选择的整数设计参数。Nfrac根据下式获得：
Nfrac＝(N-Fgoal/Fref)/L。 (3)
基于从等式(1)-(3)得出的关系
n＝N-Nfrac*L (4)
Nfrac是缩放L倍的分数分频系数。
现在根据以下等式来定义频率控制参数vy和vx：
vy＝Nfrac
并且
vx＝Nfrac-1 (5)
等式(1)-(5)的结果是，针对Fgoal/Fref的给定比值(也就是针对给定分频系数n)，当使用不同的L值时，获得不同的被缩放的分数分频系数Nfrac并且因此也获得不同的频率控制参数vx和vy。
频率控制单元12还可以被用于将频率调制施加于来自数控振荡器4的输出信号上。为了解释这种选择，被缩放的分数分频系数Nfrac被写成以下形式：
Nfrac＝Nfrac0+mod_Nfrac， (6)
其中Nfrac0是没有调制的(被缩放的)分数分频值，并且mod_Nfrac是用于频率调制的(被缩放的)数字输入值。假设来自数控振荡器4的被调制的输出频率由下列表达式给定：
Fgoal＝Fgoal0+mod_Freq (7)
其中Fgoal0是振荡器4的没有调制的输出频率，并且mod_Freq是振荡器4的输出频率的调制分量，等式(4)导致下列关系：
mod_Freq＝-mod_Nfrac*L*Fref (8)
因为L和Fref在调制期间是恒定的，所以对现在可变的频率控制参数vx和vy的适当的数字信号处理允许获得数控振荡器4的输出频率的数字调制。
根据图2，来自频率控制单元12的数字输出信号F_synt被提供给数字积分器13。数字积分器借助积分将数字频率信息转换为相位信息。在积分器13的输出端上可得到的相位信息是具有对PLL的跟踪特性的线性响应的相位误差信号。数字积分器13也可以被布置在信号路径中的不同点处，例如被布置在环路滤波器14之后或被布置在(稍后解释的)速率转换单元和噪声整形器(噪声整形级)之间。
积分器13的输出端上的相位误差信号的线性允许数字环路滤波器14以本身已知的方式被实现。与模拟滤波器装置相比，数字环路滤波器14的使用允许完全新的选择：首先，数字PLL不需要电荷泵并且因此也不需要任何种类的(集成的或分离的)电容器。第二，闭环的传递函数能够在不使用电感器或者有效环路滤波器拓扑的情况下以较高(三或四)阶来实现。第三，闭环的传递函数的形状能够根据巴特沃斯(Butterworth)、贝塞尔(Bessel)、切比雪夫(Chebishev)和考尔(Cauer)滤波器规范来规定。因此，数字滤波器能够被用于获得传递函数的高选择性的截止特性，该截止特性不能以使用电荷泵的模拟PLL来实现。其原因是模拟PLL中寄生极点和零点的存在，这些寄生极点和零点对闭环PLL的传递函数施加二阶影响，并且因此无法接受地损害模拟PLL的稳定性。
对于本发明来说，闭环(数字)PLL的具有陡峭截止频率的较高(三或四)阶传递函数的使用是非常有利的，因为如已经所描述的那样数字处理器的主要缺点是由有限字长引起的杂散频率的存在。重要的是能够针对在PLL的制造或操作过程中出现的所有工艺和温度变化控制或掌握这些杂散频率或噪声。这是因为噪声破坏PLL的输出频率的频谱并且提高PLL的噪声电平(固有噪声电平)。换句话说，噪声降低相位噪声质量(PLL的抖动质量)。
如已经解释的，Δ-∑频率决策器11的基本优点在于将噪声移动到数字PLL的传递函数的阻带并且因此产生利用环路滤波器有效抑制PLL的可能性。然而，Δ-∑频率决策器11的噪声整形功能具有+20dB/decade的噪声增益，因此普通的二阶环路滤波器在阻带中使由频率量化产生的噪声衰减-20dB/decade，而不是其实际的-40dB/decade的衰减。为了在阻带中实现-40dB/decade的衰减，因此必要的是具有至少一个有-60dB/decade的衰减的环路滤波器(也就是至少一个三阶滤波器)，其中通过具有所述滤波器阶数的切比雪夫和考尔滤波器实现尤其是具有陡峭边沿的截止响应。
已知的是，噪声分析对于模拟PLL来说有重要意义。没有其它的对包括数字信号处理的PLL适用。然而，在数字和模拟方法之间存在差异：当数字环路滤波器被使用时，有必要对两个方面执行“位真”分析，即在最低有效位(LSB)上的位截断(截止)和在最高有效位(MSB)位置上的溢出的修正。此外，通过缩放环路内的内部数字信号，各个数字电路元件的动态范围需要以最佳的方式来使用并且彼此谐调。这些机制需要数字技术领域内的相对高水平的技术知识。为了降低滤波器系数和内部状态变量的字长需求，因此有利的是所使用的环路滤波器14为波数字滤波器。这提供对滤波器的功耗以及其在输入信号突然溢出的情况下的恢复特性的有益影响。
图5示出图2中所示的量化和速率转换单元15的第一变型方案15.1。量化和速率转换单元15.1包括供应速率转换级41的量化器40。速率转换级41的输出被连接到数字控制总线2上。
以频率Fdiv对数字滤波器进行定时，该频率通常与来自数控振荡器4的输出信号的频率Fgoal不同。因此，在数字环路滤波器14和数控振荡器4的输入端3之间需要采样率转换。此外，在数字环路滤波器14中被处理的数字信号的字长通常比数控振荡器4的容许的输入字长要长(20位或更多)，其中数控振荡器4的容许的输入字长通常短于14位。因此，频率/相位信息必须(根据积分器13是否被设置在图2中所示的位置处或直到在量化和相位转换单元15中才被设置)被再次量化(量化为各个位的第一量化已在Δ-∑频率决策器11中被执行)。随后，量化器40被称作DCO量化器。
如果由DCO量化器40引起的量化误差是可以忽略的(这例如适用于n≈1)，那么来自数字环路滤波器14的输出频率信号能够被直接量化(采样率为频率Fdiv并且在稳定状态中近似地相当于参考频率Fref)。速率转换能够通过简单的中继器41来执行。
图6示出当n＞＞1时量化和速率转换单元15的变型方案15.2。在这种情况下，Fgoal明显大于Fref，这在相位调制或频率调制系统中的发送/接收器电路中是正常情况。如果DCO量化器40的影响是不可忽略的，则该影响能够通过图6中所示的装置被显著地降低或避免。因为量化误差和其频谱功率密度与DCO量化器40的时钟频率成反比，所以DCO量化器40的量化误差能够通过使DCO量化器40的时钟频率向更高频率移动来减小。为此，图6中所显示的量化和速率转换单元15.2包括被用于为DCO量化器40产生合适的时钟的分频器电路42。分频器电路42用整数分频系数M来除在输入端处从数控振荡器4接收到的输出信号，并将被分频的信号提供给DCO量化器40的时钟输入端。需要这样来选择值M，使得获得量化误差的充分减小。在这种情况下，需要两个具有不同转换因子A和B的采样率转换级43、44。具有转换因子A的采样率转换级43被布置在DCO量化器40之前，而具有转换因子B的采样率转换级44被连接在DCO量化器40之后。采样率转换级43将环路滤波器的输出端处的采样率Fdiv内插到对应于被M除的数控振荡器4的输出频率的采样率中。第二采样率转换级44通过因子M内插采样率。这两种采样率转换都能够利用简单的中继器(repeater)来实现。
通过选择合适的分频系数M，能够在DCO量化器40的功耗和量化误差的消除之间做出折衷。DCO量化器的时钟频率越高，图6中所显示的电路的功耗就越高并且量化误差就越小。
图7示出量化和速率转换单元15的第三变型方案15.3，该变型方案与第二变型方案15.2的不同仅在于DCO量化器45附加地包括噪声整形器。该解决方案在尽管DCO量化器40的时钟速率(与Fdiv相比)被增加但过大的量化误差仍然继续存在(也就是说为M选择了小值)时或者当小值M引起实施问题时是有利的。具有噪声整形器45的DCO量化器有两种功能。第一，它执行必要的量化。第二，它减小由于使相位噪声(抖动)向较高频率移动而产生的量化误差的影响。噪声整形器因此在低频处减小量化误差(相位噪声)的影响，但同时在较高频率处放大相位噪声。在一阶噪声整形器的情况下，在较高频率处增益为+20dB/decade。因此可以这样选择并调整分频系数M和噪声整形器的阶数，使得量化误差(考虑到通过相应整形器的放大)被移动到最佳的频率范围。
上面的陈述表明，大量的设计参数(L、数字环路滤波器14的类型和阶数、积分器13的位置、M、DCO量化器45中的噪声整形器的阶数、各个数字电路元件的字长的规定等等)可用于针对相应的应用实例设计就在制造或者操作过程中出现的工艺或者温度变化而言展示出最佳响应的PLL，其中将来的远远低于μ特征尺寸的CMOS技术的要求能够被遵守并被利用。
下文介绍不限制一般特性的本发明的特殊例子：例如，数字处理器的基本参数是：
Fref＝300MHz；Fgoal＝4.8648GHz；
针对L＝2的选择，获得：
n＝4864.8/300＝16.216，因此N＝17，N-L＝15。
由此得出：
Nfrac＝(N-n)/L＝(17-16.216)/2＝0.392。
这些值产生频率控制参数vy和vx的下列值：
vy＝Nfrac＝0.392
vx＝Nfrac-1＝-0.608。
当为频率控制单元12使用20位的内部字长时，频率控制参数vx、vy用下列值来表示：
vy_int＝round(vy*524288)＝205521
vx_int＝round(vx*524288)＝-318767
其中vy_int和vx_int是在最低有效位中使用取整操作524288＝219(其对应于20位表示)表示的频率控制参数vy和vx。
KT＝1/400MHz并且F0＝4.913448GHz
表示数控振荡器4的参数。KT表示增益因子并且F0表示振荡器的空转频率。
为了使PLL完善，还需要数字滤波器14和DCO量化器40(参见图5)的设计参数。量化器40应具有14位的字长。假设闭环PLL的传递函数展示出三阶巴特沃斯形状(-60dB/decade衰减)，其中截止频率为：
fco＝800KHz。
图8-10示出这种PLL的仿真结果。在这种情况下，已假定Δ-∑频率决策器11中有2ps的滞后。
图8的上部在以Hz为单位的频率上示出在稳定状态中数控振荡器4的频率输出端上PLL的总相位噪音。图8的下部在以Hz为单位的频率上示出积分平均(RMS)抖动。在两个图中，x轴代表与载频Fgoal的频率偏移。该图使无杂散频率音的极好的抖动响应变得清楚。
图9随着时间(以s为单位)的过去示出显示PLL的输出频率的图。该曲线已利用上面指出的参数借助仿真计算被确定。它示出PLL的瞬时响应以及PLL对数控振荡器4中的突然的参数变化的反应。
数控振荡器4在t＝O时以4.913448GHz的空转频率起动。图9示出在2μs后已达到4.8648GHz的目标频率Fgoal。在瞬时过程期间的频率变化为48.648MHz。
数字PLL的参数变化可能发生在制造过程期间或在操作期间(例如作为温度漂移)。基本上，仅有两个参数可能发生显著变化：KT值和空转频率。这两个参数都涉及数控振荡器4。数字处理器1对温度漂移和其他变化不敏感。
在时间t＝1.68μs时，仿真规定数控振荡器4中KT增益因子的10％的突然的阶跃变化。图9示出在短暂的瞬变时间后数控振荡器4已返回到目标频率Fgoal。
图10示出在数控振荡器4的输入端处(也就是在量化和速率转换单元15的输出端处)的相关变化。变得清楚的是，在1.68μs时发生的变化被保持。其原因是有必要补偿闭环中的KT增益因子的仿真变化。针对数控振荡器4的空转频率的变化获得类似的结果。
总而言之，可以说本发明允许发射机和接收机的中央电路部分利用也适合于特征尺寸显著低于μ范围的未来CMOS技术的技术来设计，其中特别是能够避免使用集成的或分离的电容。
Claims (11)
1.一种数字锁相环，具有：
-数控振荡器(4)，用于产生输出频率；
-相位检测器装置(11，12，13)，用于检测参考频率和依赖于振荡器(4)的输出频率的频率之间的相位差，以及用于将该相位差转换为数字控制信号，其中该相位检测器装置(11，12，13)包括Δ-∑频率决策器(11)；以及
-数字环路滤波器(14)，所述数字控制信号或从所述数字控制信号得出的数字信号通过该数字环路滤波器被提供给所述数控振荡器(4)以便调整输出频率。
2.如权利要求1所述的数字锁相环，
其特征在于，
所述Δ-∑频率决策器(11)包括多模分频器(20)和连接在该多模分频器之后的相位比较器(21)，其中来自该相位比较器(21)的输出信号被反馈给该多模分频器(20)的控制输入端(23)，以便选择该多模分频器(20)的分频系数。
3.如权利要求1或2所述的数字锁相环，
其特征在于
数字频率控制装置(12)，该数字频率控制装置被连接在所述Δ-∑频率决策器(11)之后，用于产生包含频率值的数字信号，该数字信号用于激励所述环路滤波器(14)。
4.如上述权利要求之一所述的数字锁相环，
其特征在于，
所述数字环路滤波器(14)是三阶或更高阶的。
5.如上述权利要求之一所述的数字锁相环，
其特征在于，
所述数字环路滤波器(14)是巴特沃斯型、贝塞尔型、切比雪夫型或者考尔型。
6.如上述权利要求之一所述的数字锁相环，
其特征在于，
所述数字环路滤波器(14)是波数字滤波器。
7.如权利要求3所述的数字锁相环，
其特征在于
被布置在所述数字频率控制装置(12)和所述数字环路滤波器(14)之间的数字积分器(13)。
8.如上述权利要求之一所述的数字锁相环，
其特征在于
量化器(40，45)，该量化器被连接在所述数字环路滤波器(14)之后并且该量化器将输入值重新量化为具有减少的字长的输出值。
9.如权利要求8所述的数字锁相环，
其特征在于，
来自所述量化器(40，45)的输出值的采样率相对于所述量化器(40，45)的输入值的采样率被提高。
10.如权利要求9所述的数字锁相环，
其特征在于，
利用分频器(42)从所述数控振荡器(4)的输出频率得到用于所述量化器(40，45)的时钟。
11.如权利要求8至10之一所述的数字锁相环，
其特征在于，
所述量化器(45)包括用于使相位噪声向较高频率移动的噪音整形器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101103 Termination date: 20190112 |
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