CN1941159A

CN1941159A - 共有存储器装置

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Publication number: CN1941159A
Application number: CNA2006101431734A
Authority: CN
Inventors: 柏谷元史; 山崎刚; 林宏
Original assignee: Sony Corp; Sony Computer Entertainment Inc
Current assignee: Sony Interactive Entertainment Inc; Sony Corp
Priority date: 2005-09-05
Filing date: 2006-09-04
Publication date: 2007-04-04
Anticipated expiration: 2026-09-04
Also published as: KR101378445B1; JP4975288B2; KR20130070622A; US20070067579A1; JP2007072616A; EP1760723A2; US7587545B2; KR101378152B1; EP1760723A3; KR20070026275A; CN1941159B

Abstract

本发明提供一种能够简化到达存储器的布线、能够防止面积增加和长距离布线所引起的性能下降并能够实现存储器的高速存取的共有存储器装置。处理模块(21)的输入输出端口(211)、各存储器接口(222、232)、各存储体(221－1～221－n、231－1～231－n)通过在Y方向(第1方向)及X方向(第2方向)上以矩阵状(栅格状)方式布线的连接布线连接到多个存储器宏(221、231)的配置区域(的上层)。对连接布线，多层布线指令信息布线(指令地址布线)和数据布线(写数据线和读数据线，或共用布线)。

Description

共有存储器装置

技术领域

本发明涉及一种混装有包含处理器等的处理装置的多个存储器系统且共享各个系统的存储器的共有存储器装置。

背景技术

在混装有多个存储器系统的系统中，当采用重视并行处理的结构时，就构成为例如图1中所示的结构。

在图1的结构中，为了优先并行处理，逻辑电路(处理器)1-1～1-4和存储器宏2-1～2-4按1对1方式进行连接。

在图1的结构中，虽然逻辑电路1和存储器宏2为了优选并行处理按1对1方式进行连接，但为了参照邻接的逻辑数据，逻辑电路1就必须使用通过上位装置的通路。

因此，如图2所示，通常采用按照交叉互连(cross bar，X bar)3的方式进行从逻辑电路1到达直接、邻接存储器的连接的结构。

发明内容

如上所述，在图1的结构中，虽然逻辑电路1和存储器宏2为了优先并行处理按1对1方式进行连接，但逻辑电路1为了参照邻接的逻辑电路1的数据，就必须使用通过上位装置的通路，所以就难于实现实际的存取。

此外，在图2的结构中，虽然不通过上位装置，逻辑电路1也能够参照邻接的逻辑电路1的数据，但从逻辑电路1到达存储器2的布线却变得非常复杂，因此就会存在所谓因面积增加和长距离布线导致的性能下降(频率下降等)的缺点。

此外，如图3所示，从多个逻辑电路(处理器)同时存取同一存储器时，即使各存储器宏没有竞争的情况下，由于会产生存储器接口及存储器内总线的竞争，所以通常不能进行同时存取。

为了解决这些问题，当增加允许同时存取的数量的各存储器接口及各存储器内总线时，就会因进一步的面积增加和伴随的布线长度的增加导致性能下降(频率下降)。

本发明的目的在于，提供一种能够简化到达存储器的布线、能够防止面积增加和长距离布线引起的性能下降且能够实现存储器的高速存取的共有存储器装置。

本发明的第1方面的共有存储器装置，包括：至少一个处理模块，具有至少一个输入输出端口；以及可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统包含：含有多个存储体的存储器宏；以及与上述处理模块及各存储体连接的存储器接口，夹持上述存储器宏的配置区域，在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体。

本发明的第2方面的共有存储装置，具有多个存取族，上述各存取族，包括：至少一个处理模块，具有至少一个输入输出端口；和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统包含：含有多个存储体的存储器宏；和与上述处理模块及各存储体连接的存储器接口，夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域中通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体；上述多个存取族在上述第2方向上并列配置，对应于多个存储器宏的矩阵配置的存储体通过在上述第2方向上进行布线的总线彼此连接。

优选，上述连接布线是指令信息布线和数据布线的多层布线。

优选，上述数据布线是写数据线和读数据线的多层布线。

优选，在上述多个存储器宏区域的上述第2方向的至少一侧，具有子处理模块，能够在第2方向有选择地存取上述多个存储器宏的至少一个规定存储体。

本发明的第3方面的共有存储装置，具有多个存取族，上述各存取族，包括：至少一个处理模块，具有至少一个输入输出端口；和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统，包含：含有多个存储体的存储器宏；和与上述处理模块及各存储体连接的存储器接口，夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，上述多个存取族通过接口在上述第1方向上对称配置，在相互对应的位置处配置的存储器接口彼此连接。

优选，上述多个存取族的各存储器系统共享上述存储器接口。

优选，上述共享的存储器接口包含调停向其它存储器系统的存取的调停部。

本发明的第4方面的共有存储装置，具有多个存取族，上述各存取族，包括：至少一个处理模块，具有至少一个输入输出端口；和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统，包含：含有多个存储体的存储器宏；和与上述处理模块及各存储体连接的存储器接口，夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域通过在第1方向及第2方向上进行布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，上述多个存取族通过接口在上述第1方向上对称配置，在相互对应的位置处配置的存储器接口彼此连接，剩下的存取族在上述第2方向上并列配置，对应于上述多个存储器宏的矩阵配置的存储体通过在上述第2方向上布线的总线彼此连接。

优选，对称配置的上述多个存取族的各存储器系统共享上述存储器接口。

此外，上述共享的存储器接口包含调停向其它存储器系统的存取的调停部。

本发明的第5方面的共有存储装置，具有包含多个存取族的多个存取族群，上述多个存取族群通过网络布线连接，上述多个存取族群的各存取族包括：至少一个处理模块，具有至少一个输入输出端口；和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统，包含：含有多个存储体的存储器宏；和与上述处理模块及各存储体进行连接的存储器接口，夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，上述多个存取族在上述第2方向上并列配置，对应于上述多个存储器宏的矩阵配置的存储体通过在上述第2方向上布线的总线彼此连接。

本发明的第6方面的共有存储装置，具有包含多个存取族的多个存取族群，上述多个存取族群通过网络布线连接，上述多个存取族群的各存取族，包括：至少一个处理模块，具有至少一个输入输出端口；和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统，包含：含有多个存储体的存储器宏；和与上述处理模块及各存储体连接的存储器接口，夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，上述多个存取族通过接口在上述第1方向上对称配置，在相互对应的位置处配置的存储器接口彼此连接。

本发明的第7方面的共有存储装置，具有包含多个存取族的多个存取族群，上述多个存取族群通过网络布线连接，上述多个存取族群的各存取族，包括：至少一个处理模块，具有至少一个输入输出端口；和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统，包含：含有多个存储体的存储器宏；和与上述处理模块及各存储体连接的存储器接口，夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，上述多个存取族通过接口在上述第1方向上对称配置，在相互对应的位置处配置的存储器接口彼此连接，剩下的存取族在上述第2方向上并列配置，对应于上述多个存储器宏的矩阵配置的存储体通过在上述第2方向上布线的总线彼此连接。

优选，在多个存储器宏的区域的上述第2方向的至少一侧，上述各存取族群具有能够在第2方向上有选择地存取上述多个存储器宏的至少一个规定存储体的子处理模块，上述各存取族群的上述子处理模块与上述网络结合。

发明效果

根据本发明就能够简化到达存储器的布线，能够防止面积增加和长距离布线引起的性能下降，且能够实现存储器存取的高速化。

附图说明

图1是表示多路处理器的常规结构的附图。

图2是表示使用交叉互连的结构的附图。

图3是用于说明图2的系统的课题的附图。

图4是根据本发明的第1实施方式的共有存储器装置的系统结构图。

图5是表示利用图4中的X方向(第2方向或横方向)的连接布线从而执行X方向(第2方向)的存储器存储器间传送的例子的附图。

图6是用于说明在图4的共有存储器装置中、如果在数据总线和存储器接口I/F间存在存取目标存储体就能够直接进行存取的附图。

图7是表示在常规X-bar系统中成为与图6的存取不同的跳过存储器接口I/F的存取的附图。

图8是用于说明本实施方式的共有存储器装置与单纯映射X-bar相比较、能够不增加面积且能够提高吞吐量的附图。

图9是表示在常规X-bar系统中只有1系统的Y方向(第2方向或纵方向)的布线资源的情况下不能同时进行存取的附图。

图10是表示作为本实施方式的连接布线、专用(private)布线PRL、公用(public)布线PBL及通用(common)布线CML的3种方式的附图。

图11是表示专用(private)布线PRL、公用(public)布线PBL及通用(common)布线CML的实施例的附图。

图12是表示各处理模块具有多个输入输出端口的共有存储器装置的结构实例的附图。

图13是表示包含1个存取族的共有存储器装置的结构图。

图14是表示包含2个存取族的共有存储器装置的结构图。

图15是表示包含2个存取族的共有存储器装置的结构图。

图16是表示包含6个存取族的共有存储器装置的结构图。

图17是表示包含6个存取族的共有存储器装置的结构图。

图18是表示在Y方向(第1方向)排列配置的存储器系统中共享存储器接口I/F的存储器宏的结构实例的附图。

图19是表示根据本实施方式的存储体的结构实例的附图。

图20是表示在本实施方式中指令信息布线(指令地址布线)和数据布线(写数据线和读数据线，或共用布线)在存储体上进行多层布线的立体状态的附图。

图21是用于说明横方向(X方向、第2方向)的指令地址总线布线的附图。

图22是用于说明横方向(X方向、第2方向)的写数据总线布线的附图。

图23是用于说明纵方向(Y方向、第2方向)的写数据总线布线的附图，并且是用于说明从处理模块到达正下方的存储器接口I/F的纵方向(Y方向、第1方向)的写数据总线的附图。

图24是用于说明纵方向(Y方向、第2方向)的写数据总线布线的附图，并且是用于说明从处理模块到达正下方以外的纵方向(Y方向、第1方向)的写数据总线的附图。

图25是表示根据延迟的电平在存储器接口I/F中设置触发器FF的例子的附图。

图26是用于说明纵方向(Y方向、第2方向)的写数据总线布线的附图，并且是表示按照布线资源的状况选择出存储器接口I/F跟前的多个专用布线且由公用布线形成的例子的附图。

图27是用于说明横方向(X方向、第2方向)的读数据总线布线的附图。

图28是用于说明纵方向(Y方向、第2方向)的读数据总线布线的附图，并且是用于说明从处理模块到达正下方的存储器接口I/F的纵方向(Y方向、第1方向)的读数据总线的附图。

图29是用于说明纵方向(Y方向、第2方向)的读数据总线布线的附图，并且是用于说明从处理模块到达正下方以外的纵方向(Y方向、第1方向)的读数据总线的附图。

图30是表示根据延迟的电平在存储器接口I/F中设置触发器FF的例子的附图。

图31是用于说明纵方向(Y方向、第2方向)的读数据总线布线的附图，并且是表示按照布线资源的状况分配存储器接口I/F跟前的多个专用布线且由公用布线形成的例子的附图。

图32是用于说明纵方向(Y方向、第1方向)的up方向的数据总线布线(common)的附图。

图33是用于说明纵方向(Y方向、第1方向)的down方向的数据总线布线(common)的附图。

图34是表示根据本实施方式的存储器接口I/F的基本结构的附图。

图35是表示根据本实施方式的存储器接口I/F的另一个结构实例的附图。

图36是表示根据本实施方式的存储器接口I/F的再一个结构的附图。

图37是用于说明纵方向(Y方向、第1方向)的基本的指令地址总线布线的附图。

图38是用于说明纵方向(Y方向、第1方向)的多个发行结构的指令地址总线布线的附图。

图39是汇总表示根据本实施方式的共有存储器装置的基本结构及连接布线的特点的附图。

图40是根据本发明的第2实施方式的共有存储器装置的系统结构图。

图41是根据本发明的第2实施方式的共有存储器装置的系统结构图，并且是与对多个专用布线进行布线进一步提高了性能的结构实例的附图。

图42是表示第2实施方式的写数据总线和横传输模式的转换的附图。

图43是表示第2实施方式的读数据总线和横传输模式的转换的附图。

图44是表示第2实施方式的写数据总线和横传输模式的部分转换的附图。

图45是表示第2实施方式的读数据总线和横传输模式部分转换的附图。

图46是表示由于处于子处理模块S-PM的管理下、即使处理模块PM不使用横方向数据总线的情况下，也能够对正下方的存储体一直进行存取的附图。

图47是表示在存储器接口I/F上敷设横方向专用的数据总线DBS的例子的附图。

图48是表示如图40所示在4个处理模块PM结构中具有2port(2端口)的各处理模块PM例子的附图。

图49是表示部分成为横传输模式的情况(partial MST)下的处理实例的附图。

图50是表示通过子处理模块S-PM通路、在2个存取族群间的第1传输例的附图。

图51是表示通过子处理模块S-PM通路、在2个存取族群间的第2传输例的附图。

图52是表示通过子处理模块S-PM通路、在4个存取族群间网络结合的结构及传输例的附图。

图53是表示通过子处理模块S-PM通路在多个存取族群间的其它连接结构实例的附图。

图54是表示通过子处理模块S-PM通路、存取族群与外部存储器和周边电路的连接结构实例的附图。

符号说明

10…共有存储器装置，20、40、50…存取族，21、31、41、51、PM…处理模块，22、23、32、33、42、43、52、53…存储器系统，221、231、321、331、421、431、521、521、531…存储器宏，222、232、322、332、422、432、522、532、I/F…存储器接口，80、81、S-PM…子处理模块，90-1～90-4…存取族群，91…网络布线部、92…总线桥

具体实施方式

下面，与附图关联起来说明本发明的实施方式。

图4的共有存储器系统10具有多个(图4中为4个)存取族20、30、40及50作为主要构成要素。

存取族20包括：具有一个输入输出端口211的处理模块(PMO)21，以及可通过处理模块21进行存取的DRAM和SRAM等的多个(图4中为2个)存储器系统(Memory System)22、23。

存储器系统22包括：存储器宏221，其包括在图4中设定的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体221-1～221-n(本例中，n＝4)；以及存储器接口(Memory Interface：I/F)222，其执行存储器宏221的各存储体221-1～221-n和处理模块21的数据传送的整合并执行向各存储体221-1～221-n的存取控制等。

夹持存储器宏221的配置区域、在与处理模块21的配置位置相对的位置处配置存储器接口222。

相对于存储器系统22，在图4中设定的正交坐标系的X方向(第2方向)上并列配置存储器系统23。

存储器系统23包括：存储器宏231，其包含在Y方向(第1方向)上按一列排列的多个存储体231-1～231-n(本例中，n＝4)；存储器接口(MemoryInterface：I/F)232，其执行存储器宏231的各存储体231-1～231-n和处理模块21的数据传送的整合并执行向各存储体231-1～231-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏231的存储体等的符号。

夹持存储器宏231的配置区域、在与处理模块21的配置位置相对的位置处配置存储器接口232。

在处理模块21和与输入输出端口211的配置位置相对配置的存储器接口222、232的连接方向即Y方向(第1方向)大致正交的X方向(第2方向)上，并列配置多个(本例中为2个)存储器系统22、23的各存储器宏221、231。

存储器宏221的各存储体221-1～221-n和存储器宏231的各存储体231-1～231-n在Y方向的二维高度分别相同，从而并列配置在X方向上。

并且，在X方向上并列配置的存储器宏221的各存储体221-1～221-n和存储器宏231的各存储体231-1～231-n之间的连接布线上，配置作为缓冲器的触发器FF。

在多个存储器宏221、231的配置区域(的上层)通过在Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)方式布线的连接布线，连接处理模块21的输入输出端口211、各存储器接口222、232和各存储体221-1～221-n、231-1～231-n。

在图4的例子中，通过Y方向(第1方向)的连接布线，直线连接处理模块21的输入输出端口211与存储器系统23的存储器接口232。

多层布线连接布线，即指令信息布线(指令地址布线)和数据布线(写数据线和读数据线，或共用布线)，后面将详细叙述连接布线。

存取族30包括：具有一个输入输出端口311的处理模块(PM1)31，和可通过处理模块31进行存取的DRAM和SRAM等的多个(图4中为2个)存储器系统(Memory System)32、33。

存储器系统32包括：存储器宏321，其包括在图4中设定的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体321-1～321-n(本例中，n＝4)；以及存储器接口(Memory Interface：I/F)322，其执行存储器宏321的各存储体321-1～321-n和处理模块31的数据传送的整合并执行对各存储体321-1～321-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏321的存储体等的符号。

夹持存储器宏321的配置区域、在与处理模块31的配置位置相对的位置处配置存储器接口322。

相对于存储器系统32，在图4中设定的正交坐标系的X方向(第2方向)上并列配置存储器系统33。

存储器系统33包括：存储器宏331，其包含在Y方向(第1方向)上按一列排列的多个存储体331-1～331-n(本例中n＝4)；以及存储器接口(MemoryInterface：I/F)332，其执行存储器宏331的各存储体331-1～331-n和处理模块31的数据传送的整合并执行对各存储体331-1～331-n的存取控制等。

夹持存储器宏331的配置区域、在与处理模块31的配置位置相对的位置处配置存储器接口332。

在处理模块31和与输入输出端口311的配置位置相对配置的存储器接口322、332的连接方向即Y方向(第1方向)大致正交的X方向(第2方向)上，并列配置多个(本例中为2个)存储器系统32、33的各存储器宏321、331。

存储器宏321的各存储体321-1～321-n和存储器宏331的各存储体331-1～331-n在Y方向的二维高度分别相同，并列配置在X方向上。

并且，在并列配置在X方向上的存储器宏321的各存储体321-1～321-n和存储器宏331的各存储体331-1～331-n之间的连接布线上配置作为缓冲器的触发器FF。

在多个存储器宏321、331的配置区域(的上层)通过在Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)方式布线的连接布线，连接处理模块31的输入输出端口311、各存储器接口322、332和各存储体321-1～321-n、331-1～331-n。

图4的例子中，通过Y方向(第1方向)的连接布线，直线连接处理模块31的输入输出端口311和存储器系统32的存储器接口322。

存取族30与存取族20并列配置在X方向(第2方向)，对应于上述多个存储器宏的矩阵配置的存储体通过在X方向(第2方向)上布线的总线彼此进行连接。

此外，存取族30的存储器宏321的各存储体321-1～321-n和存取族20的存储器宏231的各存储体231-1～231-n在Y方向的二维高度分别相同，并列配置在X方向上。

并且，在X方向上并列配置的存储器宏321的各存储体321-1～321-n和存储器宏231的各存储体231-1～231-n之间的连接布线之上，配置作为缓冲器的触发器FF。

存取族40包括：具有一个输入输出端口411的处理模块(PM2)41，和可通过处理模块41进行存取的DRAM和SRAM等的多个(图4中为2个)存储器系统(Memory System)42、43。

存储器系统42包括：存储器宏421，其包括在图4中设定的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体421-1～421-n(本例中，n＝4)；以及存储器接口(Memory Interface：I/F)422，其执行存储器宏421的各存储体421-1～421-n和处理模块41的数据传送的整合并执行对各存储体421-1～421-n的存取控制等。

夹持存储器宏421的配置区域、在与处理模块41的配置位置相对的位置处配置存储器接口422。

相对于存储器系统42，在图4中设定的正交坐标系的X方向(第2方向)上并列配置存储器系统43。

存储器系统43包括：存储器宏431，其包含在Y方向(第1方向)上按一列排列的多个存储体431-1～431-n(本例中n＝4)；以及存储器接口(MemoryInterface：I/F)432，其执行存储器宏431的各存储体431-1～431-n和处理模块41的数据传送的整合并执行对各存储体431-1～431-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏432的存储体等的符号。

夹持存储器宏431的配置区域、在与处理模块41的配置位置相对的位置处配置存储器接口432。

在处理模块41和与输入输出端口411的配置位置相对配置的存储器接口422、432的连接方向即Y方向(第1方向)大致正交的X方向(第2方向)上，并列配置多个(本例中为2个)存储器系统42、43的各存储器宏421、431。

存储器宏421的各存储体421-1～421-n和存储器宏431的各存储体431-1～431-n在Y方向的二维高度分别相同，并列配置在X方向上。

并且，在X方向上并列配置的存储器宏421的各存储体421-1～421-n和存储器宏431的各存储体431-1～431-n之间的连接布线上，配置作为缓冲器的触发器FF。

在多个存储器宏421、431的配置区域(的上层)通过在Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)方式布线的连接布线，连接处理模块41的输入输出端口411、各存储器接口422、432和各存储体421-1～421-n、431-1～431-n。

图4的例子中，处理模块41的输入输出端口411和存储器系统43的存储器接口432通过Y方向(第1方向)的连接布线直线地连接。

并且，存取族20和存取族40通过接口对称配置在Y方向(第1方向)上，在对应的位置上配置的存储器接口222和422、232和432相互连接。

在本实施方式中，对称配置的多个存取族20和40的各存储器系统共享存储器接口。

具体地，存储器系统22的存储器接口222和存储器系统42的存储器接口422具有彼此共享的结构。同样地，存储器系统23的存储器接口232和存储器系统43的存储器接口432具有彼此共享的结构。

这些共享的存储器接口包含调停向其它存储器系统进行存取的调停部。在后面将说明调停部。

存取族50包括：具有一个输入输出端口511的处理模块(PM3)51，和可通过处理模块51进行存取的DRAM和SRAM等的多个(图4中为2个)存储器系统(Memory System)52、53。

存储器系统52包括：存储器宏521，其包括在图4中设定的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体521-1～521-n(本例中n＝4)；以及存储器接口(Memory Interface：I/F)522，其执行存储器宏521的各存储体521-1～521-n和处理模块51的数据传送的整合并执行对各存储体521-1～521-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏521的存储体等的符号。

在夹持存储器宏521的配置区域、与处理模块51的配置位置相对的位置处配置存储器接口522。

相对于存储器系统52，在图4中设定的正交坐标系的X方向(第2方向)上并列配置存储器系统53。

存储器系统53包括：存储器宏531，其包含在Y方向(第1方向)上按一列排列的多个(图4中)存储体531-1～531-n(本例中n＝4)；以及存储器接口(Memory Interface：I/F)532，其执行存储器宏531的各存储体531-1～531-n和处理模块51的数据传送的整合并执行对各存储体531-1～531-n的存取控制等。

在夹持存储器宏531的配置区域、与处理模块51的配置位置相对的位置处配置存储器接口532。

在处理模块51和与输入输出端口511的配置位置相对配置的存储器接口522、532的连接方向即Y方向(第1方向)大致正交的X方向(第2方向)上，并列配置多个(本例中为2个)存储器系统52、53的各存储器宏521、531。

存储器宏521的各存储体521-1～521-n和存储器宏531的各存储体531-1～531-n在Y方向的二维高度分别相同，并列配置在X方向上。

并且，在X方向上并列配置的存储器宏521的各存储体521-1～521-n和存储器宏531的各存储体531-1～531-n之间的连接布线上，配置作为缓冲器的触发器FF。

通过在Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)方式布线的连接布线，处理模块51的输入输出端口511、各存储器接口522、532和各存储体521-1～521-n、531-1～531-n连接到多个存储器宏521、531的配置区域(的上层)。

图4的例子中，处理模块51的输入输出端口511和存储器系统52的存储器接口522通过Y方向(第1方向)的连接布线直线地连接。

存取族50和存取族40并列配置在X方向(第2方向)，对应于上述多个存储器宏的矩阵配置的存储体通过在X方向(第2方向)上布线的总线彼此连接。

此外，存取族50的存储器宏521的各存储体521-1～521-n和存取族40的存储器宏431的各存储体431-1～431-n在Y方向的二维高度分别相同，并列配置在X方向上。

并且，在并列配置在X方向上的存储器宏521的各存储体521-1～521-n和存储器宏431的各存储体431-1～431-n之间的连接布线上，配置作为缓冲器的触发器FF。

并且，存取族30和存取族50通过接口对称配置在Y方向(第1方向)上，在相互对应的位置上配置的存储器接口322和522，332和532彼此连接。

在本实施方式中，对称配置的多个存取族30和50的各存储器系统共享存储器接口。

具体地，存储器系统32的存储器接口322和存储器系统52的存储器接口522具有彼此共享的结构。同样地，存储器系统33的存储器接口332和存储器系统53的存储器接口532具有彼此共享的结构。

这些共享的存储器接口包含调停向其它的存储器系统的存取的调停部。在后面将说明调停部。

以上说明的本实施方式的共有存储器装置10的结构具有如下特征。

如图4所示，共有存储器装置10利用存储器和逻辑电路混载的结构，在存储器上映射一般交叉互连(X-bar)的总线系统。

虽然在近年来的制造技术中，因逻辑电路规模的增大而增加布线层，但存储器电路即使规模增大，也几乎没有增加所需的布线层数。为此，大多数情况都不使用存储器上的上部侧的布线层。由此，借助于在存储器系统上通过总线系统的布线，就能够构筑几乎不增加存储器面积的总线系统。

在本实施方式中，为了避免因布线长度增加而导致的频率下降，使作为连接布线的总线流水线(pipeline)化。

此外，为了避免布线面积增大，各处理模块—存储器系统之间的布线不是一对一连接而是采用共用布线。

在Y方向(第1方向)的布图(Layout)上中心处配置各存储器系统的存储器接口I/F。这是为了使到达各处理模块和各处理接口I/F的间距相等并且为最短，减少布线量。

由于存储器接口I/F处于布图中心，所以能够2倍有效地活用存储器内资源。这是因为根据Y方向(第1方向)及X方向(第2方向)的结构，以存储器接口I/F为界线，将存储器内资源分为2份，所以，即使对同一存储器同时执行多个存取，如果以存储器接口I/F为界线向不同存储器进行存取，就能够同时对图4的多个存取族20、30、40、50进行存取。

图4中，X方向(第2方向或横方向)的连接布线以各处理模块PM(0～3)为起点，纵向贯穿于X方向(第2方向)，从而能够对所有存储器系统进行存取。

利用此布线，如图5中的布线LNX所示，也可以进行X方向(第2方向)存储器-存储器间的传送。

由于根据模式设定，仅将X方向(第2方向)的同一布线进行图4的连接形态和图5的连接形态的转换，所以几乎不增加面积，就能够实现高速的存储器-存储器间传送。

此X方向传送模式(横传送模式)可以在不需要的用途中删除。

由于共有存储器装置10在存储器系统上映射总线系统，所以，如图6所示，如果在数据总线和存储器接口I/F间存在存取目标存储体，就能够直接地进行存取。

在图6的例子中，存取族20的处理模块21(PM0)对处于左端的存储器宏221的存储体221-2进行存取，存取族30的处理模块31(PM1)对相同的存储器宏221的存储体221-1进行存取。

这在常规X-bar系统中，如图7所示，成为跳过存储器接口I/F的存取。

其结果，就能够实现存取冗余(access redundancy)的缩短。

本实施方式的共有存储器装置10中，路径中途如果存在存取目标，即使属于同一存储器的同时存取，存储体也不相同，并且如果Y方向(第1方向或纵方向)布线LNY没有竞争，就能够进行同时存取。

由此，如图6及图8所示，与单纯映射X-bar相比较，能够不增加面积、也能够提高吞吐量。

如上所述，在图6的例子中，存取族20的处理模块21(PM0)对处于左端的存储器宏221的存储体221-2进行存取，存取族30的处理模块31(PM1)对相同的存储器宏221的存储体221-1进行存取。

在常规X-bar中，如图3及9所示，Y方向(第1方向或纵方向)的布线资源仅为1系统时就不能同时进行存取。

相对于此，在实施方式中，如图8所示，以相同程度的面积就能够实现同时存取，并且还能够实现冗余的缩短。

此外，虽然在各处理模块PM中需要单独(private)具有X方向(第2方向或横方向)的布线，但Y方向(第1方向或纵方向)的布线可根据要求的性能及允许的资源(面积)，如图10及图11(A)～(C)所示，可以为专用(private)布线PRL、公用(public)布线PBL及通用(common)布线CML的3种形态。

如图10(A)、(B)所示，相对于各处理模块PM，专用(Private)的情况就需要引出单独(专用)的布线，性能会变得最高，但也最耗费布线资源(面积)。

对越过存储器接口I/F的区域进行存取的情况下，公用(public)的情况下，能够共享各处理模块PM的读(read)数据线、写(write)数据线。

例如，从图中上侧的存取族20、30的处理模块21、31(PM0、PM1)向下侧的区域进行存取的情况，能够统括读(Read)、写(write)进行共享。

在同时存取的情况下，仅公用(public)的系统数不能够进行存取，但能够抑制面积。

通用(Common)的情况，按朝向存储器接口I/F的方向(up)，离开的方向(dwon)分别执行共享。读(Read)、写(Write)的区别没有关系。如图10(C)所示，只要方向一致，就能够在所有的处理模块PM间共享资源。

在图11(A)～(C)中分别示出了按照图10(A)～(C)所示的专用(private)布线、共用(public)布线及通用(common)布线的实施例。

虽然图4所示的共有存储器装置10以各存取族的处理模块21、31、41、51具有一个输入输出端口211、311、411、511的情况为一个例子进行展示，但也可以构成为在各处理模块21、31、41、51中具有多个输入输出端口的结构。

图12的共有存储器装置10A，各存取族20A、30A、40A、50A的处理模块21A、31A、41A、51A具有2个输入输出端口211、212，311、312，411、412及511、512。

如此，由于各处理模块PM具有多个端口，就能够进一步提高吞吐量。此情况如图12所示，由于仅分割存取目标区域，所以几乎不会增加面积。

此外，图4的共有存储器装置10，虽然以含有4个存取族的结构为一个例子展示，但也可以采用含有1个、2个、6个或更多存取族的结构。

图13是表示包含1个存取族的共有存储器装置的结构实例的附图。

图14及图15是表示包含2个存取族的共有存储器装置的结构实例的附图。

图16及图17是表示包含6个存取族的共有存储器装置的结构实例的附图。

图13的共有存储器装置10B包含1个存取族20。

图14的共有存储器装置10C包含在Y方向(第1方向)上共享两个存储器接口I/F的存取族20和存取族40。

图15的共有存储器装置10D包含在X方向(第2方向)上两个并列配置的存取族20和存取族30。

图16及图17的共有存储器装置10E、10F具有包含6个存取族的结构，在X方向上(第2方向)上并列配置3个存取族20、30、40，在Y方向(第1方向)上配置共享存储器接口I/F的3个存取族50、60、70。

如此，就能够构成对应于存取族的数量的系统，换言之，就能够构成对应于处理模块PM的数量的系统。

如上所述，以共有存储器装置的系统结构为中心进行了说明，下面，虽然存在重复的部分，但对存储体结构、连接布线、存储器接口的结构、功能进行进一步具体的说明。

<存储器宏结构>

在本实施方式中，如图18所示，存储器宏由多个存储体BNK和1个存储器接口I/F构成。

在本实施方式中，在Y方向(第1方向)上排列配置的存储器系统中，共享存储器接口I/F。

如图18所示，物理上以存储器接口I/F为中心，原则上配置相同数目的(各半数)的存储体。

<存储体结构>

图19是表示根据本实施方式的存储体的结构实例的附图。

各存储体BNK结构包括：存储器阵列101、写入电路102、读出电路103及选择器(S)104～109。

此外，在图19中，分别示出了：PRL-WX表示X方向(第2方向或横方向)的专用写数据总线(布线)，PRL-RX表示X方向(第2方向或横方向)的专用读数据总线(布线)，PRL-WY表示Y方向(第1方向或纵方向)的专用写数据总线，PBL-WY表示Y方向(第1方向或纵方向)的公用写数据总线，PRL-RY表示Y方向(第1方向或纵方向)的专用读数据总线，PBL-RY表示Y方向(第1方向或纵方向)的公用读数据总线，CML-U表示Y方向(第1方向或纵方向)中的up方向的通用指令地址总线，CML-D表示Y方向(第1方向或纵方向)中的down方向的通用指令地址总线。

在本实施方式中，多层布线指令信息布线(指令地址布线)和数据布线(读数据线和写数据线、或共用布线)，在存储体BNK上多层布线的立体状态在图20中示出。

各存储体BNK中，由横方向(X方向)的写数据总线PRL-WX，纵方向(Y方向)的写数据总线(private、public)PRL-WY、PBL-WY，纵方向的通用(common)的指令地址总线CML-U、CML-D(up、down)，通过选择器104向写入电路102发送有关有选择地写入的信息。

此外，通过选择器105～109，向横方向(X方向)的读总线PRL-RX，纵方向(Y方向)的读数据总线(private、public)PRL-RY、PEL-RY，纵方向的通用(common)的指令地址总线CML-U、CML-D(up、down)有选择地传送数据。

<横方向(X方向、第2方向)指令地址总线布线>

指令地址总线CML-X中，含有存取目标宏、存储体、地址、读/写(Read/Write)、写屏蔽(Write Mask)、ID、脉冲长等信息。

如图21所示，从各处理模块PM相对于X方向(第2方向或横方向)的所有的存储器系统的存储器宏，连接指令地址总线CML-X。

处理模块PM和各存储器接口I/F间，通过“点对点，Point to Point”(以下简称为P2P)连接，布线量巨大。因此进行共享连接。

横方向(X方向)在每一处理模块PM中是专用(private)。各分支BRNC按存取目标宏分支。

分支后，到达存储器接口I/F只通过专用的(private)总线布线进行连接。

<横方向(X方向、第2方向)写数据总线布线>

如图22所示，横方向的写数据总线PRL-WX是专用布线，在每一存取目标中不通过P2P连接，而是共享。

从分支BRNC到达存储器接口I/F的纵方向(Y方向、第1方向)的布线，按照可利用的布线资源，由专用(private)、公用(public)、通用(common)的总线布线进行连接。

<纵方向(Y方向、第2方向)写数据总线布线>

如图23所示，从处理模块PM到正下方的存储器接口I/F的纵方向(Y方向、第1方向)的写数据总线，构成通过专用(private)总线PRL-WYL连接的结构。

专用的写数据总线PRL-WY与在横方向(X方向、第2方向)布线的写数据总线PRL-WX直接连接(从图23起的第2个的存储体BNK2)。

如图24所示，处理模块PM正下方以外的专用纵布线中，与从横方向(X方向)传送数据的写数据总线直接地连接，从那里在纵方向(Y方向)传送写数据。

越过存储器接口I/F的纵方向写总线不与横方向布线连接。

此外，如图25所示，根据延迟的电平，在存储器接口I/F中，通过触发器FF暂时锁存进行传送。

如图26所示，越过存储器接口I/F情况，按布线资源的状况，利用选择器S选择存储器接口I/F跟前的多个专用布线，由公用布线形成。

由于专用布线相对于处理模块PM是专用布线，处理模块PM的数量增加的情况下，由专用的布线连接所有的布线时，必定需要巨大的布线资源。此情况下，有关正下方以外的布线，就采用通用(common)的形态。

<横方向(X方向、第2方向)读数据总线布线>

如图27所示，读数据总线相对于处理模块PM正下方的存储器接口I/F，由专用布线PRL-RX进行连接。横方向(X方向)的读数据总线布线是专用的，在每一存取目标不通过P2P连接，而是共享。

如图27所示，与纵方向(Y方向、第2方向)布线的连接部分由选择器SLC构成，选择从横方向(X方向)传送过来的数据和从纵方向(Y方向)传送过来的数据。

<纵方向(Y方向、第1方向)读数据总线布线>

如图28所示，从处理模块PM到正下方的存储器接口I/F的纵方向(Y方向)读数据总线构成通过专用总线PRL-RY连接的结构。

专用的读数据总线PRL-RY通过选择器S与在横方向(X方向)上布线的读数据总线PRL-RX进行连接(从图28的上方起第2个存储体BNK2)。

如图29所示，处理模块PM正下方以外的专用纵布线中，通过选择器S与自横方向(X方向)传送的数据的读数据总线PRL-RX进行连接，从那里向下一横方向(X方向)有选择地传送读数据。

越过存储器接口I/F的纵方向(Y方向)的读数据总线，不与横方向(X方向)布线连接。

此外，如图30所示，根据延迟电平，在存储器接口I/F中，利用触发器FF，暂时锁存进行传送。

如图31所示，越过存储器接口I/F的情况，按照布线资源的状况，分配成存储器接口I/F跟前的多个专用布线，由公用布线形成。

<纵方向(Y方向、第1方向)数据总布线(common)>

限制布线资源的情况，纵方向(Y方向)的数据总线通过通用布线，能够减少布线数量。

如图32及图33所示，通用通常不用写和读区分，而是按数据的流动方向形成布线。为了方便，向存储器接口I/F的方向称为向上(up)，背离的方向称为向下(down)。

通用布线中，在横方向(X方向)布线写数据总线的情况下，采用图32的<1>、图33的<1>的结构。

通用布线中，横方向(X方向)布线写数据总线的情况，采用图32的<2>、图33的<2>的结构。

在存储器接口I/F中，调停从各处理模块PM送过来的指令，在宏内的存储体的资源空闲时，进行发行处理。

作为基本结构，如图34所示，最低各具有1个对应于各处理模块PM的指令缓冲器(Command Buffer：以下简称CB)111-0～111-n，还具有判优器(arbiter)112、及选择器(S)113、114。

此外，判优器112按照选择信号S112a、S112b，从CB111-0～111-n内的命令中选择、发行可发行的命令。以存储器接口I/F为中心，可同时对Y方向(第1方向)的上侧(第1侧)的存储器系统的存储体和下侧(第2侧)的存储器系统的存储体同时进行发行。

此外，如图35所示，布线资源允许的情况下，能够分别相对于上侧和下侧布线(引出)多个命令布线。

并且，如图36所示，如果面积上允许，也可以具有多个CB。此时，例如，在向上侧处理模块PM的传送路径中，设置OR门115-0～115-n。

<纵方向(Y方向、第1方向)地址总线布线>

如图37所示，基本上从存储器接口I/F发行的地址(指令)在纵方向(Y方向)进行传送，在BRNC中，按存取目标存储体划分成分支。

此外，如图35或图36所示，在布线资源中存有余量，引出多个地址布线的情况下，如图38所示，通过选择器(S)最终输入到存储体。

在图39中，分别示出了：CMD表示指令类布线，WDT表示写数据类布线，RDT表示读数据类布线。

根据本实施方式的共有存储器装置的基本结构及连接布线的特点(1)～(9)如下。

(1)：数据的X方向(横)布线为了避免与其它处理模块PM的横方向的竞争，采用专用布线。

(2)：存储器接口I/F跟前有目标时直接存取。由此，就缩短了冗余，降低资源竞争。

(3)：数据的Y方向(纵)布线根据布线资源决定是专用还是捆扎。由此就能够实现布线资源的效率化。

(4)：如果资源许可，来自存储器接口I/F的指令发行为多个。由此就能够实现吞吐量的提高。

(5)：指令在Y方向(纵方向)、X方向(横方向)全都为专用布线，由此就能够避免与其它处理模块PM的竞争。

(6)：数据处理模块PM正下方的Y(纵)方向布线为专用布线。由此就能够避免与其它处理模块PM的竞争。

(7)：存储器接口I/F配置在Y方向(第1方向)的中央，由此就能够2倍地有效利用布线资源。

(8)：X(横)方向的数据布线能够作为横传送模式使用。由此，能够实现存储器-存储器间传送性能的提高。

(9)：在处理模块PM中也可以具有多个端口。由此就能够实现吞吐量的提高。

如上所述，根据本第1实施方式，与由常规X-bar等构成的共有存储器系统相比，在装载多个存储体的存储器系统中，通过在存储器宏上构筑总线系统，能够执行更高速(高吞吐量)的存储器存取。

此外，利用如图4等那样构成的总线系统的布线，通过构筑存储体间的总线，几乎不会增大电路规模，就能够实现高速的存储器-存储器间的数据传送。

此外，由于在存储器宏上布线，所以存取目标存储体上通过布线时，由于能够直接地进行存取，所以就能够执行低的冗余。

此外，根据所需性能和布线性的权衡，能够构筑变更布线方法的系统、即根据处理模块PM数量、布线资源和所需性能，就能够构筑系统。

此外，通过在1个处理模块PM中具有与多个存储器系统连接的端口，不浪费资源(面积)，就能够实现构筑更高性能的系统。

此外，虽然处理模块PM数增加时布线也会增加，但能够根据总线宽度构筑改变总线结构的系统。

本第2实施方式与上述第1实施方式的不同点在于，在存取族20、40的存储器宏的配置区域的X方向(第2方向)的至少一侧(图40中左侧)，配置了能够在X方向(第2方向)上有选择地存取多个存储器宏的至少一个规定的存储体的子处理模块群80、81。

子处理模块群80根据存取族20、30的存储器宏的存储体数目，配置4个子处理模块80-1～80-4。

子处理模块群81，根据存取族40、50的存储器宏的存储体数目，配置4个子处理模块81-1～81-4。

在图40中，左端的存储体群中，存取族40的存储器宏421的存储体421-2、421-3、421-4是以横传送模式(以下为MST)进行存取的区域，剩余的存储体是常规存取区域。

各处理模块21、31、41、51一面对常规存取区域进行存取，一面从横方向进于数据的输入输出，通过对各存储体顺序进行这些模式转换，不停止处理就能够执行存储器的数据的转换。

这样，使用横传送模式的情况就成为在横(X)方向配置子处理模块。

此情况下，子处理模块也可以相对于转换传送模式的区域、独自进行存取，也可以从各处理模块PM接收请求进行存取。

处理模块PM数量少时、例如2个时，由于减少所需的纵方向布线，所以存储器上的布线区域可空余的区域增多。此情况下，如图41所示，与布线多个专用布线相比，也能提高性能。

相反，处理模块PM数量多时、例如为6个时，就增加所需的纵(Y)方向布线，所以存储器上的布线区域吃紧。此情况，例如，也可以如图16所示，减少总线宽度，增加专用布线的系统数量。

此外，如图17所示，不减少总线宽度，将专用布线减少到最低限，也能够增加通用布线。

这些选择根据系统要求是任意的。

下面，将说明第2实施方式的传送模式转换。

<传送模式转换>

如前所述，横(X)方向的读数据总线、写数据总线通过模式转换可利用在向横方向的传送中。

如图42及图43所示，能够对横(X)方向全体布线进行模式转换。

此外，如图44及图45所示，能够部分地进行模式转换。

在转换为横方向的传送用的情况，由于此布线处于子处理模块S-PM的管理下，所以处理模块PM不使用横方向数据总线。但是，如图46所示，能够对正下方的存储体一直进行存取。

如图47所示，横方向传送的需要少的情况下，能够在存储器接口I/F上敷设横方向专用的数据总线DBS。

此情况既可以安装传送模式的转换，也可不安装传送模式的转换。

图48是表示如图40所示在4个处理模块PM结构中，具有2个端口的各处理模块PM情况下的例子的附图。

在此例中，由于处理模块21(PM0)，相对于图中<1>表示的区域仅使用纵(Y)方向总线，所以即使在子处理模块S-PM中解放横(X)方向总线，能够一直进行存取，但相对于<2>表示的区域，需要将对应的横方向总线置于处理模块PM侧的支配下。

在部分进行横转送模式情况下(partial MST)，以图49所示的数据流执行处理时，不停止处理模块PM中的处理就能够处理数据。

<存取族群间连接>

增加存取族、换言之增加处理模块PM数量时，布线资源变得巨大。

因此，现实中，作为某种程度数量的存取族(处理模块PM)的集合，由存取族群90构成，如图50～图53所示，存取族群90之间通过子处理模块80(S-PM)连接，能够抑制布线量。

图50及图51是表示通过子处理模块S-PM通路在2个存取族群间的传输例的附图。此例中，存取族群90-1、90-2具有与图4等共有存储器装置相同的结构。

在图50的例子中，存取族群90-1的处理模块PM1对存取族群90-2的区域进行写入。

此情况，最初对子处理模块S-PM发行写入要求(ST1)，子处理模块S-PM进行写入(ST2)。

此外，同一附图中，存取族群90-2的处理模块PM2从存取族群90-1的区域中进行读出。

此情况，最初对子处理模块S-PM发行读出要求(ST3)，子处理模块S-PM对该区域发行读指令(ST4)，从该区域中读出数据(ST5)，子处理模块S-PM将数据返回到存取族群90-2的处理模块PM2中(ST6)。

图51作为存取族群间的传送方式，示出了在子处理模块80(S-PM)内配置本地存储器(Local Memory)82的例子。

在图51的例子中，存取族群90-2的处理模块PM0对子处理模块80(S-PM)的本地存储器82进行写入(ST11)，同处理模块PM0对存取族群90-1的处理模块PM1进行通知(ST12)，收到通知的同处理模块PM1从子处理模块80(S-PM)的本地存储器82中进行读出(ST3)。

并且，存取族群的数量增加时，如图52所示，就可以通过网络布线部(interconnect)91将子处理模块80-1、80-2彼此进行连接。

图52的例子中，存取族群90-1的处理模块PM0要求对子处理模块80-1进行写入(ST21)，子处理模块80-1要求对网络布线部91进行写入(ST22)，网络布线部91要求对子处理模块80-2进行写入(ST23)，子处理模块80-2在存取族群90-4的规定的区域中进行写入(ST24)。

如此，增加存取族群的数量时，所需的布线区域也会增大。但是，在所有的处理模块PM间，等效共享所有存储器就不一定是必要的。

例如，在几个存取族群中，进行一次统一处理的情况下，对于处于此存取族群外侧的存储器，存储器存取的频率就会显著下降。

在这种情况下，如图52中的例子所示，通过子处理模块S-PM，如果通过网络连接存取族群90-1～90-4进行存取，就能够抑制布线区域的增大。

此外，如图53所示，如果存取族群间的连接为横(X)方向(第2方向)，通过菊花状连接存取族群90-1、90-2、…和子处理模块80-1、80-2，就能够进一步地进行连接。

此外，如图54所示，子处理模块80(S-PM)，不仅是存取族群90间的连接，还可以通过总线桥92连接到其它的总线，也可以连接外部存储器I/F93对外部存储器94进行存取。

此情况下，能够在统一了存取族群内的存储器、连接到总线桥92的各周边电路95、外部存储器94的地址空间上进行配置。

根据本第2实施方式，除了第1实施方式的效果之外，传送模式不仅能在存储器系统整体中进行转换，还能够进行部分转换。由此，可不停止系统的工作，就能够进行系统和外部的数据传送。

此外，虽然增加存取族群数量的情况下、布线增大，集合几个存取族群，通过网络连接彼此，就能够抑制布线的增大。

本实施方式的共有存储器装置，通过用存储器独自的数据线连接装载在SOC上的多个存储器宏，就能够实现高速的共有存储器。此外，不通过总线主控就能够实现存储器-存储器间的传送。

Claims

1、一种共有存储器装置，包括：

至少一个处理模块，具有至少一个输入输出端口；以及

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统包含：

含有多个存储体的存储器宏；以及

与上述处理模块及各存储体连接的存储器接口，

夹持上述存储器宏的配置区域，在与上述处理模块的配置位置相对的位置处配置上述存储器接口，

在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，并列配置上述多个存储器系统的各存储器宏，

在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体。

2、根据权利要求1所述的共有存储器装置，对应于上述多个存储器宏的矩阵状配置的存储体通过在上述第2方向上布线的总线进行连接。

3、根据权利要求1所述的共有存储器装置，上述连接布线是指令信息布线和数据布线的多层布线。

4、根据权利要求3所述的共有存储器装置，上述数据布线是写数据线和读数据线的多层布线。

5、根据权利要求1所述的共有存储器装置，在上述多个存储器宏的区域的上述第2方向的至少一侧，具有能够在第2方向上有选择地存取上述多个存储器宏的至少一个规定的存储体的子处理模块。

6、一种共有存储装置，具有多个存取族，

上述各存取族，包括：

至少一个处理模块，具有至少一个输入输出端口；和

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统包含：

含有多个存储体的存储器宏；和

与上述处理模块及各存储体连接的存储器接口，

夹持上述存储器宏的配置区域、在与上述处理模块的配置位置相对的位置处配置上述存储器接口，

在上述多个存储器宏的区域中通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体；

上述多个存取族在上述第2方向上并列配置，对应于多个存储器宏的矩阵配置的存储体通过在上述第2方向上进行布线的总线彼此连接。

7、根据权利要求6所述的共有存储器装置，上述连接布线是指令信息布线和数据布线的多层布线。

8、根据权利要求7所述的共有存储器装置，上述数据布线是写数据线和读数据线的多层布线。

9、根据权利要求6所述的共有存储器装置，在上述多个存储器宏区域的上述第2方向的至少一侧，具有子处理模块，能够在第2方向有选择地存取上述多个存储器宏的至少一个规定存储体。

10、一种共有存储装置，具有多个存取族，

上述各存取族，包括：

至少一个处理模块，具有至少一个输入输出端口；和

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统，包含：

含有多个存储体的存储器宏；和

与上述处理模块及各存储体连接的存储器接口，

在上述多个存储器宏的区域通过在第1方向及第2方向上布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，

上述多个存取族通过接口在上述第1方向上对称配置，在相互对应的位置处配置的存储器接口彼此连接。

11、根据权利要求10所述的共有存储器装置，上述多个存取族的各存储器系统共享上述存储器接口。

12、根据权利要求11所述的共有存储器装置，上述共享的存储器接口包含调停向其它存储器系统的存取的调停部。

13、根据权利要求11所述的共有存储器装置，上述连接布线是指令信息布线和数据布线的多层布线。

14、根据权利要求13所述的共有存储器装置，上述数据布线是写数据线和读数据线的多层布线。

15、根据权利要求11所述的共有存储器装置，在上述多个存储器宏的区域的上述第2方向的至少一侧，具有能够在第2方向上有选择地存取上述多个存储器宏的至少一个规定存储体的子处理模块。

16、一个共有存储装置，具有多个存取族，

上述各存取族，包括：

至少一个处理模块，具有至少一个输入输出端口；和

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统，包含：

含有多个存储体的存储器宏；和

与上述处理模块及各存储体连接的存储器接口，

在上述多个存储器宏的区域通过在第1方向及第2方向上进行布线成为矩阵状的连接布线，连接上述处理模块的输入输出端口、上述各存储器接口和各存储体，

上述多个存取族通过接口在上述第1方向上对称配置，在相互对应的位置处配置的存储器接口彼此连接，

剩下的存取族在上述第2方向上并列配置，对应于上述多个存储器宏的矩阵配置的存储体通过在上述第2方向上布线的总线彼此连接。

17、根据权利要求16所述的共有存储器，对称配置的上述多个存取族的各存储器系统共享上述存储器接口。

18、根据权利要求17所述的共有存储器，上述共享的存储器接口包含调停向其它存储器系统的存取的调停部。

19、根据权利要求17所述的共有存储器装置，上述连接布线是指令信息布线和数据布线的多层布线。

20、根据权利要求19所述的共有存储器装置，上述数据布线是写数据线和读数据线的多层布线。

21、根据权利要求17所述的共有存储器装置，在上述多个存储器宏的区域的上述第2方向的至少一侧，具有能够在第2方向上有选择地存取上述多个存储器宏的至少一个规定存储体的子处理模块。

22、一种共有存储装置，具有包含多个存取族的多个存取族群，

上述多个存取族群通过网络布线连接，

上述多个存取族群的各存取族包括：

至少一个处理模块，具有至少一个输入输出端口；和

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统，包含：

含有多个存储体的存储器宏；和

与上述处理模块及各存储体进行连接的存储器接口，

上述多个存取族在上述第2方向上并列配置，对应于上述多个存储器宏的矩阵配置的存储体通过在上述第2方向上布线的总线彼此连接。

23、根据权利要求22所述的共有存储器装置，

在多个存储器宏区域的上述第2方向的至少一侧，上述存取族群具有能够在第2方向有选择地存取上述多个存储器宏的至少一个规定存储体的子处理模块，

上述各存取族群的上述子处理模块和上述网络结合。

24、一种共有存储装置，具有包含多个存取族的多个存取族群，

上述多个存取族群通过网络布线连接，

上述多个存取族群的各存取族，包括：

至少一个处理模块，具有至少一个输入输出端口；和

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统，包含：

含有多个存储体的存储器宏；和

与上述处理模块及各存储体连接的存储器接口，

25、根据权利要求24所述的共有存储器装置，在多个存储器宏的区域的上述第2方向的至少一侧，上述各存取族群具有能够在第2方向上有选择地存取上述多个存储器宏的至少一个规定存储体的子处理模块，

上述各存取族群的上述子处理模块与上述网络结合。

26、一种共有存储装置，具有包含多个存取族的多个存取族群，

上述多个存取族群通过网络布线连接，

上述多个存取族群的各存取族，包括：

至少一个处理模块，具有至少一个输入输出端口；和

可通过上述处理模块进行存取的多个存储器系统，

上述各存储器系统，包含：

含有多个存储体的存储器宏；和

与上述处理模块及各存储体连接的存储器接口，

27、根据权利要求26所述的共有存储器装置，在多个存储器宏的区域的上述第2方向的至少一侧，上述各存取族群具有能够在第2方向上有选择地存取上述多个存储器宏的至少一个规定存储体的子处理模块，

上述各存取族群的上述子处理模块与上述网络结合。