CN1950804A - 闪速存储器控制器高速缓存架构 - Google Patents

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Abstract

一种置于一非易失性存储器与一主机之间的缓冲区高速缓冲存储器可分区成若干可使用不同政策运行的段。高速缓冲存储政策包括直写式、写入式及超前读取式。直写式及回读式政策可提高速度。超前读取式高速缓冲存储器则允许在更有效地使用所述缓冲区高速缓冲存储器与非易失性存储器之间的总线。一会话命令通过保证不掉电而使数据能够保存于易失性存储器中。

Description

闪速存储器控制器高速缓存架构
技术领域
本发明涉及半导体电可擦可编程只读存储器(EEPROM)且具体而言涉及一种用于使用EEPROM或其它类似存储器的可移动式存储卡的控制器高速缓存系统。
背景技术
闪速EEPROM系统正应用于多种应用，特别是当封装于一以可移动方式与一主机系统相连接的封闭卡中时。某些市售的卡为CompactFlashTM(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、智能媒体卡、个人信息(P-Tag)卡及存储棒卡。这些卡的一供应商为本申请案的受让者SanDisk公司。与这些卡一起使用的主机系统包括个人计算机、笔记本式计算机、手持式计算装置、照像机、声音再现装置等等。闪速EEPROM系统也用作嵌入主机系统内的大容量存储器。
这些非易失性存储系统包括一浮动栅极存储胞阵列及一系统控制器。所述控制器管理与主机系统的通信和所述存储胞阵列存储和检索用户数据的操作。所述存储胞一起分组成多个存储胞块，其中一存储胞块是可同时擦除的最小存储胞分组。在将数据写入一个或多个存储胞块内之前，先擦除那些存储胞块。用户数据通常以扇区为单位在主机与存储器阵列之间传输。一个扇区的用户数据可为任一便于处理的量，较佳小于存储块的容量，通常等于标准磁盘驱动器扇区的尺寸，即512个字节。在一商用架构中，所述存储系统块的尺寸可存储一个扇区的用户数据加上开销数据，所述开销数据包括诸如存储在所述块中的用户数据的错误修正码(ECC)、所述块的使用历史、缺陷等信息、以及所述存储胞块的其他物理信息。此类非易失性存储系统的各种实施方式阐述于受让给SanDisk公司的下列美国专利及待决申请案中：第5,172,338号、第5,602,987号、第5,315,541号、第5,200,959号、第5,270,979号、第5,428,621号、第5,663,901号、第5,532,962号、第5,430,859号及第5,712,180号、第6,222,762号及第6,151,248号美国专利，所有这些美国专利及待决申请案均以引用方式全文并入本文中。另一类非易失性存储系统利用一存储多个扇区的用户数据的更大存储胞块尺寸。
有两种通用存储胞阵列架构已付诸商业应用：NOR及NAND。在一典型的NOR阵列中，各存储胞连接于在列方向上延伸的相邻位线源极与漏极扩散区之间，且控制栅极连接至沿存储胞列延伸的字线。一存储胞包括位于所述源极与漏极之间的存储胞沟道区域的至少一部分上方的至少一个存储元件。所述存储元件上一所编程的电荷电平控制所述存储胞的操作特性，因而通过对所被寻址的存储胞施加适当的电压即可读取所述存储胞。
NAND阵列则利用由多于两个(例如16个或32个)存储胞构成的串联串与一个或多个位于各单独位线与一参考电位之间的选择晶体管连接在一起而构成存储胞列。各字线延伸跨过大量所述列内的存储胞。在编程期间，通过如下方式来读取及验证一列中的一单独存储胞：使所述串中的其余胞强导通，以使流经一个串的电流取决于所寻址的胞中所存储电荷的电平。
为提高在将用户数据编程至存储器阵列及自存储器阵列读取用户数据期间的并行性程度，所述阵列通常划分成若干子阵列，所述子阵列通常称作平面，其包含其自身的数据寄存器及其它电路来容许并行操作，从而可同时将数据扇区编程至若干或所有平面中的每一平面，或同时自若干或所有平面中的每一平面读取数据扇区。单个集成电路上的阵列可在实体上划分为多个平面，或每一平面可由单独的一个或多个集成电路芯片构成。
有一种存储胞阵列架构可由一行或两行位于一胞子阵列或其他胞单元内并共享一共用擦除栅极的存储胞方便地形成一个块。虽然当前最常见的是通过只界定两个所编程的阈值电平而在每一浮动栅极胞中存储一位数据，但趋势是通过建立多于两个浮动栅极晶体管阈值范围而在每一胞中存储多于一位数据。当前具备一种在一浮动栅极中存储两位数据(四个阈值电平范围或状态)的存储系统。当然，随着每一胞中所存储的位数的上升，存储一扇区的数据所需的存储胞的数量下降。该趋势与由胞结构和通用半导体处理的改进所促成的阵列的按比例缩放相结合，使在一排胞的一分段部分中形成一存储胞块变得切实可行。所述块结构也可形成为使人们能够选择使每一存储胞以两种状态(每个胞一个数据位)或以某个倍数(例如四种状态(每胞两个数据位))来操作。
因为将数据编程到浮动栅极存储胞中可能需大量时间，所以通常同时编程一排中的大量存储胞。但此种并行性的增强会增大功率需求及毗邻胞的电荷的潜在干扰或胞之间的交互作用。SanDisk公司的第5,890,192号美国专利-其全文并入本文中-阐述一种通过将多个数据程序块同时编程至位于不同的工作存储胞单元(子阵列)中的不同胞块内来使这些影响最小化的系统。
为进一步有效地管理存储器，可将各个块连接在一起形成虚拟块或元块。换句话说，将每一元块界定为包括每一平面中的一个块。元块的使用阐述于第WO 02/058074号国际专利申请案中，该申请案全文并入本文中。所述元块通过一主机逻辑块地址标识为一编程及读取数据的目的地。同样地，一个元块中的所有块均一同擦除。以如此大的块及/或元块的存储系统中的控制器执行多种功能，包括在自主机接收到的逻辑块地址(LBA)与存储胞阵列内的物理块编号(PBN)之间实施转换。所述块内的各个页通常通过所述块地址内的偏移量来识别。元页为元块中数据编程单位。一个元页由所述元块中每一个块中的一个页构成。
由于一扇区(512字节)与一擦除块或元块(有时多于128扇区)的大小之间存在差别，因此有时必需从一擦除块或元块拷贝到另一擦除块或元块。此种操作称作无用单元收集。无用单元收集操作会降低存储系统的写入性能。例如，当元块中的一些扇区得到更新，而所述元块中的其它扇区未得到更新时，得到更新的扇区可写入至一新的元块。而未得到更新的扇区可作为无用单元收集的一部分立即或在稍后某一时刻拷贝到所述新的元块。
在一些存储系统中，物理存储胞也被分组成两个或两个以上的区段。一个区段可为物理存储器或存储系统中的任一分区子集，其中映射有一规定的逻辑块地址范围。例如，一能够存储64兆字节的数据的存储系统可分区成四个分别存储16兆字节的数据的区段。然后，所述逻辑块地址范围也划分成四个分组，分别为这四个区段中的每一个的物理块指配一个分组。在一典型的实施方式中，对逻辑块地址加以约束，以使每一逻辑块地址的数据决不会写入到其中映射有所述逻辑块地址的单个物理区段之外。在一划分成平面(子阵列)的存储胞阵列-这些平面(子阵列)分别具有其自身的寻址、编程及读取电路-中，每一区段较佳包括来自多个平面的块，来自每一平面的块数通常相同。区段主要用于简化地址管理(例如逻辑至物理的转换)，从而减小转换表、减少保存这些表所需的RAM存储器并加快对当前现用存储器区域进行寻址的存取时间，但因其限制性而无法实现最佳的耗损均衡。
一存储器阵列通常具有连接至所述阵列以自所述存储器阵列读取数据及向所述存储器阵列写入数据的电路。作为此电路的一部分，一数据高速缓冲存储器可连接至所述存储器阵列。一数据高速缓冲存储器可只是一排可用于传送来往于所述存储器阵列的数据的寄存器。一数据高速缓冲存储器可保存多达所述存储器阵列的一排的数据。通常，数据高速缓冲存储器与所述存储器阵列形成于同一芯片上。
一控制器可具有若干组件，包括一中央处理单元(CPU)、一缓冲区高速缓冲存储器(缓冲区RAM)及一CPU RAM。缓冲区RAM及CPU RAM二者均可为SRAM存储器。这些组件可位于同一芯片上或分别位于单独的芯片上。CPU为一微处理器，其运行软件(固件)来执行包括传送来往于所述存储器阵列的数据在内的操作。所述缓冲区高速缓冲存储器可用于在对所述存储器阵列进行写入前或在将数据发送至主机前保存数据。因此，所述缓冲区高速缓冲存储器为一可同时服务于闪速存储器及主机操作的双重存取存储器。CPU RAM可用于将CPU所需的数据(例如指令或数据地址)存储于所述缓冲区高速缓冲存储器中或存储于所述存储器阵列中。在第5,297,148号美国专利-其全文并入本文中-中所示的一实例中，一缓冲区高速缓冲存储器可用作一写入高速缓冲存储器以减少对一用作非易失性存储器的闪速EEPROM的耗损。
图1显示一置于一主机与一可移动式存储卡中的一非易失性存储器(NVM)之间的缓冲区高速缓冲存储器。所述缓冲区高速缓冲存储器通过一主机总线连接至所述主机。所述缓冲区高速缓冲存储器通过一NVM总线连接至所述NVM。所述主机总线的带宽大于所述NVM总线的带宽，因而所述NVM总线成为在主机与NVM之间传送数据的瓶颈。而且，NVM内的编程也可能成为瓶颈，尤其是在主机写入单个扇区的数据时。在一单扇区写入后，控制器在自主机接收另一扇区前等待NVM完成所述写入操作。在并行性允许处理更大数量的扇区时，涉及较小数量扇区的写入或读取操作可能效率低下。当一主机执行多个线程时，会产生可由一存储卡控制器依序处理的多个数据流。
因此，需要一种能提高涉及到一NVM中较少量数据的读取及写入操作的效率的存储控制器。
发明内容
一存储控制器包括一缓冲区高速缓冲存储器，所述缓冲区高速缓冲存储器可分区成若干个段从而形成一多段式高速缓冲存储器。不同的段可具有不同的政策以允许同时使用所述缓冲区高速缓冲存储器执行若干单独的操作。段的尺寸可随使用所述段的操作而异。
可在一单段式高速缓冲存储器或一多段式高速缓冲存储器中采用不同的政策。政策包括用于当实施读取时存储附加数据的超前读取(或预取)式高速缓冲存储器。所述附加数据被标识为所述主机有可能在下一命令中请求的数据。所述附加数据可只是所述存储器阵列中的按顺序的下一数据。一种直写式高速缓冲存储政策将数据存储于缓冲区高速缓冲存储器中并随后将所述数据不加修改地写入至所述存储器阵列。一回写式高速缓冲存储政策则将数据存储于缓冲区高速缓冲存储器中并可对高速缓冲存储器中的所述数据加以修改而不将所述数据写入至所述存储器阵列。另外，一CPU可将数据存储于一高速缓冲存储器中，其中所述数据为所述CPU所需。此可包括通常将存储于CPU RAM中的数据。
缓冲区高速缓冲存储器通常为一非易失性存储器，因此如果所述存储系统掉电，则仅存储于缓冲区高速缓冲存储器中的数据可能会丢失。对于可移动式存储卡而言，掉电是一尤其需要关注的问题。某些操作(包括高速缓存操作、无用单元收集及地址转换信息更新)可能只将数据存储于易失性存储器中。由主机所提供的电源保证可使此种操作能够作为后台操作执行。主机可向存储卡发送会话命令来作为在一时间周期内的电源保证。
附图说明
图1显示一现有技术存储卡；
图2显示一具有一高速缓冲存储器的存储卡，在所述高速缓冲存储器中可实施本发明的各个方面；
图3显示一具有一分区的缓冲区高速缓冲存储器的存储卡；
图4(包括图4A-D)显示超前读取式高速缓冲存储器的一实施方式；
图5显示一超前读取实施方式的一主机命令处理过程；
图6(包括图6A及B)显示一超前读取实施方式的一闪速存储器存取管理过程；
图7显示一具有两个高速缓冲存储单元的缓冲区高速缓冲存储器及一具有一与所述高速缓冲存储单元相同尺寸的元页的闪速存储器的一实例；
图8A显示超前读取式高速缓冲存储器操作的一实例，其中数据作为一高速缓冲存取器命中的结果自缓冲区高速缓冲存储器发送至一主机；
图8B显示超前读取式高速缓冲存储器操作的另一实例，其中数据作为一高速缓冲存储器命中的结果自缓冲区高速缓冲存储器发送至一主机；
图8C显示超前读取式高速缓冲存储器操作的一实例，其中数据作为一局部高速缓冲存取器命中的结果自缓冲区高速缓冲存储器发送至一主机；
图9显示一使用缓冲区高速缓冲存储器作为一写入式高速缓冲存储器的实例；
图10显示一直写式高速缓冲存储器的操作的实例；
图11显示一用以将数据以管线方式自主机传输至缓冲区高速缓冲存储器及自缓冲区高速缓冲存储器传输至NVM的实例；
图12为一回写式高速缓冲存储器的操作的流程图。
具体实施方式
图2显示一具有一缓冲区高速缓冲存储器212的存储卡210。数据经由缓冲区高速缓冲存储器在一主机214与一NVM之间传送。NVM 220可为一闪速EEPROM或用于存储数据的其它类似存储器。存储卡210具有一主机接口222以使存储卡210能够以可移动方式连接至一主机系统，例如照像机、PC或电话机。存储卡210具有一位于缓冲区高速缓冲存储器212与NVM 220之间的NVM接口224。NVM接口224包括有利于在缓冲区高速缓冲存储器212与NVM 220之间进行数据交换的电路。一中央处理单元(CPU)230控制存储卡210内的数据操作。CPU 230中的软件响应于由主机214发送的命令来实施操作。例如，如果主机214请求具有一特定逻辑地址范围的数据，则CPU 230确定NVM 220中的数据位置并执行必要的步骤来检索所述数据及将所述数据发送至主机214。一CPU RAM 232(例如一静态随机存取存储器(SRAM))用来存储CPU 230所使用的数据。CPU RAM 232内的数据可由CPU 230快速存取。通常，存储于CPU RAM 232中的数据是由CPU 230频繁使用的数据。
分区式高速缓冲存储器
图3显示一存储卡310，存储卡310类似于存储卡210但具有一分区式缓冲区高速缓冲存储器312。一分区式存储器(例如图3中的分区式缓冲区高速缓冲存储器)具有若干个可分别根据不同政策操作的段。分区式缓冲区高速缓冲存储器312可通过CPU中的软件或通过硬件自动作业来加以分区。图3中所示的缓冲区高速缓冲存储器312分区成段1-4。每一段均可单独地加以使用且每一段均具有一不同的政策。此结果类似于具有四个并行的独立缓冲区高速缓冲存储器。
CPU RAM 332中保持有缓冲区高速缓冲存储器312的特性的一表333。对缓冲区高速缓冲存储器312中的每一段均保持一单独的表项。一表项具有若干个字段，这些字段给出所述段在所述缓冲区高速缓冲存储器中的物理位置、存储于所述段中的数据的逻辑地址及用于所述段的高速缓冲存储政策。段的大小可根据需要来加以修改。大小的变化将会改变分配给一特定段的物理地址范围。也可通过硬件来实现分区。然而，此种分区不容易得到修改且执行起来比软件分区更加困难。
一分区式缓冲区高速缓冲存储器(例如分区式缓冲区高速缓冲存储器312)的大小可大于一传统(非分区式)缓冲区高速缓冲存储器。一传统缓冲区高速缓冲存储器的大小通常取决于为达到某一性能阈值而要存储的最大数据量。在非高速缓冲存储架构中，高速缓冲存储器大小通常为8-16kB。在一分区式高速缓冲存储器中，可能需要具有单个段来充当一写入式高速缓冲存储器且因此缓冲区高速缓冲存储器的总大小将需要更大。可使用32kB或更大的缓冲区大小。
可在一缓冲区高速缓冲存储器或一缓冲区高速缓冲存储器的一段中执行的高速缓冲存储政策既包括读取式也包括及写入式高速缓冲存储政策。超前读取是读取式高速缓冲存储政策的一实例。直写式及回写式为写入式高速缓冲存储政策的实例。CPU也可使用缓冲区高速缓冲存储器的一段来保持由CPU使用的数据。此可包括通常存储于CPU RAM中的数据。存储于高速缓冲存储器中的CPU数据可包括程序变量、地址转换信息及拷贝缓冲区。存储于高速缓冲存储器中的CPU数据可为在某些现有技术实例中存储于CPU RAM中的数据。通过为CPU数据提供一缓冲区高速缓冲存储器的一段，可除CPU RAM以外还提供一可使用的替代位置来存储此数据。
超前读取
一缓冲区高速缓冲存储器可用作一读取式高速缓冲存储器以保存自NVM传送至一主机的数据。读取式高速缓冲存储器可为整个缓冲区高速缓冲存储器也可为所述缓冲区高速缓冲存储器(如果其被分区)的一段。一超前读取(RLA)式高速缓冲存储器使可能被一主机请求的数据能够在所述主机实际作出对所述数据的请求前存储于所述高速缓冲存储器中。例如，当一主机请求具有一特定逻辑地址范围的数据时，可将具有一与所请求数据相接序的逻辑地址范围的附加数据存储于一RLA高速缓冲存储器中。由于一主机经常地请求在逻辑上与最后所请求的数据相接序的数据，因此所存储的数据将受到请求的概率较高。也可根据主机数据使用量图案以其它方式选择RLA数据。如果所高速缓冲存储的数据随后受到请求，则其可在不对NVM进行存取的情况下直接自RLA高速缓冲存储器传送至主机。此传送快于自NVM进行的传送且不使用NVM总线。因此，在向主机传送数据的同时，NVM总线可用于其它操作。
图4显示一RLA高速缓冲存储器操作的一实例。图4A显示经由一主机总线425与一主机414进行通信的RLA高速缓冲存储器412。RLA高速缓冲存储器412还经由一NVM总线421与NVM 420进行通信。主机414请求由扇区0-2组成的数据部分。在此实例中，将所述数据存储于扇区中，扇区可通过一逻辑地址寻址。在其它实例中，可将数据存储于其它可寻址的数据单元中。RLA高速缓冲存储器412为空的，因此扇区0-2必须自NVM 420传送。图4B显示扇区3-7与扇区0-2一起自NVM 420传送至RLA高速缓冲存储器412。图4C显示扇区0-2自RLA高速缓冲存储器412传送至主机414。将扇区自RLA高速缓冲存储器414传送至主机414便可腾出RLA高速缓冲存储器412中的空间，从而可在那里再存储三个扇区。因此，自NVM 420传送扇区8-10以充装RLA高速缓冲存储器412。图4D显示一自主机414接收到的第二请求。此请求是对扇区3-8的请求。因此，第二请求的所有所请求扇区均存在于RLA高速缓冲存储器412中。因扇区3-8位于RLA高速缓冲存储器412中，故不需要存取NVM 420且可将扇区3-8自RLA高速缓冲存储器412直接传送至主机414。如果第二请求是对不处于RLA高速缓冲存储器412中的扇区的请求，则将必须自NVM 420检索所请求的扇区。
在一闪速存储器的一RLA高速缓冲存储器的一实施方式中，使用两个过程来管理所述RLA高速缓冲存储器。其中一个过程(图5所示的主机命令处理过程)处理主机命令。另一过程(图6所示的闪速存储器存取管理过程)则处理RLA操作。
图5、6A及6B显示三个用于实施RLA操作的相关过程。图5显示一负责将数据自RLA高速缓冲存储器(读取式高速缓冲存储器)传送至主机的主机命令处理过程(Host Command Handling Process)。当接收到一新的命令时，首先确定其是否为一读取命令510。如果不是，则执行所述命令512而不进行RLA操作。对于一读取命令而言，如果确定出一所请求的扇区不处于读取式高速缓冲存储器中514，则所述过程等待其自闪速存储器传送至读取式高速缓冲存储器516。一旦所请求的扇区处于读取式高速缓冲存储器中，便将其传送至主机518。如果要读取更多的扇区519，则所述过程针对后续扇区重复此顺序。因此，此过程不断地将所请求扇区自读取式高速缓冲存储器传送至主机，直至所有所请求扇区均得到传送为止。
图6A及6B显示负责将扇区自闪速存储器传送至读取式高速缓冲存储器的过程。图6A显示一主机中断过程(Host Interrupt Process)。一主机命令通常同时调用图5所示的主机命令处理过程及图6A所示的主机中断过程二者。图6A所示的主机中断过程的主要作用是在图6B所示的闪速存储器存取管理过程(Flash Access ManagementProcess)的命令队列中对中断主机命令进行排队。如果确定出所述主机命令不是一读取命令620，则将所述命令放入闪速存储器存取管理过程的命令队列中622。所述命令队列可保存一个或多个命令。如果所述主机命令为一读取命令，则实施一调整读取命令(Adjust Read Command)步骤624。调整读取命令步骤624根据在读取式高速缓冲存储器中是否存在某些或所有所请求的扇区来对用于存取闪速存储器的所述读取命令进行修改。当读取式高速缓冲存储器中不存在所请求扇区时，不对读取命令进行修改，因为必须自闪速存储器中读取所有扇区。因此，将未经修改的命令放入所述命令队列中。而当读取式高速缓冲存储器中存在某些所请求扇区时，则对所述读取命令加以修改以便只向闪速存储器请求不存在于读取式高速缓冲存储器中的扇区。因此，所述调整读取命令步骤624在将所述读取命令放入所述命令队列中之前从所述读取命令中减去早已存在于读取式高速缓冲存储器中的扇区。当出现一全部高速缓冲存储器命中(所有所请求扇区均存在于读取式高速缓冲存储器中)时626，即无需存取所述闪速存储器，因为可直接自所述读取式高速缓冲存储器读取所有扇区。在此种情况下，更新RLA操作的起始LBA以识别要存储于读取式高速缓冲存储器中的新的一组RLA扇区。
图6B显示一负责将数据扇区自闪速存储器传送至读取式高速缓冲存储器的闪速存储器存取管理过程。当自所述主机中断过程接收到一新的命令时，如果所述命令为一写入命令，则使所述读取式高速缓冲存储器无效630并执行所述命令632。而如果所述命令为一读取命令，则作为上文参照调整读取命令步骤624所述的步骤634的一部分来实施一调整读取命令。在闪速存储器存取管理过程中重复一调整读取命令，因为此时在读取式高速缓冲存储器中可能存在一当作为所述主机中断过程的一部分实施所述调整读取命令步骤624时尚不存在的扇区。例如，在步骤624与634之间的时间周期内可能会完成一扇区自闪速存储器至读取式高速缓冲存储器的传送。从闪速存储器中读取不存在于读取式高速缓冲存储器中的任何所请求扇区并设定一起始LBA以使始于所述LBA的未请求数据可在作为步骤634的一部分的所述过程流程的超前部分中装入读取式高速缓冲存储器中。如果数据高速缓冲存储器636中存在一RLA扇区且在缓冲区高速缓冲存储器中存在可用于所述RLA扇区的空间(“主机缓冲区可用”)638，则将所述扇区自数据高速缓冲存储器传送至读取式高速缓冲存储器640。如果在数据高速缓冲存储器中存储有另外的扇区且所述缓冲区高速缓冲存储器中的扇区数量小于预取长度N(要装入缓冲区高速缓冲存储器中的预定扇区数量)642，则重复所述循环。如果接收到一新的命令644，则停止所述循环以便可执行所述新命令。如果数据高速缓冲存储器中不再存在扇区642且在读取式高速缓冲存储器644中存在少于N个扇区，则实施一读取来将数据自所述闪速存储器阵列传送至数据高速缓冲存储器646并随后重新开始所述循环。当读取式高速缓冲存储器中的扇区数量达到预取数量N时644，所述过程等待读取式高速缓冲存储器中的扇区数量减少至少于N(在步骤648处)。如果将读取式高速缓冲存储器中的扇区传送至主机，即会出现此种情况。如果此时接收到一新的命令630，则执行所述新命令。当读取式高速缓冲存储器中的扇区数量降至N以下时648，将新的RLA扇区自数据高速缓冲存储器652(如果存在于此处)传送至读取式高速缓冲存储器，或自闪速存储器阵列传送至数据高速缓冲存储器646并随后传送至读取式高速缓冲存储器640。
在所述RLA操作达到一预定限值的情况下或因正在执行另一操作，进行中的RLA操作可停止。当一存储器阵列有某些区段需要创建新的地址转换表时，RLA操作可在需要创建此种新表的元块边界处停止。RLA操作可在需要进行一具有长的等待时间的操作时停止。例如，当出现一需要软件干预的ECC错误时，RLA操作可停止。包含所述错误的数据应排除出高速缓冲存储器之外。当接收到任何新命令时，可中断RLA操作以便可立即执行所述新命令。RLA操作也可在高速缓冲存储器中存在所期望的扇区数量时停止。
超前读取的实例
下列各实例显示在接收到一对数据的请求时如何使用一RLA高速缓冲存储器。这些实例是基于使用一包含8个数据扇区的元页的闪速存储器。一闪速存储器703具有一保存有8个扇区且等于闪速存储器703的一个元页中的数据量的数据高速缓冲存储器。一控制器705具有一16扇区的缓冲区高速缓冲存储器707及一等于16的预取长度。如图7中所示，缓冲区高速缓冲存储器707具有能够分别保存8个扇区的高速缓冲存储单元0及高速缓冲存储单元1。因此，一高速缓冲存储单元保存与NVM的一个元页相同的数据量。在任意时刻均指定一个高速缓冲存储单元作为当前的高速缓冲存储单元。在所示实例中使用下列术语。
读取N M：                自LBA N开始读取M个连续扇区
主机至缓冲区传送：       自主机向主机缓冲区传送扇区
主机缓冲区已满：         其指示整个缓冲区空间已满且主机缓冲区无法再接
                         受任何数据
卡忙：                   其向主机指示装置(缓冲区或缓冲区的段)
                         正忙且不能自主机接收一命令或数据
缓冲区至闪速存储器传送： 自主机缓冲区向闪速存储器传送扇区
就绪/忙(R/B)：           闪速存储器就绪/忙
真正就绪/忙：            闪速存储器真正就绪/忙
图8A显示RLA高速缓冲存储器操作的一实例。所述高速缓冲存储器在此操作开始时为空的。当自一主机接收到一指示所述主机正在请求一逻辑地址为O的扇区的请求“读取01”时，高速缓冲存储器中没有数据。此视为是高速缓冲存储器未命中。将扇区0自闪速存储器传送至高速缓冲存储器(缓冲区)。然后，将扇区0传送至主机。扇区1-7也作为对一第一高速缓冲存储单元的第一读取操作的一部分自闪速存储器传送至缓冲区高速缓冲存储器。接下来，扇区8-15作为一第二读取操作传送至一第二高速缓冲存储单元。然后，扇区16自高速缓冲存储器传送。由于扇区0已传送至主机，因而具备可用来存储扇区16的空间。当将一扇区传送至高速缓冲存储器时，通常将一整个元页自闪速存储器阵列读取至数据高速缓冲存储器。一元页可包括扇区16-23。在扇区16传送至缓冲区高速缓冲存储器后，扇区17-23可仍保留在数据高速缓冲存储器中。因此，主机对单个扇区的请求会促成一RLA操作，所述RLA操作将16个扇区存储于缓冲区高速缓冲存储器中并将其它7个扇区留在数据高速缓冲存储器中。
当自主机接收到一指示主机正在请求起始逻辑地址为1的16个扇区(扇区1-16)的第二请求“读取1 16”时，这些扇区已存在于高速缓冲存储器中并可直接传送至主机。在将扇区1-16传送至主机的同时，可作为一第二RLA操作的一部分将其他扇区自闪速存储器传送至高速缓冲存储器。
图8B显示一类似于图8A的实例，只是并非接收一对16个扇区的第二请求，而是接收一系列分别对单个扇区的请求。当将这些扇区中的一个扇区传送至主机时，一扇区会自数据高速缓冲存储器传送至高速缓冲存储器以使所述高速缓冲存储器保持满载。在第二请求(“读取11”)之前，扇区16-23存储于数据高速缓冲存储器中。因此，在将扇区1-7自高速缓冲存储器传送至主机时，可将扇区17-23自数据高速缓冲存储器传送至高速缓冲存储器。由于扇区17-23存在于数据高速缓冲存储器中，因此无需在此操作期间存取闪速存储器阵列。
图8C显示一局部命中，其中在高速缓冲存储器中只操作由主机在第二请求中所请求的一个数据扇区。第一请求与图8A及8B中的相同。然而，第二请求(“读取163”)是针对起始地址为16的三个扇区。这三个扇区中仅有一个(扇区16)存储于高速缓冲存储器中。扇区16直接自高速缓冲存储器传送至主机。其它两个扇区(扇区17及18)则自数据高速缓冲存储器读取。存储于高速缓冲存储器中的扇区(扇区1-15)被丢弃且将扇区19-34作为新的RLA扇区自闪速存储器存储器传送。
直写式高速缓冲存储器
一直写式高速缓冲存储器可构建于一缓冲区高速缓冲存储器(例如图2中所示的缓冲区高速缓冲存储器或图3中所示的分区式缓冲区高速缓冲存储器)中。一直写式高速缓冲存储器自一主机接受数据并将所述数据不加以修改地发送至NVM而。一旦接收到所述数据，即刻将其发送至NVM，其限制条件为所述NVM准备好接收所述数据。例如，当一主机发送一包括多个数据扇区的数据流时，可立即将扇区写入至NVM。在所述NVM中，可将数据保存于数据高速缓冲存储器中并在需要时加以编程。通过向主机回送一指示所述数据被写入至NVM的信号，当实际上其不在NVM中而在直写式高速缓冲存储器中时，可缩短用于存储数据的视在时间。此使主机能够更快地发送后续数据。主机可发送更多的数据而无需等待将前面的数据编程到NVM中。一存储卡可在将数据的一第一部分自直写式高速缓冲存储器传送至NVM的同时将数据的一第二部分自一主机传送至直写式高速缓冲存储器中。直写式高速缓冲存储器可允许对NVM进行更有效的编程。可将数据扇区存储于直写式高速缓冲存储器中，直至主机已传送足够的数据从而允许使用NVM阵列的最大并行性来对一整个元页进行编程为止。此可因并行性增加而允许更快地进行编程并可通过减少或避免在编程后所需的任何无用单元收集来进一步提高性能。
有各种事件可触发自直写式高速缓冲存储器向NVM的数据编程。可在直写式高速缓冲存储器中存在足以使用NVM的最大并行性的数据时对所述数据进行编程。对于一以元块形式存储数据的NVM而言，此将为一相当于一个元页的数据量。编程也可通过接收到一不接序早已存储于高速缓冲存储器中的扇区的扇区来触发。如果一扇区与所存储扇区之间的间隙小于某一预定量，则尽管存在该间隙，也仍将所述扇区视为接续的。某些主机命令可触发直写式高速缓冲存储器中的数据编程。在使用CompactFlashTM(CF)标准的存储卡中，触发直写式高速缓冲存储器中的数据编程的命令包括Read Sectors(读取扇区)、Flush Cache(将高速缓冲存储器清仓)及Set Feature(设定特征)(如果用于停用写入式高速缓冲存储器)。编程也可在一预定时间后触发。如果高速缓冲存储器的内容在所述预定时间中未提交至NVM，则编程自动进行。通常，所述预定时间将处于一1毫秒至500毫秒的范围内。
图9显示一其中进行单扇区写入且一NVM 909具有一八扇区元页的实例。八扇区(扇区0-7)可在写入至NVM 909前存储于直写式高速缓冲存储器中。此可快于分别将所述八个扇区存储于NVM中。此时并不是等待将扇区0编程至NVM，而是发送一信号来指示对扇区0进行编程且主机将扇区1发送至存储卡。此操作重复进行，直至扇区0-7得到存储为止，此时所有八个扇区均得到并行编程。扇区0-7自写入式高速缓冲存储单元0传送至数据高速缓冲存储器并随后并行编程至存储器阵列中的元页X。可将扇区分别传送至数据高速缓冲存储器并随后并行编程至所述存储器阵列。
与将扇区并行编程至图9中所示的闪速存储器(NVM)相比，某些现有技术系统只允许将单个扇区编程至一其中单独接收所述单扇区的多扇区页面中。通过向NVM进行单扇区编程，每一扇区最初可在阵列中占用一个元页的空间。因此，每一单扇区写入均在存储器阵列中留下足以存储七个数据扇区的无用空间。然后，这些扇区可作为无用单元收集的一部分合并成单个元页以恢复所述无用空间。然而，无用单元收集操作需要占用时间及系统资源，因此需要使对此种操作的需要最小化。
图10显示一系列单扇区写入，随后自一主机接收读取命令。各个扇区首先发送至直写式高速缓冲存储器。当接收到扇区7时，立即将其编程至所述NVM。当对扇区7进行编程时，自主机接收扇区8-16。在对扇区7进行编程后，将扇区8-15编程至所述存储器阵列。扇区8-15形成所述存储器阵列的一个元页。扇区16保持在直写式高速缓冲存储器中。接下来，接收一读取命令“读取71”。在将扇区写入至所述存储器阵列后，执行所述读取命令。
图11显示主机至缓冲区高速缓冲存储器与缓冲区高速缓冲存储器至NVM数据传送的管线连接。只要所述NVM准备好接收数据，便可在NVM中对先前自所述主机接收到的扇区进行编程，同时将新的扇区存储于直写式高速缓冲存储器中。一数据扇区流由一主机发送至一缓冲区，如由流“A”所指示。分别将各扇区传送至NVM，如由扇区“B”所指示。在NVM中，以元页为单位将各扇区自数据高速缓冲存储器并行编程至存储器阵列。将各扇区自一主机传送至缓冲区高速缓冲存储器是与将其它扇区编程至存储器阵列并行地进行。然而，编程至存储器阵列所需要的时间长于自主机传送的时间。图11显示Tgap-因将数据编程至存储器阵列而引起的时间延迟。Tgap是将八个扇区自主机传送至缓冲区高速缓冲存储器所需的时间与将八个扇区自缓冲区高速缓冲存储器传送至存储器阵列所需的时间之间的时间差。在此实例中，编程需要300微秒而Tgap小于100微秒。因此，由于进行管线式传输，使因编程时间而引起的延迟从300微秒减至小于100微秒。
回写式高速缓冲存储器
可在一缓冲区高速缓冲存储器或一缓冲区高速缓冲存储器的一段中执行一回写政策。一回写式高速缓冲存储政策允许在来自一主机的数据处于高速缓冲存储器中时对所述数据进行修改而不将其写入至NVM。此会减少对NVM及NVM总线的使用。在满足将数据挤出高速缓冲存储器的条件之前，不将数据写入至NVM。当数据处于高速缓冲存储器中时，可在不对NVM进行一程序作业的情况下对所述数据进行一次或多次更新。此可节省时间并且减少所需的无用单元收集量。
图12显示一写入式高速缓冲存储器操作的流程图，所述写入式高速缓冲存储器操作使用一具有两个单元的写入式高速缓冲存储器，这两个单元分别保存相当于在存储器阵列的一个元页中所保存的数据。在任一时刻，均指定一个写入式高速缓冲存储单元作为当前写入式高速缓冲存储单元。当自一主机接收数据时，首先对所述当前写入式高速缓冲存储单元进行检查以确定其是否有效(“高速缓冲存储器有效”)1210。如果所述当前写入式高速缓冲存储单元包含尚未写入至NVM的数据，则其有效。如果所述当前写入式高速缓冲存储单元无效，则将所接收的数据写入至所述当前写入式高速缓冲存储单元中并拷贝至NVM中的数据高速缓冲存储器但不编程至存储器阵列1212。如果当前写入式高速缓冲存储单元有效，则将所接收的数据与高速缓冲存储器中的数据相比较以确定是否存在一“高速缓冲存储器命中”1214。当所接收的数据替换存储于高速缓冲存储器中的数据或与存储于高速缓冲存储器中的数据相接序时，即会出现一高速缓冲存储器命中。当出现一高速缓冲存储器命中时，所接收的数据会输入至所述当前写入式高速缓冲存储单元中1216。当出现一“高速缓冲存储器未命中”(所接收的数据不替换且不接序高速缓冲存储器中的数据)时，则将所述当前写入式高速缓冲存储单元提交至存储器阵列1218(如果尚未提交)并将所述新数据存储于一指定为当前写入式高速缓冲存储单元的写入式高速缓冲存储单元中1212。
当一扇区存储于所述当前写入式高速缓冲存储单元中时，如果所述扇区使所述当前写入式高速缓冲存储单元变满1220，则将所述当前写入式高速缓冲存储单元编程至闪速存储器1222。由此，所述缓冲区高速缓冲存储器便能够自由地自所述主机接收新的数据扇区。
会话命令
上述实施例中的某些实施例将未存储于存储卡中其它地方的数据保存于缓冲区高速缓冲存储器中。缓冲区高速缓冲存储器通常为一易失性存储器，因而存储于缓冲区高速缓冲存储器中的数据在掉电时会丢失。在一自一主机获得电源的可移动式存储卡中，由于可能会掉电，因而存储卡可能无法将数据保存于易失性存储器中。甚至在一组事务为一主机会话的一部分并为所述会话保持通电的情况下，存储卡也可能不知道链接了所述事务。一事务是由主机与一由主机命令启动的存储卡之间的交换组成，例如发出一读取某些扇区的命令且随后所述存储卡传送所述扇区。由于所述卡不知道链接了所述事务，因此其不能利用各事务之间的时间且由于可能会掉电，因而所述卡可能无法执行某些操作。此类操作可包括后台操作，例如高速缓冲存储操作、无用单元收集及地址转换信息更新。重要的是，未存储于NVM中的数据，包括正处于存储于NVM中的过程中的数据及一缓冲区高速缓冲存储器中或CPU RAM中的数据，不会因掉电而丢失。主机可保证为存储卡供电且因此能够对原本得不到保存的数据使用所述缓冲区高速缓冲存储器或其它易失性存储器。此种电源保证也可允许对操作进行更有效的排程，因为有相当大部分的时间可供用于实施操作，从而使对其进行的排程具有更大的灵活性。例如，可将在无用单元收集操作排程在其将对主机数据写入操作具有降低的影响时。可将操作排程为作为后台操作来执行且因此几乎不会或根本不会干扰其它操作。
在一实施例中，主机可发布一会话命令(例如“SESSION_START”)以指示多个卡事务为同一会话的一部分且将电源至少保持至所述会话结束为止，从而允许在所述事务期间及在各事务之间的时间中进行数据高速缓冲存储或其它后台操作。所述会话命令指示主机在所述会话期间提供电源保证。此使所述卡能够在所述会话期间使用易失性存储器来执行某一操作。所述会话可通过一会话终止命令(例如“SESSION_END”)终止。“SESSION END”命令可因电源不再得到保证而停用数据高速缓冲存储。一会话命令可识别所述会话中的事务的起始逻辑地址、一事务中的块的数量、数据传送速率及其它主机概要信息。存储卡可对使用易失性存储器的后台操作进行排程以使其在一会话中的各事务之间进行。
在另一实施例中，使用串流式命令来优化来往于存储卡的数据流传送。一来自主机的“CONFIGURE STREAM(配置流)”命令可启用所述存储卡中串流式数据的高速缓冲存储。“CONFIGURE STREAM”命令也可界定数据流的属性以便可优化对该特定流的高速缓冲存储。所述“CONFIGURE STREAM”命令可为一数据流指定一命令完成时间。其他串流式命令可包括一需要将高速缓冲存储器清仓至NVM的命令。一单独的命令可启用对所有数据(包括非串流式数据)的高速缓冲存储。甚至在未对所有数据启用高速缓冲存储时，串流式命令也可允许对串流式数据使用高速缓冲存储。
上述说明详细阐述了本发明的各具体实施例并使用具体实例阐述了本发明的各实施例。然而，本发明并不仅限于所揭示的实施例或所给定的实例。应了解，本发明有权在随附权利要求书的整个范围内受到保护。

Claims (31)

1、一种用于将数据存储于一非易失性、非旋转式存储媒体中的可移动式存储卡，其包括：
一主机接口；
一非易失性存储器阵列；及
一与所述主机接口及所述非易失性存储器阵列进行通信的缓冲区高速缓冲存储器，所述缓冲区高速缓冲存储器具有用于存储数据的至少一第一部分及一第二部分，所述第一部分具有一第一政策，所述第二部分具有一第二政策，所述第一政策及所述第二政策是分别加以选择。
2、如权利要求1所述的可移动式存储卡，其中所述第一政策为一直写式高速缓冲存储政策。
3、如权利要求1所述的可移动式存储卡，其中所述第一政策为一回写式高速缓冲存储政策。
4、如权利要求1所述的可移动式存储卡，其中所述第一部分用作一读取式高速缓冲存储器以便在请求一存储于所述非易失性存储器阵列中的第一组数据时，自所述非易失性存储器阵列读取所述第一组数据及一未受到请求的第二组数据并将所述第二组数据存储于所述第一部分中。
5、如权利要求1所述的可移动式存储卡，其中所述第一部分用于存储由一中央处理单元使用的不属于一数据流的一部分的数据。
6、如权利要求1所述的可移动式存储卡，其中所述第一部分及所述第二部分为一分段式高速缓冲存储器中的段。
7、如权利要求1所述的可移动式存储卡，其进一步包括一具有一第三政策的第三部分及一具有一第四政策的第四部分。
8、如权利要求7所述的可移动式卡，其进一步包括一中央处理单元，其中所述第一政策为一直写式政策，所述第二政策为一回写式政策，所述第三政策为一读取式高速缓冲存储政策且所述第四政策为一中央处理单元数据存储政策。
9、如权利要求1所述的可移动式卡，其中所述第一部分的大小可加以修改。
10、如权利要求1所述的可移动式卡，其中可响应于主机命令序列在所述卡的运行期间修改所述第一部分的所述大小。
11、如权利要求1所述的可移动式卡，其进一步包括一控制所述缓冲区高速缓冲存储器的运行的中央处理单元。
12、一种用以在一主机接口与一可移动式存储卡内的一闪速存储器阵列之间使用一与所述主机接口及所述闪速存储器阵列二者进行通信的缓冲区高速缓冲存储器来处理数据流的方法，其包括：
将所述缓冲区高速缓冲存储器分区成至少一第一段及一第二段；
为所述第一段确定一第一高速缓冲存储政策；及
为所述第二段确定一第二高速缓冲存储政策。
13、如权利要求12所述的方法，其中根据一第一数据流的特性来确定所述第一高速缓冲存储政策并根据一第二数据流的特性来确定所述第二高速缓冲存储政策。
14、如权利要求12所述的方法，其中所述第一高速缓冲存储政策为一直写式政策。
15、如权利要求12所述的方法，其中所述第一高速缓冲存储政策为一回写式政策。
16、如权利要求12所述的方法，其中所述第一高速缓冲存储政策为一超前读取政策。
17、如权利要求12所述的方法，其进一步包括修改所述第一段的大小。
18、一种使用一缓冲区高速缓冲存储器将数据从一非易失性、非旋转式存储器阵列传送至一主机接口的方法，所述缓冲区高速缓冲存储器设置于所述非易失性存储器阵列与所述主机接口之间，所述主机接口将所述存储卡连接至一主机，所述方法包括：
自所述主机接收一识别要自所述非易失性存储器阵列传送的数据的一第一部分的第一地址范围；
将数据的所述第一部分自所述非易失性存储器拷贝至所述缓冲区高速缓冲存储器；
将数据的一第二部分自所述非易失性存储器阵列拷贝至所述缓冲区高速缓冲存储器，数据的所述第二部分不被所述主机识别为自所述非易失性存储器阵列传送；及
将数据的所述第一部分自所述缓冲区高速缓冲存储器发送至所述主机，而使数据的所述第二部分保持于所述缓冲区高速缓冲存储器中。
19、如权利要求18所述的方法，其中所述数据的第二部分具有一第二地址范围，所述第一地址范围与所述第二地址范围接序。
20、如权利要求18所述的方法，其中将数据的所述第二部分选择成具有使数据的所述第二部分能够与数据的所述第一部分并行地自所述非易失性存储器阵列读取的最大大小。
21、如权利要求18所述的方法，其中将数据的所述第二部分选择成具有可在所述缓冲区高速缓冲存储器中或在所述缓冲区高速缓冲存储器的一段中存储的最大大小。
22、如权利要求18所述的方法，其进一步包括，在将数据的所述第一部分自所述缓冲区高速缓冲存储器发送至所述主机后，接收一标识要传送至所述主机的数据的第三地址范围，所述第三地址范围标识数据的所述第二部分中数据的至少一第三部分，所述方法进一步包括将数据的所述第三部分直接自所述缓冲区高速缓冲存储器传送至所述主机而不自所述非易失性存储器传送。
23、一种用于将数据存储于一非易失性、非旋转式存储媒体中的可移动式存储卡，其包括：
一用于连接至一主机的主机接口；
一非易失性、非旋转式存储阵列；及
一置于所述主机接口与所述非易失性、非旋转式存储阵列之间的超前读取式高速缓冲存储器，所述超前读取式高速缓冲存储器存储一与所述主机所请求数据的一请求部分相接序的非请求数据部分。
24、如权利要求23所述的可移动式存储卡，其中所述超前读取式高速缓冲存储器为一分段式缓冲区高速缓冲存储器的一段。
25、如权利要求23所述的可移动式存储卡，其中所述非请求数据部分是所述超前读取式高速缓冲存储器中可存储的最大数据量。
26、如权利要求23所述的可移动式存储卡，其进一步包括一控制所述超前读取式高速缓冲存储器的中央处理单元及一连接至所述中央处理单元的静态随机存取存储器。
27、一种用以操作一连接至一主机的可移动式存储系统的方法，所述存储系统包括一非易失性、非旋转式存储阵列及一易失性存储器，所述方法包括：
自所述主机接收一第一命令；及
响应于所述第一命令在所述可移动式存储系统中启用至少一个后台操作，所述存储系统在所述第一命令之后的两个或多个事务的持续时间中对所述至少一个后台操作保持启用。
28、如权利要求27所述的方法，其中所述第一命令为一指示可将所述易失性存储器中的数据存储启用达一时间周期的会话命令。
29、如权利要求27所述的方法，其中所启用的所述后台操作包括将未存储于所述非易失性、非旋转式存储器阵列中的数据存储于所述易失性存储器中。
30、如权利要求27所述的方法，其中所述至少一个后台操作包括一无用单元收集操作，以更有效地将数据存储于所述非易失性存储器中。
31、如权利要求27所述的方法，其进一步包括接收一第二命令并在所述可移动式存储系统中禁用所述至少一个后台操作。
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