CN1954426A - 集成电路屏蔽系统 - Google Patents

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Abstract

一种将附加层添加到集成电路的方法，该方法包括提供一种具有互联层的集成电路，在集成电路的基本上所有暴露表面的上方沉积附加材料层，此附加材料层的导电性可以改变，且通过对此附加层的第一部分进行选择性退火实现其导电性的选择性改变，这样能在此附加层中生成一个子电路，该子电路可与集成电路进行电通讯。本发明还描述了相应的装置和方法。

Description

集成电路屏蔽系统
发明领域
本发明涉及通过使用屏蔽来保护集成电路，使其免受侵袭性攻击。
相关申请信息
本申请要求以下申请的优先权，在此通过参考将它们披露的内容结合入本申请中：NDS有限公司2004年5月17号申请的英国专利申请No.0410975.7；沃克(Walker)于2004年5月19号申请的美国临时专利申请S/N 60/572,434；沃克于2005年2月14号申请的美国临时专利申请S/N 60/652,673；沃克于2005年3月7号申请的美国临时专利申请S/N 60/659,133。
发明背景
保密集成电路，即大家所熟知的“保密芯片”，应用于那些需要保护信息、数据传输或值(如金钱的)的场合。这些保密芯片通过将数据存储于安全内存中来保护数据或通过在芯片上实施加密术来安全传输数据。使用这些包括安全银行卡、安全访问系统及安全个人身份系统的产品的原因很多。保护这些芯片免于侵袭性攻击的技术是本领域中已知的，罪犯和其他代理商借由这些侵袭性攻击对卡进行攻击，试图获得、改变或使用卡片上的秘密信息。
一种攻击方式涉及试图通过在芯片内部节点处布置触点来读取内部数据通信。这种攻击可以通过探测实现，使用细针刺穿表面钝化层到达细金属轨道。或者可以使用聚焦离子束(FIB)在轨道上沉积金属垫片来进行后续探测或线结合。无论采用何种方法，只要测量到内部芯片节点上的信号就代表存在攻击，如果攻击成功，该攻击可能使基于其的芯片和整个系统呈不安全状态。
现有保护芯片免于上述攻击的屏蔽一般可分为主动和被动两类。被动屏蔽即通过简单的金属层覆盖全部或部分电路，并用来阻止攻击者察看和探测。被动屏蔽会被化学试剂、等离子体或其他技术移除而并不改变电路的运行。换言之，被动屏蔽可以通过使得初始察看的难度增大来阻止攻击者，但不会主动地保护自己免于被移除。
主动屏蔽可能类似于或者更像一个线路网，它覆盖全部或部分的电路。若其中一条线路或部分屏蔽被移除，则会造成其他线路的断路或短路，该破坏会被检测到，芯片就会停止某些或全部的功能。
主动屏蔽也会被如下技术破坏。一个主动屏蔽线路被认为在将遭到攻击的电路元件之上。屏蔽线路被前述聚焦离子束系统旁路。旁路以这样的形式实现，即在与原屏蔽线路平行的方向上加一条支路。这样原来的屏蔽线路被移除后，剩下新的旁路(工作)以欺骗检测电路。断路没有被检测出来。
下列的参考文献被认为是代表了这种技术的发展水平：
Gat等的美国专利US 4,214,918；
Pechar的美国专利US 4,583,011；
Ozdemir等的美国专利US 4,766,516；
Nakaya等的美国专利US 4,920,402；
Walden的美国专利US 5,336,624；
Daum的美国专利US 5,468,990；
Baukus等的美国专利US 5,783,846；
Daum的美国专利US 5,821,582；
Rollender等的美国专利US 5,824,571；
Baukus等的美国专利US 5,866,933；
Baukus等的美国专利US 5,930,663；
Baukus等的美国专利US 5,973,375；
Baukus等的美国专利US 6,064,110；
Baukus等的美国专利US 6,117,762；
Baukus等的美国专利US 6,294,816；
Gressel等的美国专利US 6,360,321；
Baukus等的美国专利US 6,613,661；
Matsumoto的美国专利US 6,720,656；
Koemmefling等的美国公开专利申请2001/0033012；
Clark JR等的美国公开专利申请2002/0173131；
Fortress U&T有限公司的PCT公开专利申请WO 97/29567；
Koemmerling等的PCT公开专利申请WO 01/50530；
NDS有限公司的PCT公开专利申请WO 01/54194；
休斯电子公司(Hughes Electronics Corporation)的欧洲公开专利申请EP 0 585601；
休斯电子公司的欧洲公开专利申请EP 0 940 851及
万维网地址
www.infineon.com/cgi/ecrm.dll/jsp/showfrontend.do？lang＝EN&BV SessionID＝@@@@05 90998578.1109855404@@@@&BV EngineID＝ccchadddmlfiddkcflgcegndfifdfoh.0&conte nt type＝NEWS&content oid＝107623&news nav oid＝-9979
上标题为“Infineon Introduces Chip Card Controllers for Improved Security ofElectronic Identity Cards and Passports”的文章
 上述所有参考文献及全部本详细说明，及上述参考文献中所提到的全部参考文献披露的内容，都在此通过参考被结合入本申请中。
发明内容
本发明的优选实施例中，包括一个主动屏蔽，以这样的方式产生：其中的单个轨道通过任何常规的显微技术均不可见。这些轨道优选被置于半导体材料层中。轨道优选包括由非掺杂材料或者不同掺杂材料的半绝缘区域分隔开的掺杂区域。轨道被充分掺杂以实现电载体的传导性。在轨道之间，不论掺杂或非掺杂材料，其中的载流子都已被消耗殆尽。该区域由于缺少内部或外部载流子，或是这些载流子被俘获，所以表现出半绝缘态。
导电区域优选被形成轨道(track)，这些轨道构成上述主动屏蔽的一部分。更优选的是，导电层和其间的绝缘区域按类似的技术制成，以使导电层和绝缘区域在大多数或者所有容易利用的分析技术下看来是一样的。由此攻击者无从知道在何处可以旁路主动屏蔽线路。
对每一个制造好的屏蔽芯片，其传导轨道的路径优选由随机生成。随机化有助于阻止攻击者利用以下方法攻击，即通过破坏性的手段辨别某一器件来找出屏蔽路径，然后将所获信息应用于未受损的器件。屏蔽破坏检测电路优选附加至芯片电路，这样当对主动屏蔽的破坏被发现时，检测会启动“检测到破坏”模式，该模式下可以保护芯片，阻止其不安全运行，这也是在该领域所公知的。
因此，根据本发明的优选实施例，提供一种将附加层添加到集成电路中的方法。该方法包括，提供具有互联层的集成电路，在集成电路的基本上所有暴露表面的上方沉积导电性可以改变的附加材料层，且通过对该附加层的第一部分进行选择性退火选择性地改变其导电性，这样能在该附加层中产生一个子电路，其可与集成电路进行电通讯。
进一步，根据本发明的优选实施例，该选择性退火包括选择性激光退火。
更进一步，根据本发明的优选实施例，该子电路与该附加层的第二部分从视觉上无法区分开，该附加层的第二部分和第一部分相分离。
另外，根据本发明的优选实施例，附加层的第二部分包括除第一部分以外附加层的基本上所有部分。
此外，根据本发明的优选实施例，选择性改变包括基本上在不移除附加层中任何部分的情况下所做的改变。
根据本发明的另一优选实施例，还提供一种通过上述方法中的任一方法制造的集成电路。
仍根据本发明的另一优选实施例，还提供一种将附加层添加到多个集成电路中的方法，该方法包括，提供多个集成电路，其中每一个都有互联层，对多个集成电路中的每一个都进行以下处理：在所述每一个集成电路的基本上所有暴露表面的上方沉积导电性可以改变的附加材料层，且通过对该层材料第一部分进行选择性退火来选择性改变其导电性，这样能在该附加层中产生一个子电路，其可与集成电路进行电通讯。其中每个集成电路的第一部分都具有形状，并且，对于多个集成电路中的至少第一集成电路和第二集成电路，第一个集成电路第一部分的形状与第二个集成电路第一部分的形状不同。
进一步，根据本发明的优选实施例，这些制造晶片上的多个集成电路的每一个的第一部分形状与制造晶片上的多个集成电路中的任何其他集成电路的第一部分形状不同。
更进一步，根据本发明的优选实施例，选择性退火包括选择性激光退火。
另外，根据本发明的优选实施例，子电路与附加层的第二部分从视觉上无法区别开，第二部分和第一部分相分离。
此外，根据本发明的优选实施例，第二部分包括附加层中除第一部分外的基本上所有其他部分。
进一步，根据本发明的优选实施例，选择性改变包括基本上不不移除附加层任何部分的情况下所做的的改变。
根据本发明的另一优选实施例，还提供通过上述与多个集成电路相关的方法中的任一方法制造的多个集成电路。
仍根据本发明的另一优选实施例，还提供一种将附加层添加到集成电路中的方法，该方法包括提供含有互联层的集成电路，在该集成电路基本上所有暴露表面的上方沉积导电性可以改变的附加材料层，仅对附加材料层的第一部分选择性掺杂，然后通过退火选择性地改变附加层的第一部分的导电性，从而在附加层中产生子电路，其可与集成电路进行电通讯。
进一步，根据本发明的优选实施例，子电路与附加层的第二部分从视觉上无法区分开，且第二部分和第一部分相分离。
更进一步，根据本发明的优选实施例，第二部分包含附加层中除第一部分外的基本上所有部分。
根据本发明的另一优选实施例，还提供一种通过上述任一方法制造的集成电路。
仍根据本发明的另一优选实施例，还提供一种将附加层添加到多个集成电路中的方法，该方法包括提供多个集成电路，其中每个都含有互联层，在多个集成电路的每一个的基本上所有暴露表面的上方沉积导电性可以改变的附加材料层。对该多个集成电路中的每一个，仅对其附加材料层的第一部分进行选择性掺杂，通过退火实现该部分导电性的选择性改变，从而在附加层产生子电路，子电路可与集成电路进行电通讯。其中，每个集成电路的第一部分都有形状，并且，对于多个集成电路中的至少第一集成电路和第二集成电路，第一集成电路的第一部分的形状与第二集成电路的第一部分的形状不同。
进一步，根据本发明的优选实施例，这些制造晶片上的多个集成电路的每一个的第一部分的形状与制造晶片上的多个集成电路中的任何其他集成电路的第一部分形状不同。
更进一步，根据本发明的优选实施例，子电路与附加层的第二部分从视觉上无法区分开，且第二部分和第一部分相分离。
另外，根据本发明的优选实施例，第二部分包括附加层中除第一部分外的基本上所有部分。
根据本发明的另一优选实施例，还提供一种通过上述任一种与多个集成电路相关的方法制造的多个集成电路。
仍根据本发明的另一优选实施例，还提供一种集成电路，该集成电路包括低集成电路部分和设置在该低集成电路部分基本上所有表面的上方的材料附加层，该低集成电路部分包括互联层，该附加层包括第一部分，该第一部分包括可与该低集成电路部分进行电通讯的子电路，子电路与附加层的第二部分从视觉上无法区分开，且第二部分与第一部分相分离。
进一步，根据本发明的优选实施例，第二部分包括附加层中除第一部分外的基本上所有部分。
附图说明
通过以下和附图结合的详细描述，本发明以上所述被更清楚的理解，其中：
图1是具有保护层的集成电路的简化图示，该集成电路根据本发明的优选实施例制造和运行；
图2～4，5A和5B是描述制造图1中集成电路的优选方法的简化图；
图6A～6F是描述另一种制造图1中集成电路的优选方法的简化图；
图7A和7B是描述图1中集成电路保护层导电部分的可选的优选图案的简化图；
图8是制造图1中集成电路的一种优选方法的简化流程图；
图9是制造多个相关集成电路的一种优选方法的简化流程图，其中多个集成电路中的每一个都与图1中的集成电路类似；
图10是制造图1所示集成电路方法的可选的优选方法的简化流程图；以及
图11是制造多个相关集成电路的可选的优选方法的简化流程图，其中多个集成电路中的每一个都与图1中的集成电路类似。
优选实施例的详细描述
本发明的优选实施例中提供了一种保护安全芯片使其免于侵袭性攻击的方法。优选地，在电路层上添加一层来保护其免受攻击。附加层可由多晶硅制成，因为此材料通常被应用于集成电路的制造中，但该层也可以由许多其他合适的材料制成。任何导电性可以被极大改变且从视觉上看不出不同的材料都可以作为制作附加层的备选材料。附加层一般是在芯片生产过程的最后加上的，它被施加在普通电路互联层之上。附加层还可以通过在其上沉积钝化层而使其得到保护，如集成电路中典型的应用那样。
附加层里最好注入掺杂剂以使其导电。
在本发明的第一优选实施例中，掺杂剂被选择性地注入设计者所需的轨道中，如下所述：
在新附加层上设置光致抗蚀层，所需轨道图案(track pattern)通过任何合适的方法在光致抗蚀剂中创建，这些方法在本领域里是公知的。
光致抗蚀剂被显影，使所需目标轨道图案(track pattern)裸露，晶片上其余部分仍被光致抗蚀剂覆盖。
通过高能离子轰击或者其他合适的方法在材料中注入掺杂剂。从而掺杂剂被注入所需轨道的图案中(并且也偶尔被注入到光致抗蚀剂中)
将光致抗蚀剂从晶片上去除，使掺杂剂被选择性注入所需轨道的图案中。
在本发明的第二优选实施例中，利用具有掺杂离子的层的全面轰击或在层生长时注入掺杂剂。后一种方法一般通过掺杂多晶硅实现，使用化学气相沉积(CVD)方法，用硅烷气体来生长硅，和用三氯化硼来生长掺杂剂。
无论晶体生长和掺杂剂注入如何实现，所注入的掺杂剂原子必须是非激活的。意即掺杂剂原子不位于替代主要材料原子的指定的位置。这意味掺杂剂原子具有空穴，或位于正常位置和替代位置之间。还意味掺杂剂原子并没有对层的导电过程起作用的载流子。这意味该材料，如所生长的，是半绝缘的且不导电的。
生成屏蔽层的下一步就是上述掺杂剂的激活。典型的激活通过退火处理来实现。当材料被加热到接近(一般在约100摄氏度范围内)其熔点时，退火的处理是有效的。
在上述第一个优选实施例中，整个晶片(全面退火)的退火会导致被注入的轨道具有导电性；这种全面退火可以通过本领域中任一合适的方法来实现。
本发明的某一优选实施例中，掺杂多晶硅通过来自脉冲光源的辐射被快速加热到退火温度。其中脉冲光源可以是红外激光。激光可以是钇铝石榴石激光(YAG，输出波长1064纳米)。通过光量开关(q-switch)在脉冲模式下可以驱动该激光，以将接通持续时间限制在几纳秒或更短的时间。脉冲期间的高功率密度必须足够强，以使吸收脉冲的材料区域内的掺杂剂退火。此外，脉冲的功率密度不能强到使材料融化或损坏活性电路层。这样的激光退火优选用于上述第二个优选实施例。
在上述第二个优选实施例中，导电轨道优选通过激光退火作用将图案形成于层中。例如激光可以扫描整个表面。扫描的模式并不重要，但可能是光栅扫描，或者沿着轨道的磁轨从头到尾的半随机路径，或是最有效的通过对表面的交替方向扫描(交替扫描)。退火将局部激活所需轨道的掺杂剂。
退火必须满足，导电轨道从所有重要方面来看都和其间的半绝缘材料相似。这样攻击者通过普通分析方法无法识别攻击中所需要旁路的轨道。
在本发明的某个实施例中，为了进一步阻止攻击者，所制造的每个屏蔽芯片的导电轨道都是随机化的。随机化有助于阻止攻击者试图破坏一个器件来找出屏蔽路径，然后将所获得的信息应用于未受损的器件。需要随机化路径的附加努力优选通过控制软件实现，并与处理硬件无关。
该事例中的随机化可以指使用直线和其90度折线(bends)进行退火来形成导电轨道(尽管并不一定要使用直线及其90度折线)，而其随机程度取决于导电轨道相互间如何连接。比如，在某一芯片上，两点间可以采用最简单的路径—直线。而另一芯片两个同样的触点则通过一连串曲线连接，以及其他芯片用各种不同的曲线连接。其目的如前所述，为阻止黑客通过发现一个器件中的屏蔽路径并利用该路径信息去旁路相同系列芯片的所有其他器件中的屏蔽。
即使每个芯片上的屏蔽导电轨道图案都不同，末端触点优选都在每个芯片同样的位置上，因为要改变光刻掩模(中触点的位置)很难，所以限定触点的位置。生产不同的光刻掩模复制品费用极其昂贵。因此，优选轨道“记录”过程是串行的，在避免了固有的改变光刻掩模的困难下使得每个芯片不同。
导电轨道与其下的电路连接，比较典型的是使用传统的技术如插入钨导孔(tungstenplug vias)法，每条导电径道的每一端。正如所预期的，为了额外的安全，本领域中所公知的假导孔法(dummy vias)将出现但并未曾用过，增加假导孔的目的是阻止试图基于导孔可以作为旁路导电路径的桥梁的推测而穿过屏蔽层，基于错误推测生成的迁移轨道优选启动阻止芯片正常工作的电路模式，这是本领域众所周知的。
可以理解的是：可以编写驱动轨道退火过程的控制软件通过将激光路由到具有随机增加的、与单通道偏移的路径来自动路由导电轨道，单通道是指从一个轨道末端到另一轨道末端。另一种或许简单些的方法是拥有大量但数目确定的导电轨道图案，而且为每个芯片随机选择使用的图案。
参考图1，它是具有保护层的集成电路100的简化图，根据本发明中的优选实施例集成电路被构造和运行。集成电路100的保护层是为了能够防止集成电路100进行不安全的操作，下面将详细叙述。为简化描述，图1中只画了集成电路(IC)100的一部分。
集成电路100优选包括一个或多个底层105，在本领域众所周知；为了使描述简单，底层105的详细信息未显示。本领域的技术人员知道任何合适的底层105都可以被用于本发明。
集成电路100还优选含有较高互联层110，沉积于底层105之上。该较高互联层110一般包括多个导电层112，也可以包括任何合适的本领域所熟知的互联层。
集成电路100还优选包括绝缘层115，它设置于较高互联层110之上。绝缘层115可以包括任何合适的本领域所熟知的绝缘层；优选但不一定，绝缘层115可以包含钝化层，正如本领域所熟知的。
集成电路100还优选包括附加层120，设置于绝缘层115之上，优选基本上完全覆盖绝缘层115。附加层120包括非导电部分125和导电部分130，导电部分130限定导电路径，也被称为在附加层120内的“子电路”。非导电部分125和导电部分130优选被制造成从视觉上彼此无法区分。附加层120及其优选制造方法将在下面参考图4，5A和5B做详细描述。
集成电路100中还优选包括多个导孔，尤其是多个“真”导孔135和“假”导孔，如假导孔140和假导孔145。
“真”导孔135包括提供导电部分130和较高互联层110之间电连接的触点。本领域中熟练的技术人员将理解：一个或多个“真”导孔135可以可选地提供导电部分130和底层105中的电路元件之间的电连接。
“假”导孔140和145目的在于呈现出“真”导孔的外观，但它们并不包括提供有效电连接的触点。设置“假”导孔140和145的目的在于：通过迷惑那些企图对集成电路110进行反向工程(reverse engineer)的攻击者，使对集成电路100的反向工程变得更加困难。假导孔140，如图1所示，被设置在导电部分130中，而假导孔145被设置在非导电部分125中。
集成电路100优选被设置有保护电路(图中未标出)，术语称为“屏蔽破坏检测电路”，它位于底层105中。保护电路通过多个“真”导孔135和导电部分130实现电通讯，优选启动用来保护集成电路免于不安全运行的“检测到破坏”模式。当现有技术屏蔽被破坏时采用这样的保护电路来启动“检测到破坏”模式，这是本领域众所周知的。本领域熟练的技术人员将理解，类似于本领域中所公知的保护电路可以应用于本发明的优选实施例中。
本领域的熟练技术人员将理解，如图1所示的底层105，互联层110，绝缘层115及附加层120的相对厚度未必反应所述层真正的相对厚度。
本领域的熟练技术人员将理解，如图1所示的导层电112，导孔135，140和145，及导电部分130的相对宽度并不反应这些部件真正的相对宽度。
集成电路100优选在附加层120上具有钝化层(未画出)，还可以有其他层。
本领域的熟练技术人员将理解，附加层120可以包括或者不包括集成电路100的最高层，即，在附加层120之上可以有或者没有附加层(未画出)。
现在参照图2～4，5A和5B的简化图，它们描述了一种制造图1中集成电路的优选方法。
图2是集成电路200的简化图。集成电路200包括一个或多个底层105和较高互联层110，正如本领域众所周知的。
图3是集成电路300的简化图，它是通过在图2的集成电路200上沉积一层绝缘层115而制成的。绝缘层115可以采用任何本领域所熟知的合适生产方法沉积。绝缘层115包含导孔135，140，145，这些导孔优选采用任何本领域中所熟知的合适方法制造。
如上述参考图1所介绍，导孔135，140和145包括多个“真”导孔135和多个“假”导孔，如假导孔140和假导孔145。
“真”导孔135包括绝缘层115中的空穴，其为附加层120(图1)和互联层110之间的后续电接触提供开口(opening)。
尽管图3中的“真”导孔135给互联层110提供电接触，本领域的技术人员将理解，“真”导孔135可以选择为附加层120(图1)和底层105中的电路元件之间的电接触直接提供开口(opening)，而底层105并不连接互联层110。
本领域的技术人员将理解，“假”导孔，如“假”导孔140和“假”导孔145可以被置于任何合适的位置，因此其位置并不会导致附加层120(图1)和互联层110或底层105之间产生不必要的电接触。例如，“假”导孔140和“假”145的位置并不会导致附加层120(图1)和互联层110的电接触。
本领域的熟练技术人员将理解，额外的导孔(图中未画)可能会和真导孔135位于同样的互联线的顶部，从而产生一个不必需的额外导孔来迷惑试图对集成电路进行反向工程。
“假”导孔又可以设置于不属于破坏检测电路的互联线上，只要它不在导电部分130(图1)的下面，导电部分130是附加层120(图1)的一部分。
图4是集成电路400的简化示意图，在图3中集成电路顶部沉积附加层120。附加层120优选包括掺杂多晶硅。本领域的熟练技术人员将理解，掺杂多晶硅中经过退火的部分可充分导电，而未经退火的部分基本上保持绝缘。该附加层120可通过本领域所熟知的任何合适方法沉积得到。多晶硅的掺杂可以用本领域所熟知的任何合适掺杂方法实现。
图5A是集成电路500的简化示意图，该集成电路500通过使用激光束510，对集成电路400的附加层120的一部分进行选择性退火生成。激光束510在图5A画出路径的过程中有所描述，优选包括蛇线轨迹(serpentine path)，该轨迹包括“真”导孔135和“假”导孔140。
可以理解：导电部分130提供了从一个“真”导孔135到另一个“真”导孔135的导电路径。对集成电路进行反向工程(reverse engineer)的企图将会导致一个“真”导孔135到另一个“真”导孔135之间的导电路径中断，这优选由位于底层105中的屏蔽破坏检测电路(未画出)检测出来，正如上文参考图1所述，从而启动用来保护芯片使其免于不安全运行的“检测到破坏”模式。
可以理解：用非常类似的方法制造导电部分130和非导电部分125，对导电部分130的激光退火并不会引起除导电性外显著的差别。因此导电部分130和非导电部分125在现有大部分或所有容易利用分析技术看起来没有区别。这样攻击者就不知道导电部分究竟位于何处，从而攻击者在不破坏“真”导孔135间的导电性情况下，不会得到用来成功旁路导电部分130所必需的信息。
加入“假”导孔的目的是通过提供有关导电部分可能设置的位置的迷惑性的指示来使攻击者攻击的难度增加。
“假”导孔可以位于导电部分130的下面，如“假”导孔140，或位于非导电部分125的下面，如“假”导孔145。因此，攻击者无法揣测导孔存在的位置就是附加层120中导电部分130位置的暗示。
图5B是集成电路500在选择性退火过程中的简化图。激光束510在绘制导电部分130路径的过程的图5B中描述。
在本发明的优选实施例中，导电部分130的路径，尤其是从一个“真”导孔135到另一个“真”导孔135的路径，对制造的每一个屏蔽芯片而言，优选是随机化的。随机化可通过退火形成采用直线和与90度折线(bends)的导电径道来实现(尽管理解：不一定采用线路呈直线及与90度折线(bends))，但连接一个“真”导孔135到另一个“真”导孔135的导电部分130的路径可以有多种变化。例如，集成电路中最简单的连接两个“真”导孔135的路径是直线。而在另一个芯片中，同样的两个“真”导孔135通过更长的、一系列的包括多个直线和90度折线的曲线连接，在其他芯片中，同样的两个“真”导孔135通过不同的一系列的曲线连接。目的在于，如前所述，为了阻止攻击者发现某器件中导电部分130的路径，并将所发现的信息应用于其他芯片以旁路其他器件的屏蔽。
利用选择性激光退火实现集成电路导电部分130的不同路径，优选通过程序设计执行选择性退火的激光束510的路径。将会理解到：程序为每个集成芯片生成一个不同的路径，基本上不会增加选择性退火生成导电部分130的时间。优选对导电部分130路径的变化进行限制，这样“真”导孔135保持与电路相连，同时因此“假”导孔不与它不该连接的电路发生连接。
现在介绍图6A-6F，它们是另一种生产图1中集成电路可选的优选方法的简化图。
图6A是集成电路600的简化图，通过对图3的集成电路300顶部沉积附加层602得到。附加层602优选包括未掺杂多晶硅。
图6B是集成电路605的简化图，通过对图6A的集成电路600上面沉积附加层610得到。附加层610优选包含正性光致抗蚀剂。
图6C是集成电路620的简化图，通过使用激光束625对集成电路605的附加层610的部分630进行选择性曝光制成。激光束625在图6C中描绘，图6C中描绘包含曝光的光致抗蚀剂的部分630的路径的过程。曝光的光致抗蚀剂的部分630优选包括蛇形轨迹，该轨迹包含“真”导孔135和“假”导孔140。
本领域的熟练技术人员将会理解，图6C所述方法包含一个所谓“直写”的方法，这是本领域众所周知的。本领域的熟练技术人员还将会理解，应用到图6C中的激光束625必须经过选择以适合直写，同时激光束625可以与激光束510不同(图5A和5B)。
还将理解到：可以采用其他的方法来取代直写方法。例如，不失前述例子的一般性的情况下，可以采用如前述参考的PCT公开专利申请WO01/54194中所介绍的那些方法，在此通过参考合并入本申请中。
图6D是集成电路640的简化图，通过对集成电路620的光致抗蚀剂层610进行显影而制成。选择性曝光的路径(图6C中的部分630)现在是光致抗蚀剂层610的部分645。光致抗蚀剂层610的部分645上没有光致抗蚀剂，并使层602曝光。光致抗蚀剂层610的未曝光部分635仍然沉积在集成电路640的上方且覆盖其多个部分。
图6E是集成电路660的简化图，通过对集成电路640进行离子注入法制成。可以理解：该离子注入法会导致掺杂剂离子注入层602中的一部分。因为部分645将层602曝露于离子注入束665之下。掺杂剂离子被光致抗蚀剂层610的部分635吸收，从而避免了被注入位于部分635正下方的602层的那部分。
图6F是集成电路680的简化图，通过剥离集成电路660的光致抗蚀剂(图6E中光致抗蚀剂层610的635部分)，再对集成电路660进行退火制成。可以理解：对集成电路660的退火是非选择性的，且退火是对整个晶片一次完成的。退火使得层602的离子注入部分645比层602的非注入部分685的导电性强很多。
图6A～6F描述了执行可选的优选制造图1中集成电路的方法的结果，与执行图4，5A和5B中方法的结果相类似。特别的，下面参考上面的图4，5A和5B论述的结果，优选通过图6A～6F的方法来获得：这样制成的集成电路中的导电轨道和非导电部分，以及“真”导孔和“假”导孔的相对位置都从视觉上无法区分。
再回到图1中，导电部分130具有蛇形。并不局限于蛇形，可以理解：其形状可以不同而且可以比较复杂。例如，且不局限于前述的一般性，在本发明的某些优选实施例中，导电部分130形状是并排的独立导电路径，这样如果一条导电路径与另一条电连接时优先启动“检测到破坏”模式。例如，5V电压的导电路径与0V的导电路径平行。若5V和0V的路径电连接，此处讲述的屏蔽破坏检测电路就优选运行来检测出破坏。
现在介绍图7A和7B，它们是描述图1中集成电路的保护层120的导电部分130中两个可选的优选图案的简化图。导电部分130的图案可如图7A中制成的那样，其中“真”导孔135提供与上述“屏蔽破坏检测电路”(图中未画出)的电通讯，它位于底层105中(图1)。图7A中的图案尤其适用于检测导电部分130的断路。
可选的，导电部分130图案可以如图7B所示，其中“真”导孔135提供与上述“屏蔽破坏检测电路”(图中未画出)的电通讯，它位于底层105中。图7B中的图案尤其适用于检测导电部分130的短路。
不局限于前述的一般性，上两种图案混合于同一个芯片中，以及和其它可用的图案一起，可以防止上述各种攻击者。进一步的，不局限于前述的一般性，上述图案混合对阻止包括迁移磁轨的FIB攻击特别有效。
现在介绍图8，它是一种优选制造图1中集成电路方法的简化流程图。根据上面论述的图2～4，5A和5B，图8不需要加以说明。
现在介绍图9，它是一种优选制造多个集成电路方法的简化流程图，其中每个集成电路都与图1中的类似。根据上面论述的图2～4，5A和5B，图9不需要加以说明。
现在介绍图10，它是一种可选的优选制造图1中集成电路方法的简化流程图。根据上面论述的图6A～6F，图10不需要加以说明。
现在介绍图11，它是一种可选的优选制造多个相关集成电路方法的简化流程图，其中每个集成电路都与图1中的类似。根据上面论述的图6A～6F，图11不需要加以说明。
可以理解：为清楚起见，在上下文中通过多个独立的实施例来描述本发明的各个特征，也可以在单个实施例中一并提供这些特征。反之，为简洁起见，在上下文中也可以通过单个实施例或任何合适的子集合来描述本发明的各个特征。
本领域的技术人员将理解：本发明并不限于上述特别说明和描述的内容。而本发明的范围仅由附加的权利要求书所限定。

Claims (24)

1.一种将附加层添加到集成电路中的方法，该方法包括：
提供具有互联层的集成电路；
在所述集成电路的基本上所有暴露的表面的上方沉积导电性可以改变的附加材料层；并且
通过选择性退火实现对所述附加层的第一部分的导电性进行选择性改变，从而在所述附加层中生成子电路，所述子电路和所述集成电路可进行电通讯。
2.如权利要求1所述的方法，其中所述选择性退火包含选择性激光退火。
3.如权利要求1或2所述的方法，其中所述子电路和所述附加层的第二部分在视觉上无法区分开，所述第二部分和所述第一部分相分离。
4.如权利要求3所述的方法，其中所述第二部分包含所述附加层中除所述第一部分以外的基本上所有部分。
5.如权利要求1-4中任一项所述的方法，其中所述选择性改变包括基本上在不移除所述附加层的任何部分的情况下所做的改变。
6.一种由权利要求1-5中任一项所述的方法制造的集成电路。
7.一种将附加层添加到多个集成电路中的方法，该方法包含：
提供多个集成电路，其中每一个都有互联层；
对所述多个集成电路中的每一个都进行如下处理：
在所述一个集成电路的基本上所有暴露的表面的上方沉积导电性可以改变的附加材料层；
通过选择性退火实现对所述附加层的第一部分的导电性进行选择性改变，从而在所述附加层中生成子电路，所述子电路和所述集成电路可进行电通讯，
其中每个集成电路的第一部分具有形状，并且，对于所述多个集成电路中的至少第一集成电路和第二集成电路而言，所述第一集成电路的第一部分的形状与所述第二集成电路的第一部分的形状不相同。
8.如权利要求7所述的方法，其中生产晶片上的所述多个集成电路中每一个的所述第一部分的形状，都与所述生产晶片上所述多个集成电路中任何其他集成电路的第一部分的形状不同。
9.如权利要求7或8所述的方法，其中所述选择性退火包括选择性激光退火。
10.如权利要求7～9中的任一项所述的方法，所述子电路与所述附加层的第二部分无法从视觉上区分开，同时所述第二部分与所述第一部分相分离。
11.如权利要求10所述的方法，其中所述第二部分包含除所述附加层中的所述第一部分以外的基本上所有部分。
12.如权利要求7～11中任一项所述的方法，其中所述选择性改变包括基本上在不移除所述附加层的任何部分的情况下所做的改变。
13.由所述权利要求7～12中任一项所述的方法制造的多个集成电路。
14.一种将附加层添加到集成电路中的方法，该方法包括：
提供具有互联层的集成电路；
在所述集成电路的基本上所有暴露的表面的上方沉积导电性可以改变的附加材料层；
仅对所述附加材料层的第一部分进行选择性掺杂；
通过退火选择性改变所述附加层的所述第一部分的导电性，以在所述附加层中生成子电路，所述子电路与所述集成电路可进行电通讯。
15.如权利要求14所述的方法，所述子电路与所述附加层的第二部分从视觉上无法区分开，所述第二部分与所述第一部分相分离。
16.如权利要求15所述的方法，其中所述第二部分包含除所述附加层的第一部分以外的基本上所有部分。
17.一种由权利要求14～16中任一项所述方法制造的集成电路。
18.一种将附加层添加到多个集成电路中的方法，该方法包括：
提供多个集成电路，其中每一个都有互联层；
在所述多个集成电路中每一个的基本上所有暴露的表面的上方沉积导电性可以改变的附加材料层；
对所述多个集成电路中的每一个而言，仅对所述一个集成电路的所述附加材料层的第一部分进行选择性掺杂；并且
通过退火，对所述多个集成电路中的每一个的所述附加层的所述第一部分的导电性进行选择性改变，以在所述附加层中生成子电路，所述子电路和所述集成电路可进行电通讯，
其中每个集成电路的第一部分具有形状，对所述多个集成电路中的至少第一集成电路和第二集成电路而言，所述第一集成电路的第一部分的形状与所述第二集成电路的第二部分的形状不相同。
19.如权利要求18所述的方法，其中生产晶片上的所述多个集成电路中每一个的第一部分的形状，都与所述生产晶片上所述多个集成电路中的任何其他集成电路的第一部分的形状不同。
20.如权利要求18或19所述的方法，其中所述子电路与所述附加层的第二部分从视觉上无法区分开，所述第二部分与所述第一部分相分离。
21.如权利要求20所述的方法，其中所述第二部分包含除所述附加层的所述第一部分以外的基本上所有部分。
22.由权利要求18～21中任一项所述的方法制造的多个集成电路。
23.一种集成电路，其包含：
包含互联层的低集成电路部分；
设置于所述低集成电路部分的基本上所有表面的上方的附加材料层，所述附加层包含第一部分，所述第一部分包括可与所述低集成电路部分进行电通讯的子电路，所述子电路与所述附加层的第二部分从视觉上无法区分开，所述第二部分与所述第一部分相分离。
24.如权利要求23所述的集成电路，其中所述第二部分包含除所述附加层的第一部分以外的基本上所有部分。
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