CN1954537B - 通过高速异步链接上的调试端口 - Google Patents

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Abstract

一个示例性计算机系统包括具有接口控制器的第一桥设备。该接口控制器将在桥设备中生成的调试信息与训练模式结合。第一桥设备经过高速异步互连与第二桥设备耦合。第一桥设备将调试信息与训练模式转换成经过互连传送到第二桥设备的数据包。训练模式的作用是允许第二桥设备在调试信息的传送过程中保持位与符号的同步。

Description

通过高速异步链接上的调试端口
技术领域
本发明属于计算机系统领域。更具体地，本发明属于计算机系统中元件之间对信息通信调试的领域。
背景技术
调试计算机系统元件的能力是非常重要的性能，其允许计算机系统元件工程师和技术人员发现问题并改善他们的产品。很多计算机系统元件包括生成调试信息的电路，所述调试信息能够被传送到在元件上包括若干引脚的调试端口。通过使用逻辑分析器观察引脚上的活动来访问所述调试信息。上述方法的缺点在于需要众多引脚用于调试端口，也许多达16或更多。用于调试端口的上述引脚的增加导致芯片和插件尺寸、以及元件成本和更低的硅成品率的增加。
附图说明
通过下面提供的本发明实施例的详细描述和附图，可以更充分地理解本发明，然而，不能用其来将本发明限制于所描述的特定实施例，而是仅供解释和理解之用。
附图1是包括一个北桥的计算机系统的实施例的方块图，所述北桥具有耦合到扩展的存储器桥的存储器接口控制器。
附图2是存储器接口控制器的一部分的一个实施例的方块图。
附图3是扩展的存储器桥的一部分的一个实施例的方块图。
具体实施方式
通常，计算机系统的一个实施例包括具有接口控制器的第一桥设备。所述接口控制器将在该桥设备中生成的调试信息与训练模式结合。第一桥设备经过高速异步互连来耦合到第二桥设备。第一桥设备将调试信息和训练模式转换成数据包，该数据包经过所述互连被传送到第二桥设备。所述训练模式的作用是允许第二桥设备在调试信息的传送过程中保持位和符号的同步。第二桥设备接收结合调试信息和训练模式的数据包，并将调试信息与训练模式分离。随后可以输出调试信息到存储器总线，在那里由逻辑分析器观测该调试信息。
附图1是计算机系统100的一个示范实施例的方块图，所述计算机系统100包括北桥110，北桥110具有通过存储器接口总线115耦合到扩展的存储器桥(XMB)300的存储器接口控制器200。存储器接口115是高速异步链接。对于本示范实施例，存储器接口115是10位带宽并且以2.1-3.2GHz范围内的时钟脉冲速度运行。计算机系统100包括耦合到北桥110的处理器102、104、106和108。北桥还耦合到XMB120、130和140。每个XMB都可以耦合到存储器设备。XMB300耦合到双数据传输率(DDR)存储器总线125。
示例性计算机系统100仅是可能的计算机系统配置的诸多变化中的一个。此外，虽然这里所描述的实施例论述了DDR存储器总线，具有其他存储器类型的其他实施例仍是可行的。
北桥110包括用于生成调试信息的电路(未示出)。在本实施例中，用于生成或收集调试信息的技术与方法的广泛变化中的任何一个都是可能的。接口控制器200将所生成的调试信息和训练模式组合成数据包，经过DDR总线125传送到XMB300。由于存储器接口115是异步的(时钟信息是从所传送的数据中的边沿过渡导出的)，训练模式与调试信息一起传送以便保证在接口115的10个线路中发生了足够的数据传送，以允许XMB300在传送调试信息的过程中保持位和符号的同步。
在存储器接口控制器200能够将调试信息传送到XMB300之前，其首先传送一系列控制数据包，该数据包将即将发生的调试信息的传送通知给XMB。对于本实施例，调试信息的传送是在通常的存储器接口协议之外完成的。因而需要通知XMB300何时会发生调试信息的传送，以便XMB300能够适当地处理接收的信息。
从存储器接口控制器200传送到XMB300的控制数据包可以被格式化为下面的表格1所示。
Figure GA20174639200480039351801D00021
Figure GA20174639200480039351801D00031
表格1-控制数据包的格式化
表格1示出了10个控制数据包，其被从存储器接口控制器200连续地发送到XMB300。每个数据包的比特位0(W0，W表示“线路”)包括偏移数字，其告诉XMB在传送调试信息数据包之前将会发出多少个控制数据包。例如，如果W0位置的值是1，那么XMB会预期下一个数据包将会是调试信息。偏移值从10开始，随着每个连续的控制数据包而递减。发送多个控制数据包以便保证无错误地发送并且接收至少一个数据包。对于XMB300，没有表示成功发送的答复机构，所以多个数据包提供了冗余以便保证没有错误地接收了至少一个控制数据包。每个控制数据包都包括多个循环冗余码校验(CRC)位，以允许XMB300确定是否成功地接收了数据包。
对于本示范性实施例，调试和训练模式信息被组织成80位数据包，其中72位是调试信息并且8位是训练模式。下面的表格2示出了组织调试和训练信息数据包(示出了10个数据包)的一个可能方式。
W9 W8 W7 W6 W5 W4 W3 W2 W1 W0
训练 71:64 62:56 55:48 47:40 39:32 31:24 23:16 15:8 7:0
71:64 训练 62:56 55:48 47:40 39:32 31:24 23:16 15:8 7:0
63:56 71:64 训练 55:48 47:40 39:32 31:24 23:16 15:8 7:0
55:48 71:64 62:56 训练 47:40 39:32 31:24 23:16 15:8 7:0
47:40 71:64 62:56 55:48 训练 39:32 31:24 23:16 15:8 7:0
39:32 71:64 62:56 55:48 47:40 训练 31:24 23:16 15:8 7:0
31:24 71:64 62:56 55:48 47:40 39:32 训练 23:16 15:8 7:0
23:16 71:64 62:56 55:48 47:40 39:32 31:24 训练 15:8 7:0
15:8 71:64 62:56 55:48 47:40 39:32 31:24 23:16 训练 7:0
7:0 71:64 62:56 55:48 47:40 39:32 31:24 23:16 15:8 训练
表格2-调试和训练信息数据包的组织
在8个连续的时钟周期的时间内，每次发送80比特位数据包中的10位。10个数据包被连续地发送。训练信息的8个比特位针对每个数据包被移动到不同的线路，因而在10个数据包的信息串的过程中，保证每个线路接收到一个训练模式。
训练数据包还具有为每个数据包提供奇偶校验信息的优点。例如，如果数据包的奇偶校验是偶数，则传送1010_1010的8位训练模式，或者如果数据包的奇偶校验是奇数，则传送0101_0101的模式。
XMB300接收组合调试信息和训练模式的数据包并且将调试信息与训练模式分离。随后调试信息被输出到存储器总线125，其中调试信息可以由逻辑分析器150观测。
附图2是存储器接口控制器200的一部分的一个实施例的方块图。调试信息集合单元240接收训练模式201和调试数据205。集合单元240还从训练计数器210接收输入。集合单元240生成包括72位的调试信息和8位的训练模式的80位数据包。训练模式位于根据训练计数器210所指示的合适的位置。调试和训练信息数据包由多路复用器250接收，其还从控制数据包序列单元230接收标准的存储器接口业务203和控制数据包。多路复用器250的输出被发送到串行化器单元220。串行化器220接收所述80位的数据包，并且将它们减少到10个线路，以便经过存储器接口115传送。
附图3是扩展的存储器桥300的一部分的一个实施例的方块图。经过在解串器单元310上的存储器接口115接收调试和训练模式数据包。解串器单元310将接收的数据包传送到将调试数据与训练数据分离的调试数据提取单元320。训练计数器330向调试数据提取单元指示用于当前数据包的训练模式的位置。随后该调试数据被传送到缓冲器350。调试缓冲器350允许这样的情况，其中存储器接口115以与DDR总线125不同的时钟速度运行。DDR存储控制器340将位于缓冲器350中的调试数据驱动到DDR总线125上，其中该数据既可以存储在存储器中，或者可以由耦合到DDR总线125的逻辑分析器浏览。
在上面的说明书中，参照本发明的特定示范性实施例描述了本发明。然而，显而易见的是，可以在不背离如附带的权利要求中所阐述的本发明的广泛精神和范围的前提下，对本发明作出各种调整和改变。因此，说明书和附图应当被看作是示范性的而不是限制性的。
关于说明书中的“实施例”、“一个实施例”、“某些实施例”或“其他实施例”意味着所描述的与某些实施例相关的某个特定特征、结构或特性包括在至少一些实施例中，而不必须包括在本发明的全部实施例中。“实施例”、“一个实施例”、“某些实施例”的各种出现并不一定指同一个实施例。

Claims (22)

1.一种用于在计算机系统中的组件之间传送调试信息的设备，包括：
生成训练模式的电路；
生成调试信息的调试电路；以及
将训练模式与调试信息结合的信息集合单元，其中，所述训练模式对于每个数据包被移动到不同的线路，因而在数据包的信息串的过程中，保证每个线路接收到一个训练模式，并且所述训练模式使结合后的训练模式和调试信息的接收器在传送调试信息的过程中能够保持位和符号的同步。
2.权利要求1的设备，还包括将结合后的训练模式和调试信息串行化的串行化器单元。
3.权利要求2的设备，还包括将结合后的训练模式和调试信息驱动到一个互连的输出电路。
4.权利要求3的设备，输出电路将结合后的训练模式和调试信息驱动到一个高速异步互连上。
5.权利要求4的设备，该训练模式包括奇偶校验信息。
6.权利要求5的设备，该串行化器单元将训练模式和调试信息减少到10个线路。
7.权利要求6的设备，该输出电路一次将10个位输出到互连。
8.权利要求7的设备，该训练模式和调试信息被组织成80位的数据包，其中72位是调试信息并且8位是训练模式信息。
9.一种用于在计算机系统中的组件之间传送调试信息的设备，包括：
经过互连来接收结合后的训练模式和调试信息的输入电路，其中所述训练模式对于每个数据包被移动到不同的线路，因而在数据包的信息串的过程中，保证每个线路接收到一个训练模式；
从上述输入电路接收调试和训练信息的解串器单元；以及
耦合到上述解串器单元以便将调试信息与训练模式信息分离的数据提取单元，其中，所述训练模式信息使结合后的训练模式和调试信息的接收器在传送调试信息的过程中能够保持位和符号的同步。
10.权利要求9的设备，还包括从所述数据提取单元接收分离的调试信息的缓冲器。
11.权利要求10的设备，还包括耦合到所述缓冲器的存储控制器，该存储控制器经过存储总线传送调试信息。
12.权利要求11的设备，输入电路从所述互连一次接收10位。
13.权利要求12的设备，所述训练模式和调试信息被组织成80位的数据包，其中72位是调试信息并且8位是训练模式信息。
14.一种用于在计算机系统中的组件之间传送调试信息的系统，包括：
发送设备，包括：
生成训练模式的电路，
生成调试信息的调试电路，
将训练模式与调试信息结合的信息集合单元，其中，所述训练模式对于每个数据包被移动到不同的线路，因而在数据包的信息串的过程中，保证每个线路接收到一个训练模式，以及所述训练模式使结合后的训练模式和调试信息的接收器在传送调试信息的过程中能够保持位和符号的同步，以及
将结合后的训练模式和调试信息串行化的串行化器单元；和经过互连来耦合到所述发送设备的接收设备，该接收设备包括：
经过互连来接收结合后的训练模式和调试信息的输入电路，
从所述输入电路接收结合后的训练模式和调试信息的解串器单元；以及
耦合到所述解串器单元以便将调试信息与训练模式分离的数据提取单元。
15.权利要求14的系统，该发送设备还包括将结合后的训练模式和调试信息驱动到互连上的输出电路。
16.权利要求15的系统，其中该互连是高速异步互连。
17.权利要求16的系统，输出电路一次输出10位到该互连上。
18.权利要求17的系统，所述训练模式和调试信息被组织成80位的数据包，其中72位是调试信息并且8位是训练模式信息。
19.一种用于在计算机系统中的组件之间传送调试信息的方法，包括：
将调试信息与训练模式结合，其中，所述训练模式对于每个数据包被移动到不同的线路，因而在数据包的信息串的过程中，保证每个线路接收到一个训练模式，并且所述训练模式使结合后的训练模式和调试信息的接收器在传送调试信息的过程中能够保持位和符号的同步；
串行化结合后的训练模式和调试信息以产生串行化的训练模式和调试信息；并且
将该串行化的训练模式和调试信息输出到一个互连上。
20.权利要求19的方法，其中将调试信息与训练模式结合的步骤包括将调试信息与包括奇偶校验信息的训练模式结合。
21.权利要求20的方法，其中串行化结合后信息的步骤包括将结合后的信息减少到10个线路。
22.权利要求21的方法，其中输出串行化的训练模式和调试信息的步骤包括输出80位的数据包，其中72位是调试信息并且8位是训练模式信息。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7805638B2 (en) * 2003-06-18 2010-09-28 Nethra Imaging, Inc. Multi-frequency debug network for a multiprocessor array
US7577874B2 (en) * 2003-06-18 2009-08-18 Nethra Imaging, Inc. Interactive debug system for multiprocessor array
US7613958B2 (en) 2004-01-12 2009-11-03 Hewlett-Packard Development Company, L.P. Error detection in a system having coupled channels
US7672222B2 (en) * 2004-01-12 2010-03-02 Hewlett-Packard Development Company, L.P. Link failures
US7606253B2 (en) * 2004-01-12 2009-10-20 Hewlett-Packard Development Company, L.P. Successful transactions
US7624213B2 (en) * 2005-02-11 2009-11-24 Hewlett-Packard Development Company, L.P. Passing identification information
US7721159B2 (en) * 2005-02-11 2010-05-18 Hewlett-Packard Development Company, L.P. Passing debug information
WO2008024695A2 (en) * 2006-08-20 2008-02-28 Ambric, Inc. Interactive debug system for multiprocessor array
TW201145016A (en) * 2010-06-15 2011-12-16 Nat Univ Chung Cheng Non-intrusive debugging framework for parallel software based on super multi-core framework
US9342641B1 (en) 2014-04-30 2016-05-17 Keysight Technologies, Inc. Configuration of logic analyzer using graphical user interface
CN105808469B (zh) 2016-03-21 2018-12-25 北京小米移动软件有限公司 数据处理方法、装置、终端及智能设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300787B1 (en) * 2000-05-01 2001-10-09 Hewlett-Packard Company System and method for observing information transmitted between two integrated circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2967705B2 (ja) 1995-06-23 1999-10-25 日本電気株式会社 フレーム同期方式
US6611217B2 (en) * 1999-06-11 2003-08-26 International Business Machines Corporation Initialization system for recovering bits and group of bits from a communications channel
US6715094B2 (en) * 2000-12-20 2004-03-30 Intel Corporation Mult-mode I/O interface for synchronizing selected control patterns into control clock domain to obtain interface control signals to be transmitted to I/O buffers
US6647444B2 (en) * 2000-12-29 2003-11-11 Intel Corporation Data synchronization interface
US20030061527A1 (en) * 2001-09-26 2003-03-27 Intel Corporation Method and apparatus for realigning bits on a parallel bus
US6973593B1 (en) * 2002-03-18 2005-12-06 Emc Corporation System analyzer for a data storage system
US7565576B2 (en) * 2003-04-17 2009-07-21 Seagate Technology Llc Method and apparatus for obtaining trace data of a high speed embedded processor
US7278073B2 (en) * 2003-04-17 2007-10-02 Arm Limited Diagnostic data capture within an integrated circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300787B1 (en) * 2000-05-01 2001-10-09 Hewlett-Packard Company System and method for observing information transmitted between two integrated circuits

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平9-8758A 1997.05.30

Also Published As

Publication number Publication date
US20050149705A1 (en) 2005-07-07
EP1702427A2 (en) 2006-09-20
EP1702427B1 (en) 2016-07-20
US7328375B2 (en) 2008-02-05
CN1954537A (zh) 2007-04-25
WO2005066813A3 (en) 2006-05-18
KR20060127084A (ko) 2006-12-11
KR100839687B1 (ko) 2008-06-19
TWI293143B (en) 2008-02-01
WO2005066813A2 (en) 2005-07-21
TW200530801A (en) 2005-09-16

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