CN1965282A - 延迟线同步器装置和方法 - Google Patents

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Abstract

一种同步器系统和方法，可以将它们和传统可调整延迟电路一起使用，以便在从中输出时钟信号之一的可调整延迟电路的时间延迟改变的时候，保持不同时钟域的时钟信号之间的伪同步相位关系。

Description

延迟线同步器装置和方法
对相关申请的交叉引用
本发明要求2004年4月5日递交的，标题为DDLAY LINESYNCHRONIZER APPARATUS AND METHOD的第10/819,366号美国专利申请的递交日的优先权，在这里将其引入作为参考。
技术领域
总的来说，本发明涉及时钟信号的产生；具体而言，本发明涉及一种同步电路，可以将这种同步电路用于维持不同时域的时钟信号的伪同步相位关系。
背景技术
存储器设备的内部时钟信号通常都是从内核系统时钟导出的。内核系统时钟信号通常都具有比内部时钟信号所需要的还要低的频率，因此从内核系统信号产生更高频率的时钟信号用作内部时钟信号。更高频率的时钟信号一般都具有是内核时钟信号频率的数倍的频率。例如，内部时钟信号具有内核时钟信号频率的两倍、三倍或者四倍并不鲜见。从内核时钟信号产生具有更高频率的时钟信号的技术是众所周知的。一般而言，可以说内核系统时钟处于第一时钟域，具有共同的更高时钟频率的内部时钟信号处于第二时钟域；同样，具有相同但是还要高的时钟频率的内部时钟信号则是在第三时钟域里。在一些情况下，不同的设备在不同的时钟域工作，但是这些工作需要同步。例如，有可能存储器设备在一个较高频率的时钟域里工作，但是，与这个存储器设备通信的存储器控制器则有可能在较低频率的时钟域里工作。然而，这个存储器设备和存储器控制器的成功工作取决于这两者之间发送的信号是否符合所设立的时序关系。
典型情况下，从内核时钟信号产生的较高频率的时钟信号与内核时钟信号之间具有固定的相位关系。例如，如图1所示，具有内核时钟信号104的两倍时钟频率的内部时钟信号108具有与内核时钟信号的每个时钟边缘一致或者同步的上升沿。因此，在时刻T0和T1，内核时钟信号和内部时钟信号108的时钟跃迁(clock transition)是一致的。类似地，具有四倍内核时钟信号104时钟频率的内部时钟信号112与内核时钟信号具有不同但是固定的相位关系。更加具体地说，内部时钟信号112的每隔一个时钟脉冲的上升沿与内核时钟信号104的每个时钟跃迁同步。如图1所示，内核时钟信号104和内部时钟信号112具有在时刻T0和T1处一致的时钟跃迁。
常常需要相对于从其产生内部时钟信号的内核时钟信号来调整内部时钟信号的相位关系。调整相位关系能够提供支持改变预期相位关系的固有时间延迟的能力。例如，相位偏移可能来自线路负荷因素、变化的线路阻抗和传播延迟。另一个实例是不同导电信号路径的不同长度会导致不同的时间延迟。因此，两条不同长度信号路径上的两个同步时钟信号将会有两个不同的时间延迟，所以，在不同的时刻到达它们各自的目的地。在工作状况依赖于两个时钟信号的同步的情况下，显然不希望发生这种现象。
另外，还可以将延迟电路用于改变信号的相对时序来修改信号的各种时序裕度(timing margin)。也就是说，对于存储器设备属于内部的信号，以及在存储器设备外部提供的信号，可以具有相对于其它信号的时序调整了的时序，从而提供更大或者更小的时序裕度，但是仍然在所公布的时序规范内。例如，在存储器控制器连接到存储器设备，将被请求进行写操作的场合，可以通过使用延迟电路来相对于数据的发送修改写数据选通脉冲的相对时序，以便平移(shift)存储器控制器将写数据选通脉冲提供给存储器设备，以及存储器控制器实际将数据提供给存储器设备的时刻的时间关系。常常需要拥有改变内部和外部信号相对时续的灵活性，这些外部信号包括不同设备之间提供的外部信号，以便适应导致性能变化的过程和设备变化。
可以通过将一个延迟添加到时钟信号的信号路径上来调整时钟信号的相对相位。添加到时钟信号上的时间延迟引起时钟信号在时间上平移，因此导致被延迟的时钟信号的相位平移。可以选择时间延迟，从而使否则就会因为固有时间延迟而变得不同步的时钟信号更进一步地延迟，因而时钟信号能够再一次同步。可调整的延迟电路给调整添加到时钟信号上去的时间延迟以灵活性。利用许多传统的延迟电路，通过改变应用于延迟电路的值来调整时间延迟，这个值表明希望的时间延迟量。在本领域里这种可调整延迟线电路是大家熟知的。
与传统延迟电路相关的一个问题是响应时间延迟的改变，常常会从延迟电路输出低频瞬态干扰脉冲或者侏儒脉冲(glitch or runtpulses)。在一些情况下，改变时间延迟的时候，延迟电路的特定设计必然容易产生低频瞬态干扰脉冲。与禁用延迟电路，以便改变时间延迟或者开关噪声的时候相对应，输入的时钟信号的时序这种因素也会产生低频瞬态干扰脉冲。这样的问题来源于这种可能性：低频瞬态干扰脉冲可能通过连接到延迟电路输出的电路来触发响应。因此，改变延迟电路的时间延迟的时候，错误的脉冲有可能导致不可预料的结果。
使用传统延迟线的另一个问题发生在调整延迟第二时钟信号所使用的延迟线电路的时间延迟的时候，维持第一时钟信号和第二、较高频率的时钟信号之间的相位关系的过程中。在调整延迟电路时间延迟的过程中，第二时钟信号相对于第一时钟信号的相位关系可能会丧失。具体地说，响应第二时钟信号完成功能，一般会在与第一时钟信号的时钟跃迁一致地完成这一功能的电路，到头来会在相对于第一时钟信号一个错误的时刻完成这一功能，这是因为在调整时间延迟的时候第二时钟信号相对于第一时钟信号改变的相位关系被丢失了。
例如，图2画出了第一时钟信号202以及在第一时钟信号202的基础之上产生的第二时钟信号204。第二时钟信号204具有是第一时钟信号202频率两倍的频率，并且与第一时钟信号202同相。也在图2中画出的第三时钟信号206是第二时钟信号204的一个延迟版本，相对于第二时钟信号204具有时间延迟Td1。第三时钟信号206的时间延迟由可调整延迟线电路(没有画出)提供。第三时钟信号206用于调整电路的时序，例如，调整响应第三时钟信号206每隔一个的上升沿输出数据的传统锁存电路(没有画出)的时序。导致输出数据的第三时钟信号206的上升沿通常与第一时钟信号202的上升沿一致。结果，响应第三时钟信号206的上升沿在时刻T1输出数据220，这一般都与时刻T0处第一时钟信号202的上升沿一致。类似地，在时刻T3响应第三时钟信号206的上升沿输出数据222，这一般都与时刻T2处第一时钟信号202的上升沿一致。
图2还画出了相对于第二时钟信号204具有新时间延迟Td2的时钟信号206’。时钟信号206′表示可调整延迟电路的时间延迟改变成新的时间延迟Td2以后的第二时钟信号。如同前面所描述的一样，接收时钟信号206’的锁存电路响应每隔一个的上升沿输出数据。因此，在时刻T5响应时钟信号206’的上升沿输出数据224，在时刻T7响应时钟信号206′的上升沿输出数据226。但是，如图2所示，在改变延迟线电路的时间延迟的过程中，丢失了第三时钟信号206和第一时钟信号202之间的相位关系。在时刻T5处时钟信号206’的第一上升沿与时刻T4处的第二时钟信号204的上升沿相对应。因此，一般情况下，锁存电路输出数据的时刻不再与第一时钟信号202的上升沿一致。如图2所示，大致在时刻T4和T6与第一时钟信号202的下降沿一致地分别输出数据224和226。时钟信号206和206′说明改变传统延迟电路的时间延迟如何导致输出时钟信号失去其相对于另一个时钟信号的相位关系。参考图2，失去相位关系导致锁存电路180输出的数据从它应该输出的时候相差180度。另外，在存储器设备或者连接到存储器设备的存储器控制器中的其它电路是由同样基于第二时钟信号204的相应时钟信号同步的地方，本实例的锁存电路现在不再与存储器设备中或者存储器控制器的其它电路同步，因此毫无疑问会出现差错。很清楚，参考图2所描述的情形不是所希望的。
发明内容
一方面，本发明提供一种基于第一时钟信号产生时钟信号的方法。该方法包括基于所述第一时钟信号产生内部时钟信号，所述内部时钟信号具有高于所述第一时钟信号的时钟频率。所述内部时钟信号还相对于所述第一时钟信号的时钟沿具有一个初始相位关系。将所述内部时钟信号相对于所述第一时钟信号的初始相位关系改变成调整了的相位关系。产生相位同步器信号，该信号相对于所述第一时钟信号具有相位关系，并且有一个逻辑电平用于跟踪所述初始相位关系所相对的时钟沿。基于所述相位同步器信号，产生所述内部时钟信号，该信号具有调整了的相位关系，并且还具有相对于所述初始相位关系所相对的同一个时钟沿的第一时钟脉冲。
另一方面，本发明提供一种同步器电路，该电路包括响应内部时钟信号将逻辑电平从输入端子移到输出端子的移位寄存器。该同步器电路还包括输入多路复用器控制电路，该电路具有连接到所述移位寄存器下游抽头的输入。响应连接到所述下游抽头的第一逻辑电平，所述输入多路复用器控制电路产生输入多路复用器控制信号，该信号引起输入多路复用器从接收所述内部时钟信号断开延迟电路。所述多路复用器控制电路还产生相位同步器信号，以跟踪所述延迟电路提供的伪同步时钟信号相对于内核时钟信号的上升或下降沿的相位关系。响应连接到所述移位寄存器的下游抽头的第二逻辑电平，所述输入多路复用器控制电路基于所述同步器信号产生输入多路复用器控制信号，在提供具有新的相位关系，但是仍然相对于所述输入多路复用器控制电路跟踪的所述内核时钟信号的上升或下降沿的伪同步时钟信号的时刻，重新将所述延迟电路的输入连接到接收所述内部时钟信号。
附图说明
图1是按照现有技术产生的各相关时钟信号的时序图；
图2是按照现有技术延迟线工作的各信号的时序图；
图3是本发明一个实施例中同步器电路的功能框图；
图4是具有图3所示同步器电路控制的多路复用输入和多路复用输出的传统延迟电路的部分功能框图；
图5是图3和图4所示同步器电路的工作的各信号的时序图；
图6是能够使用本发明的实施例的同步存储器设备的功能框图；
图7是具有能够实施本发明的实施例，基于存储器集线器的系统存储器的计算机系统的部分框图。
具体实施方式
图3说明本发明一个实施例中的同步器电路300。如同下面将更加详细地描述的一样，改变从中输出时钟信号之一的可调整延迟电路的时间延迟时，同步器电路300可以使用传统的可调整延迟电路来维持不同时钟域里时钟信号之间的伪同步相位关系。下面给出特定的细节来提供对本发明的足够理解。但是，对于本领域里的技术人员而言很清楚，可以实践本发明而没有这些特定细节。在其它情形中，没有给出众所周知的电路、控制信号和时序协议，以免喧宾夺主。
同步器电路300包括多个串联的正边沿触发D触发器304a～j。将第一个触发器304a连接起来用于接收控制信号DELOFF和具有第一频率的时钟信号CLK。显然，CLK信号能够代表第一时钟域的内核时钟信号。如同下面将更加详细地说明的一样，活动的(高电平)DELOFF信号表明已经发出了改变同步器电路300所连接的可调整延迟电路(图2所示)的时间延迟的请求。其余的串联触发器304b～j用于接收第二时钟信号CLK2X。CLK2X信号具有CLK信号频率两倍的频率，并且能够代表第二时钟域的时钟信号。可以基于CLK信号来产生CLK2X信号，CLK2X信号与CLK信号同相。显然，CLK2X信号可以用本领域熟知的传统电路来产生。触发器304c和304j的“同相”输出传递给双输入与门，而双输入与门的输出则提供延迟输出选择信号DEL OUT SEL。
同步器电路300还包括一个D触发器312，用于在它的输入接收双输入与门320的输出，这个双输入与门320具有连接到触发器304f同相输出的第一输入和连接到触发器312反相输出的第二输入。触发器312用于响应CLK2X信号的正沿进行触发。连接一个D触发器316用于在它的输入接收双输入或门322的输出，这个双输入或门322具有连接到触发器304f的同相输出的第一输入和连接到D触发器312的同相输出的第二输入。这个D触发器316用于响应CLK2X信号的负沿进行触发。触发器316的同相输出提供延迟输入选择信号DEL_IN_SEL。
图4说明同步器电路300连接到传统延迟电路400的一部分。传统延迟电路400的输入连接到多路复用器401的输出。多路复用器401的第一输入用于接收CLK2X信号，第二输入用于与地连接。在一个替换实施例中，延迟电路包括内部多路复用的输入，如同现有技术里熟知的一样。延迟电路400在CLK2X信号的基础之上提供输出时钟信号CLKDEL，这个CLK2X信号具有基于控制值DELTAP的时间延迟。DELTAP值通常都用设置延迟电路400的时间延迟的多个信号来表示。这种信号的产生都是常规的方法，为了简单起见，这里不进行讨论。将延迟电路400的输出连接到多路复用器402的第一输入。多路复用器402的第二输入与地连接。这样，在DEL_OUT_SEL信号的控制下，多路复用器402提供CLKDEL信号或者地作为输出信号DELOUT。DEL_IN_SEL和DEL_OUT_SEL信号由图3所示的同步器电路300提供。如同下面将更加详细地描述的一样，断开输入时钟信号使得从延迟线电路输出的低频瞬态干扰脉冲的发生概率最小。将新值应用于延迟线电路以后，重新将输入时钟信号传送给延迟线电路的输入，延迟线电路的输出信号将延迟所述新的时间延迟。如上所述，延迟电路400是常规的，适合用于本发明的实施例的许多设计对于本领域里的技术人员而言都是熟知的。
下面将参考图5的时序图介绍同步器电路和延迟电路400的工作情况。图5说明CLK信号，以及从CLK信号得到，并且与CLK信号同相的CLK2X信号。一开始，DELOFF信号(图3)是“低电平”。因此，DEL_IN_SEL和DEL_OUT_SEL信号也是“低电平”。结果，CLK2X被传送到延迟电路400(图4)，并且DELOUT信号由延迟电路400输出的CLKDEL信号提供。如图5所示，DELOUT信号是CLK2X信号的延迟版本，它具有当前DELTAP值设置的时间延迟Td1。
如同前面讨论的一样，将活动DELOFF信号用于启动(initiate)一项允许改变延迟电路400(图4)的DELTAP值的操作。在时刻T0之前的一个时刻，DELOFF信号变成高电平(没有画出)，表明已经请求启动操作。在时刻T0，响应CLK信号的正沿和高电平DELOFF信号，触发器304a输出一个高电平信号。触发器304a产生的高电平信号开始通过多个串联触发器304b～j传播，响应CLK2X信号的正沿，触发器304b～j的每一个的同相输出依次切换成高电平。将触发器304b和304c连接起来，从而在CLK2X信号的第二正沿由触发器304c输出一个稳定的信号，即使在CLK2X信号的第一正沿处触发器304b是亚稳的。对于CLK2X信号的每个正沿，触发器304b～j的依次切换用图5中的DELOFF2X_Q信号表示。这个DELOFF2X_Q信号表示与一个九比特数字相对应的一个十六进制值，其中每个触发器304b～j都与这个九比特数的一个比特相对应。触发器304b的输出表示最低位，触发器304j的输出表示最高位。如图5所示，DELOFF2X_Q信号表示的十六进制值随着相应的触发器304b～j从低电平变成高电平而改变。例如，在时刻T1，时刻T0以后CLK2X信号的两个时钟周期，触发器304c的输出切换成高电平。在时刻T1，DELOFF2X_Q信号具有值0x003H，与具有高电平输出的触发器304b和304c相对应，并且在时刻T1其余触发器304d～j具有低电平输出。与门308的输出维持低电平，尽管它的输入之一是高电平。显然，DELOFF2X_Q信号对于同步器电路300的工作而言不是必需的，但是为了描述同步器电路300的工作过程在图5中画出了它。
在时刻T2，触发器304f的输出响应CLK2X信号的正沿切换成高电平。DELOFF2X_Q信号通过在时刻T2具有值0×01FH反映触发器304f的改变，与触发器304b～304f的高电平输出相对应。响应具有高电平输出的触发器304f，触发器316的输入从高电平切换成低电平。在时刻T2处正沿以后CLK2X信号的下一个负沿，触发器316的输出提供的DEL_IN_SEL信号在时刻T3从低电平切换成高电平。DEL_IN_SEL信号从低电平切换成高电平引起多路复用器401(图4)将CLK2X信号从延迟电路400的输入断开，将地连接起来作为输入。作为响应，随着上一个CLK2X脉冲通过延迟电路400，如图5所示，DELOUT信号最终在时刻T4也变成低电平。DEL_IN_SEL信号将维持高电平，直到触发器304f的输出切换成低电平以后。
在时刻T5，触发器304j的输出响应CLK2X信号的正沿切换成高电平，与门308的输出的DEL_OUT_SEL信号也变成高电平。高电平的DEL_OUT_SEL信号引起多路复用器402将它的输出连接地，从而使延迟电路400的输出停止提供DELOUT信号。在时刻T3延迟电路400的输入停止接收CLK2X信号，然后在时刻T5将延迟电路400的输出从多路复用器402的输出断开这一操作序列使得延迟电路400能够避开任何侏儒脉冲。也就是说，CLK2X信号的时钟脉冲的任意一部分在DEL_IN_SEL信号变成高电平的时刻截止，在断开延迟电路400的输出之前通过它。断开了延迟电路400的输入和输出以后，DELTAP值可以在时刻T6改变，以调整延迟电路400的时间延迟。
如同前面所讨论的一样，如果延迟电路重新连接以提供输出时钟信号的时候，第二时钟域中的时钟信号相对于第一时钟域中的时钟信号的相位不能维持就会出现问题。在图5中，DELOUT信号表示第二时钟域中的时钟信号，CLK信号表示第一时钟域中的时钟信号。当延迟电路400断开的时候，同步器电路400使用触发器312来跟踪DELOUT信号和CLK信号之间的相位关系，从而使重新连接延迟电路400以后，DELOUT信号的第一时钟脉冲将具有与CLK信号相同的总的相位关系，就象延迟电路400被断开之前一样。参考图5，在时刻T3输出DELOUT信号的最后一个时钟脉冲。这最后一个时钟脉冲是在时刻T2具有正沿的CLK2X信号的时钟脉冲的延迟版本，这个正沿与CLK信号的负沿一致。因此，为了维持DELOUT信号和CLK信号之间正确的相对相位关系，在DELTAP值改变以后DELOUT信号的第一时钟脉冲应该跟随CLK信号的正沿。
在工作的时候，触发器312的输出是低电平，直到它在时刻T3之后的时刻T4，在触发器304f的输出切换成高电平的时候，响应CLK2X信号的下一个正沿切换成高电平。在图中所示的布局中，在图5中示出为PH2XOFF_Q信号的触发器312的输出将在时刻T4以后响应CLK2X信号的每一个正沿在高电平和低电平之间切换，直到触发器304f的输出切换回低电平。如同下面将更加详细地描述的一样，触发器312的切换被用于在延迟电路400断开期间跟踪DELOUT信号和CLK信号之间的相位关系。
在时刻T6以后时刻T7之前，输入触发器304a的DELOFF信号变成低电平(没有示出)，表明已经请求重新连接延迟电路400的输入和输出。在时刻T7，响应CLK2X信号的正沿，触发器304a的输出变成低电平。响应CLK2X信号的每一个正沿，触发器304a的低电平输出将开始通过其余的触发器304b～j依次传播。在时刻T8，触发器304c的输出切换成低电平，作为响应，与门308的DEL_OUT_SEL信号切换成低电平。低电平的DEL_OUT_SEL信号引起多路复用器402重新将延迟电路400的输出连接起来，提供CLKDEL信号作DELOUT信号。在时刻T8，虽然延迟电路400的输出重新连接，也需要将输入重新连接起来，接收CLK2X信号。因此，在这个时刻，延迟电路的输出仍然是低电平。
在时刻T9，触发器304f的输出响应CLK2X信号的正沿切换成低电平。如果触发器312的输出也是低电平，触发器304f的低电平输出将导致触发器316输出的DEL_IN_SEL信号在CLK2X信号的下一个负沿切换成低电平。但是，如图5所示，在与CLK2X信号的下一个负沿对应的时刻T10，触发器312的输出仍然是高电平。因此，DEL_IN_SEL信号在时刻T10不切换成低电平。在与CLK2X信号的下一个正沿对应的时刻T11，触发器312的输出因为触发器304f在时刻T8的低电平输出而切换成低电平。在与CLK2X信号的下一个负沿对应的时刻T12，触发器316输出的DEL_IN_SEL信号最终变成低电平。当触发器312的输出在时刻T11切换成低电平的时候，DEL_IN_SEL信号因为或门的输出切换成低电平而切换成低电平。响应DEL_IN_SEL信号切换成低电平，多路复用器401将CLK2X信号重新连接到延迟电路400的输入。这样，CLK2X信号在时刻T13的正沿代表在DELTAP值改变以后要输入延迟电路400的CLK2X信号的第一个时钟脉冲的正沿。DELOUT信号在时刻T14的第一个时钟脉冲的正沿代表与CLK2X信号在时刻T13的正沿对应的正沿。
DELOUT信号延迟一个新的延迟时间Td2，它与时刻T6施加给延迟电路400的新的DELTAP值相对应。
如图5所示，DELOUT信号维持它相对于CLK信号的相位关系。也就是说，如同前面所讨论的一样，为了维持DELOUT信号和CLK信号之间的相对相位关系，DELOUT信号的第一时钟脉冲应该与CLK信号的正沿相对应，这种情况是图5所示的那种情况。DELOUT信号和CLK信号之间的相对相位关系得以维持，这是因为不允许DEL_IN_SEL信号将CLK2X信号重新连接到延迟电路400的输入，直到CLK信号的正确相位到来，如同响应CLK2X信号在高电平和低电平之间切换的触发器312所跟踪的一样。
显然，可以对同步器电路300进行些微变型，而不会偏离本发明的范围。例如，可以修改串联的触发器304a～j的数量，以改变用于断开和重新连接延迟线400以提供DELOUT信号所使用的各信号的相对时序。连接触发器304a～j、触发器312和316中哪一个的输出也可以加以修改，以改变各信号的相对时序。
在本发明的替换实施例中，修改同步器电路300，与具有CLK信号频率的更高倍频的时钟信号一起使用，例如，CLK信号的4倍频。可以用异步FIFO(没有画出)替换触发器312，以便跟踪一个CLK信号周期里出现的四个可能的正沿。在使用了具有CLK信号频率更高倍频的时钟信号的情况下，可以对连接到异步FIFO的逻辑电路进行本领域技术人员知识范围之内的少许修改。使用异步FIFO使得延迟电路400的输出重新连接以后，DELOUT信号的第一个时钟脉冲将与CLK信号一样具有同样的相对相位关系，就象延迟电路400的输入从接收具有CLK信号的4倍频的时钟信号断开一样。这样的异步FIFO对于本领域里的技术人员而言是众所周知的，并且能够用传统的设计和电路来实现。也可以用传统的1:n计数器电路或者时序链(timing chain)来跟踪相对于CLK信号的相位关系，以便在延迟电路400输出延迟的时钟信号的第一个脉冲的时候维持正确的相位关系。显然，可以对触发器312进行其它的替换，而不会偏离本发明的范围。
图6是能够在其中实施本发明的实施例的存储器设备600的一个功能框图。图6中的存储器设备600是一个双数据速率(DDR)同步动态随机存取存储器(SDRAM)，虽然可以将这里描述的原理应用于可能包括同步电路用于同步内部和外部信号的任何存储器设备，比如传统的同步DRAM(SDRAM)，以及象SLDRAM和RDRAM这样的分组存储器设备，并且同样能够应用于必须让内部和外部时钟信号同步的任何集成电路。
存储器设备600包括控制逻辑和命令解码器634，控制逻辑和命令解码器634通过控制总线CONT接收多个命令和时钟信号，通常是从存储器控制器这样的外部电路(图中没有画出)。命令信号通常包括片选信号CS*、写允许信号WE*、列地址选通信号CAS*和行地址选通信号RAS*，而时钟信号则包括时钟允许信号CKE和互补的时钟信号CLK、CLK*，其中的*表示信号是活动低电平。将命令信号CS*、WE*、CAS*和RAS*驱动成与特定命令对应的值，比如读、写或者自动刷新命令。CKE信号用于激活或者去活内部时钟、输入缓冲器和输出驱动器。响应时钟信号CLK、CLK*，命令解码器634对施加的命令进行锁存和解码，产生一系列时钟和控制信号，控制组件602～632执行施加的命令的功能。命令解码器634在CLK、CLK*信号的正沿(也就是CLK变成高电平和CLK*变成低电平的交叉点)锁存命令和地址信号，而输入寄存器630和数据驱动器624则响应数据选通信号DQS的两个沿分别将数据传送给存储器设备600以及从存储器设备600传出，从而将时钟信号CLK、CLK*的频率加倍。这是真的，因为DQS信号具有与CLK、CLK*信号一样的频率。将存储器设备600叫做双数据速率设备，这是因为传送给设备以及从设备传送出来的数据字DQ是以传统SDRAM的速率的两倍传送的，传统SDRAM以对应于所应用的时钟信号的频率的速率传送数据。控制逻辑和命令解码器634产生控制和时序信号的详细操作是常规的，因此，为了简单起见，不进行详细描述。
还包括在存储器设备600中的有通过地址总线ADDR接收行、列和组地址的地址寄存器602，通常用存储器控制器(没有画出)提供这些地址。地址寄存器602接收分别应用于行地址多路复用器604和组控制逻辑电路606的行地址和组地址。行地址多路复用器604将从地址寄存器602收到的行地址，或者从刷新计数器608收到的刷新行地址应用到多个行地址锁存和解码器610A～D。组控制逻辑606激活与收自地址寄存器602的组地址或者收自刷新计数器608的刷新组地址相对应的行地址锁存和解码器610A～D，激活的行地址锁存和解码器对收到的行地址进行锁存和解码。响应解码得到的行地址，激活的行地址锁存和解码器610A～D将各信号应用于对应的存储器组612A～D，从而激活与已解码行地址对应的一行存储器单元。每个存储器组612A～D都包括具有排列成行和列的多个存储器单元的存储器单元阵列，将储存在激活的行中的存储器单元里的数据储存在对应存储器组中的读出放大器里。行地址多路复用器604将来自刷新计数器608的刷新行地址应用于解码器610A～D，并且当存储器设备600响应施加给存储器设备600的自动或者自己刷新命令，工作在自动刷新或者自己刷新工作模式的时候，组控制逻辑电路606使用来自刷新计数器的刷新组地址，如同本领域里的技术人员都明白的一样。
在行地址和组地址之后，将列地址施加在ADDR总线上，并且地址寄存器602将列地址施加给列地址计数器和锁存614，而锁存614则锁存列地址，并且将锁存的列地址应用于多列解码器616A～D。组控制逻辑606激活与收到的组地址对应的列解码器616A～D，并且激活的列解码器对施加的列地址进行解码。根据存储器设备600的工作模式，列地址计数器和锁存614或者直接将锁存的列地址应用于解码器616A～D，或者将一个列地址序列应用于地址寄存器602提供的列地址开始的解码器。响应来自计数器和锁存614的列地址，激活的列解码器616A～D将解码和控制信号应用于I/O门控和数据屏蔽电路618，后者则访问与被访问的存储器组612A～D中激活的那一行存储器单元中的已解码列地址相对应的存储器单元。
在数据读操作期间，从被寻址的存储器单元读取的数据通过I/O门控和数据屏蔽电路618传送给读锁存620。I/O门控和数据屏蔽电路618提供N比特数据给读锁存620，后者随后应用两个N/2比特字给多路复用器622。在图6所示的实施例中，电路618提供64比特给读锁存620，后者则提供两个32比特的字给多路复用器622。数据驱动器624顺序地从多路复用器622接收N/2比特字，还从具有本发明一个实施例中同步电路的时钟发生器627接收用于同步数据驱动器624的时钟信号。时钟发生器627用于从延迟闭锁环(DLL)623接收延迟的时钟信号。如同本领域里熟知的一样，可以将DLL用来产生与另一个时钟信号同步的时钟信号。时钟发生器627从DLL向数据驱动器624提供时钟信号的一个延迟版本，在不同时钟域的时钟信号之间具有伪同步相位关系。时钟发生器627对相位关系的调整是通过调整可调整延迟电路的时间延迟来进行的。将时钟信号发生器中包括的同步电路用于维持时钟发生器627输出的时钟信号和另一个时钟域里的时钟信号之间总的相位关系。
数据选通脉冲驱动器626从选通脉冲信号发生器626接收数据选通信号DQS。数据选通脉冲驱动器626与时钟发生器629连接，为数据选通脉冲驱动器626提供时钟信号，用于同步器操作。如同时钟发生器627一样，时钟发生器629包括本发明一个实施例中的同步电路，用于维持不同时钟域的时钟信号之间的伪同步相位关系。时钟发生器629从DLL 623接收和输入时钟信号。在读操作期间，DQS信号由存储器控制器(没有画出)这样的外部电路用于锁存来自存储器设备600的数据。响应延迟的时钟信号CLKDEL，数据驱动器624顺序地输出收到的N/2比特字作为对应的数据字DQ，与施加到存储器设备600作为时钟信号的CLK信号的上升沿或者下降沿同步地输出每个数据字。数据驱动器624还输出具有上升沿和下降沿分别与CLK信号的上升沿和下降沿同步的数据选通信号DQS。每个数据字DQ和数据选通脉冲信号DQS一起定义一条数据总线。如同本领域里的技术人员明白的一样，来自DLL 623的CLKDEL信号是CLK信号的一个延迟版本，DLL 623调整CLKDEL信号相对于CLK信号的延迟，以确保将DQS信号和DQ字放在数据总线上，满足为存储器设备600公布的时序规范。数据总线还包括屏蔽信号DM0-M，下面将参考数据写操作来详细地介绍它。很显然，可以改变存储器设备中包括的时钟发生器的数量，而不会偏离本发明的范围。例如，可以为其它的内部时钟信号包括附加的时钟发生器，以便为改变这些内部时钟信号相对于内核时钟信号的相对时序提供更大的灵活性。
在数据写操作期间，存储器控制器(没有画出)这样的外部电路在数据总线上施加N/2比特数据字DQ、选通脉冲信号DQS和对应的数据屏蔽信号DM0-X。数据接收器628接收每个DQ字和有关的DM0-X信号，并且将这些信号应用于将DQS信号作为时钟信号的输入寄存器630。响应DQS信号的上升沿，输入寄存器630锁存前N/2比特的DQ字和有关的DM0-X信号，并且响应DQS信号的下降沿，输入寄存器锁存后面的N/2个比特的DQ字和有关的DM0-X信号。输入寄存器630提供这两个锁存的N/2比特DQ字作为N比特字给写FIFO和驱动器632，后者响应DQS信号，将施加的DQ字和DM0-X信号按时钟信号输入写FIFO和驱动器。响应CLK信号，将DQ字按时钟信号输出写FIFO和驱动器632，并且施加给I/O门控和屏蔽电路618。这个I/O门控和屏蔽电路618将DQ字传送给接受DM0-X信号的被寻址的组612A～D中的被寻址存储器单元，可以将其用于有选择地屏蔽写入被寻址存储器单元的DQ字中(也就是写数据中)的比特或者比特组。
图7说明具有能够使用本发明的实施例的存储器集线器体系结构的计算机系统700。计算机系统700包括处理器704用来实现各种计算功能，例如执行专用软件来执行特殊的计算或者任务。处理器704包括通常有地址总线、控制总线和数据总线的处理器总线706。处理器总线706通常连接到缓冲存储器708，后者通常是静态随机存取存储器(SRAM)。处理器总线706还连接到系统控制器710，也将它叫做总线桥。
系统控制器710还充当到各种其它组件的处理器704的通信路径。具体地说，系统控制器710包括通常连接到图形控制器712的图形端口，图形控制器712则连接到视频终端714。系统控制器710还连接到一个或多个输入设备718，比如键盘或者鼠标，让操作员与计算机系统700进行交互。一般情况下，计算机系统700还包括一个或多个输出设备720，比如打印机，通过系统控制器710连接到处理器704。一般还有一个或多个数据存储设备724通过系统控制器710连接到处理器704，让处理器704储存或者提取来自外部或内部存储介质(没有画出)的数据。典型存储设备724的实例包括硬盘和软盘、盒式磁带和光盘只读存储器(CD-ROM)。
系统控制器710包括通过总线系统734连接到几个存储器模块730a～n的存储器集线器控制器728。每个存储器模块730a～n都包括通过命令、地址和数据总线连接到几个存储器设备748的存储器集线器740，将它们一起画成总线750。存储器集线器740有效地在控制器728和存储器设备748之间传递存储器请求和响应。存储器设备748可以是同步DRAM，例如前面参考图6所描述的存储器设备600。每个存储器集线器740都包括写缓冲器和读数据缓冲器。采用这种结构的计算机系统允许处理器704访问一个存储器模块730a～n，同时另一个存储器模块730a～n则在响应以前的存储器请求。例如，处理器704能够将写数据输出给系统中存储器模块730a～n之一，而系统中的另一个存储器模块730a～n则在准备提供读数据给处理器704。另外，存储器集线器体系结构还能够在计算机系统中提供大大地增加了的存储器容量。
可以将本发明的实施例用于存储器设备748、存储器集线器控制器728或者存储器集线器740。如图7所示，存储器集线器740包括本发明一个实施例中的同步器电路742。如同前面所描述的一样，可以将同步器电路742和可调整延迟电路一起使用，用来在从中输出时钟信号之一的可调整延迟电路的时间延迟改变的时候，保持不同时钟域的时钟信号之间的伪同步相位关系。关于存储器集线器740，伪同步关系可能是在用于同步存储器集线器740的内部操作所使用的时钟信号之间，也可以在用于同步外部操作，例如利用存储器设备748的操作，所使用的时钟信号之间。
从前面可以看出，虽然为了进行说明给出了本发明的具体实例，但是可以进行各种变型而不会偏离本发明的实质和范围。因此，本发明不限于以上说明，而是由后面的权利要求限定。

Claims (55)

1.一种产生时钟信号的方法，包括：
接收第一时钟信号；
基于所述第一时钟信号产生第二时钟信号，所述第二时钟信号具有高于所述第一时钟信号的时钟频率，并且还具有相对于所述第一时钟信号的一个相位关系，该相位关系与第一时间延迟有关并且相对于所述第一时钟信号的上升或下降沿；
将与所述第一和第二时钟信号之间的相位关系相关的所述第一时间延迟调整到第二时间延迟；
在将所述第一时间延迟调整到所述第二时间延迟期间，监视所述第一和第二时钟信号之间的相位关系；以及
基于所述第一时钟信号产生第三时钟信号，所述第三时钟信号具有所述第二时钟信号的时钟频率，并且还具有相对于所述第一时钟信号的一个相位关系，该相位关系与所述第二时间延迟有关并且相对于所述第一时间延迟相对的上升或下降沿。
2.如权利要求1所述的方法，其中将所述第一时间延迟调整到第二时间延迟包括：
将延迟电路的输入从接收输入时钟信号断开；
提供表明所述第二时间延迟的控制信号给所述延迟电路，将所述第一时间延迟改变到所述第二时间延迟；以及
重新连接所述延迟电路的输入，以接收所述输入时钟信号。
3.如权利要求2所述的方法，其中将所述第一时间延迟调整到第二时间延迟还包括：
断开从中提供所述第二时钟信号的所述延迟电路的输出；以及
在提供表明所述第二时间延迟的所述控制信号以后，重新连接从中提供所述第三时钟信号的所述延迟电路的所述输出。
4.如权利要求3所述的方法，其中断开所述延迟电路的所述输入发生在断开所述延迟电路的所述输出之前。
5.如权利要求3所述的方法，其中重新连接所述延迟电路的所述输出发生在重新连接所述延迟电路的所述输入之前。
6.如权利要求2所述的方法，其中监视所述第一和第二时钟信号之间的相位关系包括：
响应断开所述延迟电路的所述输入，产生同步信号来监视所述第一时钟信号的时钟跃迁，所述第二时钟信号的最后一个时钟脉冲以所述时钟跃迁为基础；
响应重新连接所述延迟电路的所述输入，在相对于响应断开而被监视的所述时钟跃迁的一个时刻停止所述同步信号的产生，以提供所述第三时钟信号，该第三时钟信号具有维持所述第一和第二时钟信号之间相位关系的第一时钟脉冲。
7.如权利要求1所述的方法，还包括基于所述第一时钟信号产生同步的内部时钟信号，并且其中产生所述第二时钟信号包括将所述同步的内部时钟信号延迟所述第一时间延迟。
8.一种基于第一时钟信号产生时钟信号的方法，该方法包括：
基于第一时钟信号产生具有高于所述第一时钟信号的时钟频率的内部时钟信号，该内部时钟信号具有相对于所述第一时钟信号的时钟沿的初始相位关系；
将所述内部时钟信号相对于所述第一时钟信号的所述初始相位关系改变成调整了的相位关系；
产生相位同步器信号，该相位同步器信号具有相对于所述第一时钟信号的相位关系和逻辑电平，以跟踪所述初始相位关系所相对的时钟沿；以及
基于所述相位同步器信号，产生所述内部时钟信号，该内部时钟信号具有所述调整了的相位关系并且进一步具有相对于所述初始相位关系所相对的同一个时钟沿的第一时钟脉冲。
9.如权利要求8所述的方法，其中将所述内部时钟信号的初始相位关系改变到所述调整了的相位关系包括：
从接收以所述第一时钟信号为基础产生的输入时钟信号，断开具有第一时间延迟的延迟电路的输入；
给所述延迟电路提供表明第二时间延迟的控制信号，将所述第一时间延迟改变成所述第二时间延迟；以及
将所述延迟电路的输入重新连接成接收所述输入时钟信号。
10.如权利要求9所述的方法，其中将所述内部时钟信号的初始相位关系改变成所述调整了的相位关系还包括：
断开从中提供所述内部时钟信号的所述延迟电路的输出；以及
在提供表明所述第二时间延迟的所述控制信号以后，重新连接从中提供所述内部时钟信号的所述延迟电路的输出。
11.如权利要求10所述的方法，其中断开所述延迟电路的输入发生在断开所述延迟电路的输出之前。
12.如权利要求10所述的方法，其中重新连接所述延迟电路的输出发生在重新连接所述延迟电路的输入之前。
13.如权利要求9所述的方法，其中监视所述第一和第二时钟信号之间的相位关系包括：
响应断开所述延迟电路的输入，产生同步信号来监视所述第一时钟信号的时钟跃迁，所述第二时钟信号的最后一个时钟脉冲以所述时钟跃迁为基础；
响应重新连接所述延迟电路的输入，在相对于响应断开而被监视的所述时钟跃迁的一个时刻停止所述同步信号的产生，以提供所述第三时钟信号，该第三时钟信号具有维持所述第一和第二时钟信号之间相位关系的第一时钟脉冲。
14.如权利要求8所述的方法，还包括基于所述第一时钟信号产生同步的内部时钟信号，其中产生所述内部时钟信号包括将所述同步的内部时钟信号延迟一个时间延迟。
15.一种用于连接到延迟电路的时钟同步器电路，该延迟电路具有输入和输出，还具有控制端子，在该控制端上面施加控制信号以设置所述延迟电路的时间延迟，所述时钟同步器电路包括：
时钟同步器输入电路，它有一个输入，将一个时钟同步器控制信号施加给这个输入，以启动时钟同步器工作，有一个时钟信号端子，给它施加第一时钟信号，还有一个输出，在这个输出上响应所述第一时钟信号提供一个启动信号；
第一移位寄存器，具有连接到所述时钟同步器输入电路的输出的输入，在上面施加第二时钟信号的时钟端子，并且还具有响应所述第二时钟信号提供输出信号的输出，所述第二时钟信号具有比所述第一时钟信号更高的时钟频率；
第二移位寄存器，具有连接到所述第一移位寄存器的输出的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有响应所述第二时钟信号提供输出信号的输出；
输入多路复用器控制电路，具有在上面提供触发信号的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有响应所述第二时钟信号在上面提供输入多路复用器选择信号的输出，所述输入多路复用器选择信号建立在所述触发信号基础之上；
输入多路复用器，具有在上面施加所述第二时钟信号的第一输入，连接到基准电压源的第二输入，连接到所述延迟电路的输入的输出端子，并且还具有连接到所述第二多路复用器控制电路的输出，响应所述输入多路复用器选择信号，将所述输出端子连接到所述第一或第二输入的控制端子；以及
时钟相位跟踪电路，具有连接到所述第二移位寄存器的输出的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有在上面提供触发信号的输出，所述时钟相位跟踪电路用于跟踪所述内部时钟信号的最后一个时钟脉冲相对于所述第一时钟信号的相位关系，并且响应所述时钟同步器控制信号，还用于输出触发信号，引起所述延迟电路在相对于所述第一时钟信号的时刻输出所述内部时钟信号的第一时钟脉冲，以维持所跟踪的相位关系。
16.如权利要求15所述的时钟同步器电路，其中所述输入多路复用器控制电路包括负沿D触发器。
17.如权利要求15所述的时钟同步器电路，其中所述时钟同步器输入电路包括正沿D触发器。
18.如权利要求15所述的时钟同步器电路，其中所述时钟相位跟踪电路包括：
与逻辑门，具有第一和第二输入，并且还具有一个输出，所述第一输入连接到所述第二移位寄存器的输出；
或逻辑门，具有第一和第二输入，并且还具有一个输出，所述第一输入连接到所述第二移位寄存器的输出；以及
正沿D触发器，具有连接到所述与逻辑门的输出的输入，连接到所述或逻辑门的所述第二输入的同相输出，并且还具有连接到所述与逻辑门的所述第二输入的非输出。
19.如权利要求15所述的时钟同步器电路，还包括：
第三移位寄存器级，具有连接到所述第二移位寄存器的输出的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有响应所述第二时钟信号提供输出信号的输出；
输出多路复用器控制电路，具有分别连接到所述第一和第二移位寄存器的输出的第一和第二输入节点，并且还具有输出，在该输出上基于所述第一和第二移位寄存器的输出信号的逻辑电平提供输出多路复用器选择信号；以及
输出多路复用器，具有连接到所述延迟电路的输出的第一输入，连接到所述基准电压源的第二输出，在上面提供所述内部时钟信号的输出端子，以及控制端子，该控制端子连接到所述第一多路复用器控制电路的所述输出，响应所述输出多路复用器选择信号，将所述输出端子连接到所述第一或第二输入。
20.如权利要求19所述的时钟同步器电路，其中所述输出多路复用器控制电路包括与逻辑门。
21.如权利要求15所述的时钟同步器，其中所述第一和第二移位寄存器包括多个串联的正沿D触发器。
22.如权利要求15所述的时钟同步器，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的两倍。
23.如权利要求15所述的时钟同步器，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的四倍。
24.一种时钟发生器，包括：
延迟电路，具有输入和输出端子，并且还具有控制端子，在该控制端子上面施加控制信号来设置所述延迟电路的时间延迟；以及
同步器电路，具有
同步器输入电路，具有在上面施加启动信号的输入，在上面施加第一时钟信号的时钟端子，以及响应所述第一时钟信号在上面连接所述启动信号的输出；
移位寄存器，具有连接到所述同步器输入电路的输出的输入端子，输出端子，以及在上面施加第二时钟信号的时钟端子，所述移位寄存器响应所述第二时钟信号将施加到所述输入端子的逻辑电平移到所述输出端子，所述移位寄存器还具有上游抽头和下游抽头，在第一和第二时刻分别在这些抽头上连接通过所述移位寄存器传播的所述逻辑电平；
输入多路复用器，具有在上面施加所述第二时钟信号的第一输入，连接到基准电压源的第二输入，连接到所述延迟电路的输入的输出，并且还具有选择端子，所述输入多路复用器根据输入多路复用器控制信号有选择地将所述第一或第二输入连接到所述输出；以及
输入多路复用器控制电路，具有连接到所述下游抽头的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有连接到所述输入多路复用器的选择端子的输出，响应连接到所述下游抽头的第一逻辑电平，所述输入多路复用器控制电路用于产生输入多路复用器控制信号，将所述输入多路复用器的第二输入连接到它的输出，并且进一步用于产生相位同步器信号来跟踪所述第二时钟信号相对于所述第一时钟信号的上升或下降沿的相位关系，响应连接到所述下游抽头的第二逻辑电平，所述输入多路复用器控制电路用于在所述同步器信号的基础之上产生输入多路复用器控制信号，在提供相对于所述输入多路复用器控制电路跟踪的第一时钟信号的上升或下降沿具有相位关系的输出时钟信号的时刻，将所述输入多路复用器的第一输入连接到它的输出。
25.如权利要求24所述的时钟发生器，其中所述同步器电路还包括：
输出多路复用器控制电路，具有连接到所述上游抽头的第一输入，连接到所述移位寄存器的输出的第二输入，并且还具有输出，在这个输出上提供输出多路复用器选择信号；以及
输出多路复用器，具有连接到所述延迟电路的输出的第一输入，连接到所述基准电压源的第二输入，在上面提供内部时钟信号的输出，并且还具有选择端子，连接到所述输出多路复用器控制电路的输出，所述输出多路复用器根据所述输出多路复用器选择信号有选择地将所述第一或第二输入连接到所述输出。
26.如权利要求25所述的时钟发生器，其中所述输出多路复用器控制电路包括与逻辑门。
27.如权利要求24所述的时钟发生器，其中所述同步器电路的同步器输入电路包括正沿D触发器。
28.如权利要求24所述的时钟发生器，其中所述同步器电路的时钟相位跟踪电路包括：
与逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的所述下游抽头；
或逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的所述下游抽头；
正沿D触发器，具有连接到所述与逻辑门的输出的输入，连接到所述或逻辑门的第二输入的同相输出，以及还具有连接到所述与逻辑门的第二输入的反相输出；以及
负沿D触发器，具有连接到所述或逻辑门的输出的输入，以及同相输出，在这个同相输出上提供所述输入多路复用器控制信号。
29.如权利要求24所述的时钟发生器，其中所述同步器电路的移位寄存器包括多个串联的正沿D触发器。
30.如权利要求24所述的时钟发生器，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的两倍。
31.如权利要求24所述的时钟发生器，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的四倍。
32.一种存储器设备，包括：
地址总线；
控制总线；
数据总线；
连接到所述地址总线的地址解码器；
连接到所述数据总线的读/写电路；
连接到所述数据总线的数据驱动器电路；
连接到所述控制总线的控制电路；
连接到所述地址解码器、控制电路和读/写电路的存储器单元阵列；以及
连接到所述数据驱动器，提供内部时钟信号的时钟发生器，该时钟发生器包括：
延迟电路，具有输入和输出端子，并且还具有控制端子，在这个控制端子上施加多个控制信号以设置所述延迟电路的时间延迟；和
同步器电路，具有
同步器输入电路，具有在上面施加启动信号的输入，在上面施加第一时钟信号的时钟端子，以及响应所述第一时钟信号在上面连接所述启动信号的输出；
移位寄存器，具有连接到所述同步器输入电路的输出的输入端子，输出端子，以及在上面施加第二时钟信号的时钟端子，所述移位寄存器响应所述第二时钟信号将施加到所述输入端子的逻辑电平移到所述输出端子，所述移位寄存器还具有上游抽头和下游抽头，在第一和第二时刻分别在这些抽头上连接通过所述移位寄存器传播的所述逻辑电平；
输入多路复用器，具有在上面施加所述第二时钟信号的第一输入，连接到基准电压源的第二输入，连接到所述延迟电路的输入的输出，并且还具有选择端子，所述输入多路复用器根据输入多路复用器控制信号有选择地将所述第一或第二输入连接到所述输出；以及
输入多路复用器控制电路，具有连接到所述下游抽头的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有连接到所述输入多路复用器的选择端子的输出，响应连接到所述下游抽头的第一逻辑电平，所述输入多路复用器控制电路用于产生输入多路复用器控制信号，将所述输入多路复用器的第二输入连接到它的输出，并且进一步用于产生相位同步器信号来跟踪所述第二时钟信号相对于所述第一时钟信号的上升或下降沿的相位关系，响应连接到所述下游抽头的第二逻辑电平，所述输入多路复用器控制电路用于在所述同步器信号的基础之上产生输入多路复用器控制信号，在提供相对于所述输入多路复用器控制电路跟踪的第一时钟信号的上升或下降沿具有相位关系的输出时钟信号的时刻，将所述输入多路复用器的第一输入连接到它的输出。
33.如权利要求32所述的存储器设备，其中所述同步器电路还包括：
输出多路复用器控制电路，具有连接到所述上游抽头的第一输入，连接到所述移位寄存器的输出的第二输入，并且还具有输出，在这个输出上提供输出多路复用器选择信号；以及
输出多路复用器，具有连接到所述延迟电路的输出的第一输入，连接到所述基准电压源的第二输入，在上面提供内部时钟信号的输出，并且还具有选择端子，连接到所述输出多路复用器控制电路的输出，所述输出多路复用器根据所述输出多路复用器选择信号有选择地将所述第一或第二输入连接到所述输出。
34.如权利要求33所述的存储器设备，其中所述同步器电路的所述输出多路复用器控制电路包括与逻辑门。
35.如权利要求32所述的存储器设备，其中所述同步器电路的所述同步器输入电路包括正沿D触发器。
36.如权利要求32所述的存储器设备，其中所述同步器电路的所述时钟相位跟踪电路包括：
与逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的所述下游抽头；
或逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的所述下游抽头；
正沿D触发器，具有连接到所述与逻辑门的输出的输入，连接到所述或逻辑门的第二输入的同相输出，并且还具有连接到所述与逻辑门的第二输入的反相输出；以及
负沿D触发器，具有连接到所述或逻辑门的输出的输入，以及同相输出，在这个同相输出上提供所述输入多路复用器控制信号。
37.如权利要求32所述的存储器设备，其中所述同步器电路的所述移位寄存器包括多个串联的正沿D触发器。
38.如权利要求32所述的存储器设备，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的两倍。
39.如权利要求32所述的存储器设备，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的四倍。
40.一种基于处理器的系统，包括：
具有处理器总线的处理器；
连接到所述处理器总线的系统控制器，所述系统控制器具有外围设备端口，所述系统控制器还包括连接到系统存储器端口的控制器；
连接到所述系统控制器的所述外围设备端口的至少一个输入设备；
连接到所述系统控制器的所述外围设备端口的至少一个输出设备；
连接到所述系统控制器的所述外围设备端口的至少一个数据存储设备；
连接到所述系统控制器的用于在其上发送存储器请求和响应的存储器总线；以及
连接到所述存储器总线的多个存储器模块，所述多个模块中的每一个都具有多个存储器设备和存储器集线器，该存储器集线器通过存储器设备总线连接到所述多个存储器设备，以访问所述多个存储器设备，所述存储器集线器包括：
连接到所述数据驱动器，提供内部时钟信号的时钟发生器，该时钟发生器包括：
延迟电路，具有输入和输出端子，并且还具有控制端子，在该控制端子上面施加控制信号来设置所述延迟电路的时间延迟；以及
同步器电路，具有
同步器输入电路，具有在上面施加启动信号的输入，在上面施加第一时钟信号的时钟端子，以及响应所述第一时钟信号在上面连接所述启动信号的输出；
移位寄存器，具有连接到所述同步器输入电路的输出的输入端子，输出端子，以及在上面施加第二时钟信号的时钟端子，所述移位寄存器响应所述第二时钟信号将施加到所述输入端子的逻辑电平移到所述输出端子，所述移位寄存器还具有上游抽头和下游抽头，在第一和第二时刻分别在这些抽头上连接通过所述移位寄存器传播的所述逻辑电平；
输入多路复用器，具有在上面施加所述第二时钟信号的第一输入，连接到基准电压源的第二输入，连接到所述延迟电路的输入的输出，并且还具有选择端子，所述输入多路复用器根据输入多路复用器控制信号有选择地将所述第一或第二输入连接到所述输出；以及
输入多路复用器控制电路，具有连接到所述下游抽头的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有连接到所述输入多路复用器的所述选择端子的输出，响应连接到所述下游抽头的第一逻辑电平，所述输入多路复用器控制电路用于产生输入多路复用器控制信号，将所述输入多路复用器的第二输入连接到它的输出，并且进一步用于产生相位同步器信号来跟踪所述第二时钟信号相对于所述第一时钟信号的上升或下降沿的相位关系，响应连接到所述下游抽头的第二逻辑电平，所述输入多路复用器控制电路用于在所述同步器信号的基础之上产生输入多路复用器控制信号，在提供相对于所述输入多路复用器控制电路跟踪的第一时钟信号的上升或下降沿具有相位关系的输出时钟信号的时刻，将所述输入多路复用器的第一输入连接到它的输出。
41.如权利要求40所述的基于处理器的系统，其中所述存储器集线器的所述同步器电路还包括：
输出多路复用器控制电路，具有连接到所述上游抽头的第一输入，连接到所述移位寄存器的输出的第二输入，并且还具有输出，在这个输出上提供输出多路复用器选择信号；以及
输出多路复用器，具有连接到所述延迟电路的输出的第一输入，连接到所述基准电压源的第二输入，在上面提供内部时钟信号的输出，并且还具有选择端子，连接到所述输出多路复用器控制电路的输出，所述输出多路复用器根据所述输出多路复用器选择信号有选择地将所述第一或第二输入连接到所述输出。
42.如权利要求41所述的基于处理器的系统，其中所述同步器电路的所述输出多路复用器控制电路包括与逻辑门。
43.如权利要求40所述的基于处理器的系统，其中所述同步器电路的同步器输入电路包括正沿D触发器。
44.如权利要求40所述的基于处理器的系统，其中所述同步器电路的所述时钟相位跟踪电路包括：
与逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的所述下游抽头；
或逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的所述下游抽头；
正沿D触发器，具有连接到所述与逻辑门的输出的输入，连接到所述或逻辑门的第二输入的同相输出，并且还具有连接到所述与逻辑门的第二输入的反相输出；以及
负沿D触发器，具有连接到所述或逻辑门的输出的输入，以及同相输出，在这个同相输出上提供所述输入多路复用器控制信号。
45.如权利要求40所述的基于处理器的系统，其中所述同步器电路的所述移位寄存器包括多个串联的正沿D触发器。
46.如权利要求40所述的基于处理器的系统，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的两倍。
47.如权利要求40所述的基于处理器的系统，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的四倍。
48.一种存储器集线器，包括：
存储器总线接口，所述存储器集线器通过这个接口接收存储器请求并提供存储器响应；
本地存储器总线接口，连接到所述存储器总线接口，通过这个本地存储器接口发送存储器设备命令、地址和数据信号，每个信号都具有与至少一个其它信号的时序关系；
延迟电路，连接到所述本地存储器总线接口，以改变至少一个信号的所述时序关系，该延迟电路具有输入和输出端子，并且还具有在上面施加控制信号来设置所述延迟电路的时间延迟的控制端子；以及
同步器电路，包括：
同步器输入电路，具有在上面施加启动信号的输入，在上面施加第一时钟信号的时钟端子，以及响应所述第一时钟信号在上面连接所述启动信号的输出；
移位寄存器，具有连接到所述同步器输入电路的输出的输入端子，输出端子，以及在上面施加第二时钟信号的时钟端子，所述移位寄存器响应所述第二时钟信号将施加到所述输入端子的逻辑电平移到所述输出端子，所述移位寄存器还具有上游抽头和下游抽头，在第一和第二时刻分别在这些抽头上连接通过所述移位寄存器传播的所述逻辑电平；
输入多路复用器，具有在上面施加所述第二时钟信号的第一输入，连接到基准电压源的第二输入，连接到所述延迟电路的输入的输出，并且还具有选择端子，所述输入多路复用器根据输入多路复用器控制信号有选择地将所述第一或第二输入连接到所述输出；以及
输入多路复用器控制电路，具有连接到所述下游抽头的输入，在上面施加所述第二时钟信号的时钟端子，并且还具有连接到所述输入多路复用器的选择端子的输出，响应连接到所述下游抽头的第一逻辑电平，所述输入多路复用器控制电路用于产生输入多路复用器控制信号，将所述输入多路复用器的第二输入连接到它的输出，并且进一步用于产生相位同步器信号来跟踪所述第二时钟信号相对于所述第一时钟信号的上升或下降沿的相位关系，响应连接到所述下游抽头的第二逻辑电平，所述输入多路复用器控制电路用于在所述同步器信号的基础之上产生输入多路复用器控制信号，在提供相对于所述输入多路复用器控制电路跟踪的第一时钟信号的上升或下降沿具有相位关系的输出时钟信号的时刻，将所述输入多路复用器的第一输入连接到它的输出。
49.如权利要求48所述的存储器集线器，其中所述同步器电路还包括：
输出多路复用器控制电路，具有连接到所述上游抽头的第一输入，连接到所述移位寄存器的输出的第二输入，并且还具有输出，在这个输出上提供输出多路复用器选择信号；以及
输出多路复用器，具有连接到所述延迟电路的输出的第一输入，连接到所述基准电压源的第二输入，在上面提供内部时钟信号的输出，并且还具有选择端子，连接到所述输出多路复用器控制电路的输出，所述输出多路复用器根据所述输出多路复用器选择信号有选择地将所述第一或第二输入连接到所述输出。
50.如权利要求49所述的存储器集线器，其中所述输出多路复用器控制电路包括与逻辑门。
51.如权利要求48所述的存储器集线器，其中所述同步器电路的所述同步器输入电路包括正沿D触发器。
52.如权利要求48所述的存储器集线器，其中所述同步器电路的所述时钟相位跟踪电路包括：
与逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的下游抽头；
或逻辑门，具有第一和第二输入，并且还具有输出，所述第一输入连接到所述移位寄存器的下游抽头；
正沿D触发器，具有连接到所述与逻辑门的输出的输入，连接到所述或逻辑门的第二输入的同相输出，并且还具有连接到所述与逻辑门的第二输入的反相输出；以及
负沿D触发器，具有连接到所述或逻辑门的输出的输入，以及同相输出，在这个同相输出上提供所述输入多路复用器控制信号。
53.如权利要求48所述的存储器集线器，其中所述同步器电路的所述移位寄存器包括多个串联的正沿D触发器。
54.如权利要求48所述的存储器集线器，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的两倍。
55.如权利要求48所述的存储器集线器，其中所述第二时钟信号的时钟频率是所述第一时钟信号的时钟频率的四倍。
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