CN1965397A - 减少低k旋涂介电膜中的裂纹 - Google Patents

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Abstract

本发明涉及最小化低k电介质聚合物中的裂纹的工艺。在示范性实施方案中，提出了在半导体衬底(200)上形成置于用氧化硅SiOx (220)钝化的金属层上的复合电介质(230、240、250、260)的方法。该方法包含：在用等离子体沉积的氧化硅SiOx (220)保护的金属层(210)上沉积第一预定厚度的第一层旋涂电介质(310、320)。接着，第二预定厚度的薄应力释放层(240)被置于(330)第一层旋涂电介质(230)上。在该薄应力释放层(230)上，沉积(340、350)第三预定厚度的第二层。低k旋涂电介质可包括甲基倍半硅氧烷和氢倍半硅氧烷。

Description

减少低k旋涂介电膜中的裂纹
本发明涉及半导体加工。更具体而言，本发明涉及最小化低k介电聚合物的裂纹的工艺。
电子行业持续依赖于半导体技术的进展，以在更紧凑区域内实现具有更多功能的器件。对于许多应用，实现具有更多功能的器件需要将大量电子器件集成到单个硅晶片内。随着硅晶片的给定面积电子器件数目的增大，制造工艺变得更加困难。
已经制造了许多类型的半导体器件，这些半导体器件在许多领域有着各种应用。这种硅基半导体器件经常包括金属氧化物半导体场效应晶体管(MOSFET)，例如p沟道MOS(pMOS)、n沟道MOS(nMOS)与互补MOS(CMOS)晶体管、双极晶体管、BiCMOS晶体管。这些MOSFET器件包含介于导电栅和类似硅的衬底之间的绝缘材料，因此这些器件通常称为IGFET(绝缘栅FET)。
这些半导体器件中每一个通常包含其上形成多个有源器件的半导体衬底。特定有源器件的具体结构可能随器件类型而改变。例如，在MOS晶体管中，有源器件通常包含源区和漏区以及调制该源区和漏区之间的电流的栅电极。
此外，这些器件可以是通过多种晶片制造工艺，例如CMOS、BiCMOS、双极等生产的数字或模拟器件。衬底可以是硅、砷化镓(GaAs)或适用于在其上制造微电子电路的其他衬底。
随着器件尺寸缩小到亚微米水平，在尺寸为几个微米的器件中可以忽视的诸如电容的电学特性变得显著。例如，在0.20μm以下工艺中，人们再度关注具有低介电常数(即“低k”)的材料。
亚微米器件工艺的一个目标是维持栅电容的水平，同时最小化栅源电容以及栅漏电容。电容随氧化物变薄而增大的关系式为：
栅漏电容对于晶体管性能而言尤为重要，因为该电容在切换期间由于Miller效应而被放大。例如，在一系列逻辑级中，加载于前一逻辑级的等效电容为栅源电容乘以1加上晶体管增益这个因子。如果晶体管增益为100，则观察到的输入电容将为栅漏电容的101倍。由此期望不改变趋于增大该电容的参数。因此，使用具有更低介电常数的介电材料降低该电容。优选地在集成电路设计中尽可能地使用k更低的材料，从而最小化寄生电容。
在半导体行业中，对于具有更低介电常数的改善的绝缘材料的需求日益增长。四分之一微米以下或更小器件对于低k材料的需求，已经引起人们再度关注诸如甲基倍半硅氧烷(methyl silsesquioxane，MSQ)和氢倍半硅氧烷(hydrogen silsesquioxane，HSQ)的旋涂电介质。HSQ的介电常数为2.8-2.9。HSQ的经验化学式为(HSiO3/2)n。HSQ可以作为用于制造多级(multi-level)半导体器件的级间(inter-level)电介质。低k材料较氧化硅或氮化硅通常致密度更低。部分这些低k材料通过设计被制成多孔的。这些材料的多孔性趋于使其机械强度退化。
需要使已经被旋转涂敷于金属线上的聚合物材料的机械强度改善。在制造多级半导体器件时，需要在各个工艺步骤确保结构的完整性，从而排除化学污染。将电介质沉积为三层复合物减小了氢倍半硅氧烷低k电介质出现裂纹的可能性。其间夹入了含硅电介质的薄韧性应力释放层的两层HSQ或其他合适的低k电介质，防止了应力所致裂纹并增大金属间电介质的机械强度，且由此改善器件完整性。
在根据本发明的示范性实施方案中，提出了一种在半导体衬底上形成复合电介质的方法，其中该复合电介质被置于用等离子体沉积氧化硅(SiOx)钝化的金属层上。该方法包括在金属层上沉积第一预定厚度的第一层旋涂电介质，其中该金属层被等离子体沉积的氧化硅保护。第二预定厚度的薄应力释放层置于该旋涂电介质上。第三预定厚度的第二层旋涂电介质沉积于该应力释放层上。本实施方案的特征包括，在沉积之后固化该第一层和第二层旋涂电介质。
在另一个实施方案中，提出了在晶片衬底上的半导体器件内的金属线之间形成级间绝缘的方法。该方法包括：通过PEVD以第一预定厚度将第一氧化硅层沉积于金属线上以及金属线之间的空间。将第二预定厚度的第一层低k电介质聚合物旋涂到该氧化硅层上。在氮气气氛中，固化该第一层低k电介质聚合物。通过PECVD将第三预定厚度的第二氧化硅层沉积于第一层低k电介质聚合物上。在该第二氧化硅层上，以第四预定厚度将第二层低k电介质聚合物旋涂到该第二氧化硅层上。在氮气气氛中固化该第二层低k电介质聚合物。将第五预定厚度的PETEOS层沉积于该第二层低k电介质聚合物上。
在又一个实施方案中，提供了具有覆盖金属层的电介质结构的半导体器件，其中该金属层被氧化硅层钝化。该电介质结构包含第一厚度的第一层低k电介质。第二厚度的应力释放层覆盖该第一层低k电介质。第三厚度的第二层低k电介质覆盖该应力释放层。本实施方案的特征包括置于该第二层低k电介质上的绝缘层。
本发明的上述概述并非旨在代表本发明的各个公开实施方案或各个方面。在下述图示以及详细描述中提供了其他方面及示范性实施方案。
参考结合附图对本发明各种实施方案的下述详细描述，可以更彻底地理解本发明，附图中：
图1(现有技术)示出了传统工艺的剖面裂纹；
图2为根据本发明的示范性三层复合结构的剖面图；以及
图3为根据本发明的示范性工艺的流程图。
已经发现，本发明可用于克服与使用低k聚合物旋涂电介质相关的挑战。
在用于制造CMOS器件的示范性工艺中，提倡使用低k电介质氢倍半硅氧烷聚合物(HSQ)。HSQ被旋转涂敷在已经通过等离子体沉积工艺涂敷于金属线上的HRI(高折射率)氧化硅SiO2(x＜2)上。根据下述示范性过程，以420℃将该电介质层在氮气气氛中烘烤。涂敷了HSQ的晶片在加热板上在氮气气氛下以如下顺序被加热：1500C下60秒、2500C下60秒、以及3500C下60秒。最后，该晶片在炉中在氮气气氛下以4200C烘烤15至30分钟。不同程度稀释的聚合物(DOWCORNING的)FOx-25与FOx-24产生厚度从7000埃至2000埃的膜。对FOx-25与FOx-24膜的研究已经表明，固化厚度大于5000埃的膜趋于形成裂纹。参考图1。在传统工艺的示例中，结构100描述了由PETEOS(由等离子体增强化学气相沉积方法沉积的等离子体增强四乙氧基硅烷)形成的绝缘层110以及金属线120。PETEOS的厚度约为0.4μm。该厚度可根据具体工艺而变大或变小。厚度约等于或小于PETEOS(约0.2μm至约0.4μm)的第一层高折射率(HRI)膜130被毯式沉积在包含PETEOS 110和金属线120的衬底上。HRI(高折射率)膜130含有氧化硅，其中硅原子的比例高于化学式SiOx(其中x＜2)所代表的。HRI硅具有Si-Si键，在本领域中为公知的吸湿剂。
高折射率硅是指具有更高比例的Si-Si键的硅。Si-Si键比例更高导致折射率更大。然而，已知与氧氮化硅(silicon oxynitride)或氮化硅相比，HRI硅具有更低的应力、更低的介电常数、更理想的机械性能。出于相同的原因，SiOx或者SiO2或未掺杂氧化硅也优于氮化物。就本发明而言，在三层复合物中，更重要的是具有低的介电常数以及优秀的机械性能。通过称为PEVCD的等离子体增强化学气相沉积工艺，由SiH4、N2O和N2的混合物沉积该HRI硅。在HRI膜上，如前所述地旋转涂敷约0.4至1.0μm的旋涂玻璃(SOG)层140并烘烤至4200C。在该特定工艺中，该SOG层可以是FOx-25或FOx-24。约0.4m的第二PETEOS层150沉积在SOG层140上。为了制造下一级，通过对PETEOS进行反应离子蚀刻而形成接触。毯式沉积金属。描绘图案并重复HRI沉积，随后旋转涂敷低k SOG，用于进行第二级制造。然而，厚度大于0.5μm的SOG膜具有形成裂纹的趋势，如示例性裂纹160所示。为了制造多级半导体器件，在各个工艺步骤的结构完整性必须得到保证以防止化学污染。
已经表明，通过将低k的金属间电介质SOG沉积为三层复合物，可以减轻与MSQ和HSQ低k电介质相关联的裂纹，其中该三层复合物包含低k绝缘体形成的两个不同层以及薄的中间应力释放层，该应力释放层为具有优秀机械性能的等离子体沉积含硅层。
参考图2。在根据本发明的示范性实施方案中，金属线210已被提供在PETEOS衬底层200上。随后则如前所述沉积约0.2μm至约0.4μm的HRI氧化硅220。诸如HSQ(约0.2μm至约0.55μm)的低k电介质层230被旋涂于220上，并在氮气下以4200C烘烤(如图1中先前示例工艺中所示)。在该低k电介质层230上，通过PECVD沉积更薄的HRI氧化硅电介质层240。该层厚度范围优选地为约0.025μm至约0.1μm。这些层也可包含富硅的氧化物或二氧化硅。
当最小化介电常数并不重要时，在备选工艺中，可以使用氮化硅和氧氮化硅。然而，氮化硅和氧氮化硅具有更大的应力，还具有更高的介电常数。在一些示例工艺中，这些性能是可以接受的。
在HRI氧化硅层240上，如前所述旋转涂敷第二层低k电介质HSQ 250(约0.2μm至约0.55μm)并固化至4200C。接着，在第二层低k电介质250上沉积PETEOS(约0.4m)260或其他合适的氧化硅类型电介质，从而为下一个金属级制造提供表面。尽管这里未示出，可以如前所述那样，利用后续的金属沉积和图形蚀刻以及相同的电介质组的顺序沉积。在本示例中，示出了单个金属层，然而本发明不限于此。现代半导体器件具有多个层。一些半导体器件可具有两个层，一些可具有三个层，而另一些可具有三个以上的层。
在具体示范性工艺中，通过在HRI氧化硅钝化的金属线上旋转涂敷约0.51μm的FOx-25膜，制作出绝缘体厚度超过1微米的金属-低k绝缘体结构。根据FOx专用协议，该结构在约420℃的温度下在氮气气氛中进行烘烤。在该低k膜上在约400℃下(由SiH4+N2O+N2)等离子体沉积约0.052μm的高折射率(HRI)SiOx(x＜2)电介质。
随后涂敷约0.52μm的第二层FOx-25，并如前所述将其固化至约420℃。这样沉积的厚度约为0.51+0.052+0.52＝1.082微米的复合电介质层在后续工艺步骤中不会出现裂纹。
在另一个示范性工艺中，发现具有等离子体沉积未掺杂硅玻璃(USG)的薄中间层的类似低k复合结构，也可以承受后续工艺步骤而不出现裂纹。通常用SiO2或SiOx表示的USG也是从SiH4+N2O+N2获得的，但是是在高于HRI的频率下沉积的。该USG具有相当的机械性能。USG的氧含量高于HRI的氧含量。然而，不同的功率设置确保SiH4分子的更彻底氧化(SiH4+N2O+N2  SiO2+H2O+N2)，以得到更类似SiO2的结构。HRI材料可用于三层复合物，但不能用于冶金和PETEOS上，其中具有Si-Si键的HRI可吸收水。
图3为根据本发明的示范性工艺的流程图。对于被等离子体增强沉积高折射率(HRI)玻璃涂覆的特定金属层(现代工艺中可能不止一个金属层)，旋转涂敷一层低k电介质310。该低k膜在氮气气氛中固化320。在固化之后，沉积非常薄的含硅电介质层330。可以使用硅的各种氧化物。涂覆该含硅电介质可以采用等离子体增强沉积或化学气相沉积(CVD)。第二低k电介质旋涂层被涂覆于该含硅电介质上340。该第二低k电介质旋涂层在氮气气氛中被固化350。对于多个金属层，附加的电介质被沉积到该第二低k电介质旋涂层上350。该附加的电介质可以是PETEOS或其他合适的材料。参考图2。随后重复该过程。
尽管已经参考多个具体示范性实施方案描述了本发明，本领域技术人员将会理解，在不脱离由权利要求界定的本发明的精神和范围的情况下，可以对本发明进行许多改变。

Claims (24)

1.一种在半导体衬底(200)上形成置于用氧化硅SiOx(220)钝化的金属层(220)上的复合电介质(230、240、250)的方法，该方法包括：
在用沉积的氧化硅SiOx钝化的金属层上沉积(310)第一预定厚度的第一层旋涂电介质；
形成(330)置于该第一层旋涂电介质上的第二预定厚度的薄应力释放层；以及
在该应力释放层上沉积(340)第三预定厚度的第二层旋涂电介质。
2.权利要求1所述的方法，其中沉积该第一层旋涂电介质进一步包括在沉积之后固化(320)该第一层旋涂电介质；且其中沉积该第二层旋涂电介质进一步包括在沉积之后固化(350)该第二层旋涂电介质。
3.权利要求1所述的方法，其中所述旋涂电介质是包含至少下述材料之一的旋涂玻璃(SOG)：甲基倍半硅氧烷和氢倍半硅氧烷。
4.权利要求3所述的方法，其中每层旋涂电介质的厚度为约0.2μm至约0.55μm。
5.权利要求1所述的方法，其中该应力释放层包括：等离子体沉积的二氧化硅、富硅的氧化物以及SixOy。
6.权利要求1所述的方法，其中由下述方法之一沉积该应力释放层：化学气相沉积(CVD)和等离子体增强化学气相沉积(PECVD)。
7.权利要求6所述的方法，其中该应力释放层沉积厚度为约0.25μm至约1.0μm。
8.一种制造半导体器件的方法，该方法包括：
在用氧化硅SiOx钝化的金属层上沉积第一预定厚度的第一层低k旋涂电介质并且在氮气气氛中固化该第一层旋涂电介质；
通过等离子体沉积形成置于该第一层旋涂电介质上的第二预定厚度的应力释放层；以及
在该应力释放层上沉积第三预定厚度的第二层旋涂电介质并且在氮气气氛中固化该第二层旋涂电介质。
9.权利要求8所述的方法，其中该应力释放层包含下述材料中的至少一种：二氧化硅或富硅的氧化物SiOx＜2。
10.权利要求8所述的方法，其中旋涂电介质包含下述材料中的至少一种：甲基倍半硅氧烷(MSQ)和氢倍半硅氧烷(HSQ)。
11.权利要求8所述的方法，其中由下述方法之一沉积该应力释放层：化学气相沉积(CVD)和等离子体增强化学气相沉积(PECVD)。
12.一种在晶片衬底上半导体器件内金属线之间形成级间绝缘的方法，该方法包括：
通过PECVD在金属线上以及金属线之间的空间以第一预定厚度沉积第一氧化硅层；
以第二预定厚度在该第一氧化硅层上旋涂第一层低k电介质聚合物；
在氮气气氛中固化该第一层低k电介质聚合物；
通过PECVD以第三预定厚度在该第一层低k电介质聚合物上沉积第二氧化硅层；
以第四预定厚度将第二层低k电介质聚合物旋涂到该氧化硅层上；
在氮气气氛中固化该第二层低k电介质聚合物；以及
以第五预定厚度将PETEOS层沉积于该第二层低k电介质聚合物上。
13.权利要求12所述的方法，其中第一氧化硅层和第二氧化硅层包含下述材料中的至少一种：HRI硅和USG。
14.权利要求13所述的方法，其中第一层低k电介质聚合物和第二层低k电介质聚合物包含下述材料中的至少一种：MSQ和HSQ。
15.权利要求14所述的方法，其中
第一氧化硅层的第一预定厚度为约0.2μm至约0.4μm；
第一层低k电介质聚合物的第二预定厚度为约0.2μm至约0.8μm；
第二氧化硅层的第三预定厚度为0.02μm至约0.15μm；
第二层低k电介质聚合物的第四预定厚度为约0.2μm至约0.8μm；以及
PETEOS的第五预定厚度为约0.3μm至约0.7μm。
16.权利要求15所述的方法，其中在氮气气氛中固化包括，
在其下侧以约150℃加热晶片衬底约1分钟；
进一步在其下侧以约250℃加热该晶片衬底约1分钟：
进一步在其下侧以约350℃加热该晶片衬底约1分钟；并且
在炉中以约420℃烘烤该晶片衬底约15分钟至约30分钟。
17.一种具有置于使用第一氧化硅层(220)钝化的金属层(210)上的电介质结构的半导体器件，该电介质结构包括：
第一厚度的第一低k电介质层(230)；
置于该第一低k电介质层上的第二厚度的应力释放层(240)；以及
置于该应力释放层(240)上的第三厚度的第二层低k电介质(250)。
18.权利要求17所述的半导体器件，进一步包含置于该第二层低k电介质上的绝缘层(260)。
19.权利要求17所述的半导体器件，其中该绝缘层包含PETEOS。
20.权利要求17所述的电介质结构，其中低k电介质包含下述材料中的一种或多种：甲基倍半硅氧烷、氢倍半硅氧烷。
21.权利要求18所述的电介质结构，其中低k电介质为旋涂涂层。
22.权利要求17所述的电介质结构，其中该应力释放层包含下述材料中的至少一种：二氧化硅、富硅的氧化物以及SixOy。
23.权利要求20所述的电介质结构，其中由下述方法之一沉积该应力释放层：化学气相沉积(CVD)和等离子体增强化学气相沉积(PECVD)。
24.权利要求18所述的半导体器件，其中
第一层低k电介质的第一厚度为约0.2μm至约0.8μm；
应力释放层的第二厚度为0.02μm至约0.15μm；
第二层低k电介质的厚度为约0.2μm至约0.8μm；以及
绝缘层的厚度为约0.3μm至约0.7μm。
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