CN1968014A

CN1968014A - 校准电路和备有校准电路的半导体装置

Info

Publication number: CN1968014A
Application number: CN200610163591.XA
Authority: CN
Inventors: 藤泽宏树; 余公秀之
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-10-17
Filing date: 2006-10-17
Publication date: 2007-05-23
Anticipated expiration: 2026-10-17
Also published as: DE102006048846A1; US7595645B2; DE102006048846B4; JP2007110615A; US20070143052A1; CN1968014B; JP4618600B2

Abstract

一种校准电路，每次转换阻抗调整用代码，都使阻抗调整用晶体管一起变成非活性。通过使阻抗调整用晶体管一起变为非活性而返回到初始设定电位后，根据阻抗调整用代码转换晶体管的状态。晶体管转换时，从初始设定电位通过起动转换时不会发生噪声。因为不发生噪声，比较器总是进行稳定的比较判定，得到能稳定输出。

Description

校准电路和备有校准电路的半导体装置

发明领域

本发明涉及一种半导体装置，特别涉及一种能调整输出电路阻抗的校准电路和备有该电路的半导体装置。

背景技术

最近，电子系统高速化，构成系统的半导体装置之间的数据传输速度也正在非常快的高速化。为了实现这种超高速数据传输，所以采用小振幅数据信号，进而使半导体装置间的传输路径阻抗和半导体装置的输出电路的输出阻抗匹配。通过阻抗匹配，不给小振幅的数据信号造成失真地进行传输而使数据传输高速化。如果半导体装置间的传输路径和半导体装置的输出阻抗不匹配时，由于传输过程中数据波形变钝，发生过渡特性的上冲(overshoot)或下冲(under shoot)，不能高速传输数据。

这样，为了使传输路径的阻抗和驱动传输路径的输出电路的输出阻抗匹配，就需要调整半导体装置的输出阻抗，并使其与传输路径阻抗匹配。半导体装置输出阻抗的调整，一般采用叫做校准电路的电路来实行。关于这类校准电路，已有文献1(特开平07-142985)、文献2(特开2005-065249)、以及文献3(特开平11-027132)。

现有文献1，刊载了和输出电路相同地设置在电源电压和接地电压之间并由基准电阻和晶体管群构成的校准电路。在该校准电路中，显示了降低晶体管转换时发生噪声的技术。这一校准电路根据比较电路对输出电压与基准电压比较后的输出，控制晶体管群的导通/非导通。由具有相同的大驱动能力的大晶体管组和是小驱动能力的具有各自不同驱动能力的小晶体管组构成这晶体管群。

小晶体管组具备与二进制成比例的驱动能力，并根据二进制表示的计数器信号转换每一个晶体管的导通/非导通。大晶体管组通过用十进制抑制每一个晶体管的导通/非导通的转换，降低晶体管转换时发生的噪声。可是，转换大驱动能力晶体管时的噪声虽减少了，但仍然发生噪声。并且，还产生增加对十进制用的各个晶体管必须进行驱动的晶体管个数，增加驱动器电路的这个新问题。

现有文献2，公开了一种通过与基准电压比较，并由计数器产生阻抗控制码来控制晶体管导通，控制阻抗的技术。现有文献3，公开了一种具备上拉/下拉用晶体管和根据比较电路的结果进行计数的计数电路，把计数电路的计数结果输入到晶体管栅极来控制晶体管阻抗的阻抗匹配电路。可是，在上述的文献中，仍然存在晶体管转换导通/非导通时发生噪声的问题。

图1中模式地表示该晶体管转换导通/非导通时发生的噪声。例如，在用5个晶体管构成校准电路的情况下，也按16∶8∶4∶2∶1的比率构成这5个晶体管的电流驱动能力。这样通过设晶体管的电流驱动能力为按照二进制之比，就能够对应于控制信号的各个位来控制晶体管。该晶体管的控制信号从01111(二进制)变为10000(二进制)，在最高位的控制信号比其它位早输入的情况下，校准电路的总电流驱动能力变化为15→31→16(十进制)(下面，信号系列用二进制表示，其它用十进制表示)。

这样，在转换控制信号期间，有很大的电流驱动能力变化，发生很大的电位变化造成噪声。相反，控制信号从10000变为01111，在最高位的控制信号比其它位晚输入的情况下，校准电路的总电流驱动能力变化为16→31→15。这样，在转换控制信号期间，就有很大的电流驱动能力变化，发生很大的电位变化造成噪声。这样就有如图1所示在转换控制信号期间发生很大的噪声，不能正确校准的这个问题。

在噪声除去的观点中，有现有文献4(特开2000-353941)。该文献4记载着产生第一取样保持信号、而后的第二取样保持信号、和使第一取样保持信号延迟后的第三取样保持信号的技术。通过用电平转换装置把第三取样保持信号的后半部分转换为第二取样保持信号电平以减少噪声的影响。

如上所述，校准电路通过按照控制信号使晶体管导通/非导通进行阻抗的匹配。因此，就有在转换晶体管时发生噪声，不能正确校准的这个问题。

发明内容

鉴于上述问题，本发明课题是下述那样构成的，即，在晶体管的状态转换时，一旦设定全部晶体管为非活性并恢复初始设定后，通过设定晶体管的状态为所希望的状态再进行阻抗调整。通过形成这种结构，提供一种使电位电平从规定电平(初始设定电平)转变而不受晶体管转换时的噪声的影响，比较器经常进行稳定的比较判定，获得稳定输出的校准电路以及具备这些校准电路的半导体装置。

为了解决上述课题，本发明基本上采用下述记载的技术。当然，在不脱离本技术宗旨的范围内能进行各种变更的应用技术也包括在本申请内。

本发明的校准电路，其特征是具备：连接校准用端子的复制电路、比较所述校准端子的电位和基准电位的比较器、根据所述比较器的输出进行计数动作的计数器、以及根据从所述计数器来的计数输出和掩码信号输出阻抗控制信号以控制所述复制电路阻抗的控制电路，所述计数输出改变时，根据所述掩码设定所述阻抗控制信号为初始状态。

在本发明的校准电路中，其特征是，所述复制电路由并联连接的多个晶体管构成，所述多个晶体管通过给各自的栅极输入所述阻抗控制信号而变为导通或非导通来控制所述复制电路的阻抗。

在本发明的校准电路中，其特征是，所述复制电路是实质上与输出电路末级负载侧结构相同的结构，并插入在所述校准用端子与电源电位之间。

在本发明的校准电路，其特征是，所述复制电路是实质上与输出电路末级驱动器侧结构相同的结构，并插入在所述校准用端子与接地电位之间。

本发明的校准电路，其特征是具备：连接电源电位与校准端子之间的上拉电路、比较所述校准端子的电位和基准电位的比较器、根据所述比较器的输出进行计数动作的计数器、以及根据从所述计数器来的计数输出和掩码信号输出阻抗控制信号以控制所述上拉电路阻抗的控制电路，所述计数输出改变时，根据所述掩码信号设定所述阻抗控制信号为初始状态。

在本发明的校准电路中，其特征是还具备：第2上拉电路、下拉电路、比较所述第2上拉电路和所述下拉电路的接点电位与基准电位的第2比较器、根据所述第2比较器的输出进行计数动作的第2计数器、以及根据从所述第2计数器来的第2计数器输出和第2掩码信号输出第2阻抗控制信号以控制所述下拉电路阻抗的第2控制电路，所述第2计数输出改变时，根据所述第2掩码信号设定所述第2阻抗控制信号为初始状态。

在本发明的校准电路中，其特征是，所述上拉电路是实质上与输出电路末级负载侧结构相同的结构，并插入在所述校准用端子与电源电位之间。

在本发明的校准电路中，其特征是，所述第2上拉电路是实质上与输出电路末级负载侧结构相同的结构，并插入在所述下拉电路一端与电源电位之间。

在本发明的校准电路中，其特征是，所述下拉电路是实质上与输出电路末级驱动器侧结构相同的结构，并插入在所述第2上拉电路的一端与接地电位之间。

本发明的半导体装置，其特征是，具备上述的任一项所述的校准电路。

本发明的校准电路的控制方法，其特征是，具备：判定第1电路和复制电路的接点电位与基准电位的电位差，产生指示计数动作的计数指示信号的步骤；根据所述计数指示信号进行计数并输出计数数值的步骤；按照所述计数数值调整所述复制电路的阻抗的步骤，在输出所述计数数值的步骤中，在所述计数数值改变的期间，输出所述计数数值作为初始设定值。

在本发明的校准电路的控制方法中，其特征是，所述第1电路是电阻，所述复制电路是实质上与输出电路末级负载侧结构相同的结构，使所述输出电路末级负载侧的阻抗与所述电阻具有的阻抗相等。

在本发明的校准电路的控制方法中，其特征是，还具备：给第2复制电路输入所述计数数值，并固定阻抗的步骤；判定所述第2复制电路和第3复制电路的接点电位与基准电位的电位差，产生指示计数动作的第2计数指示信号的步骤；根据所述第2计数数值指示信号进行计数并输出第2计数数值的步骤；按照所述第2计数数值调整所述第3复制电路的阻抗的步骤，在输出所述第2计数数值的步骤中，在所述第2计数数值改变的期间，输出所述第2计数数值作为初始设定值。

在本发明的校准电路的控制方法中，其特征是，所述第2复制电路是实质上与输出电路末级负载侧结构相同的结构，所述第3复制电路是实质上与输出电路末级的驱动器侧结构相同的结构，由此使所述第2复制电路的阻抗和所述第3复制电路的阻抗与所述电阻具有的阻抗相等。

本发明的校准动作，一旦使复制电路缓冲晶体管非活性化后就调整阻抗。校准用针ZQ的电平和复制电路接点A的电平恢复到作为规定电平的接地电平或者VDD电平以后，通过设定为所希望的电位(VDD/2)，就能够实现阻抗的调整。因此，不受复制电路缓冲晶体管转换噪声影响，而且校准用针ZQ的电平和接点A的电平能够输出稳定了的电平，比较器总是获得能稳定的比较判定效果。

附图说明

图1是现有例子的转换晶体管导通/非导通时发生的噪声的模式图。

图2是按照本发明的校准动作中的校准用接点的电位变化图。

图3是校准电路图。

图4是上拉电路图。

图5是下拉电路图。

图6是上拉用的控制电路图。

图7是下拉用的控制电路图。

图8是在上拉电路侧的校准动作时序图。

图9是在下拉电路侧的校准动作时序图。

具体实施方式

下面，参照图2～图9详细说明本发明的最佳实施方式。图2表示按照本发明的校准动作中的校准电位变化。本发明的校准动作的特征是，一旦电位恢复到初始设定电位以后，就作为所希望的设定电位。图2是按照本发明的校准动作中的校准用接点的电位变化图。图3表示校准电路图，图4表示上拉电路图，图5表示下拉电路图，图6表示上拉用的控制电路图，图7表示下拉用的控制电路图，图8表示上拉电路侧的校准动作时序图，图9表示下拉电路侧的校准动作时序图。

图3表示的校准电路内置在半导体装置内，由上拉电路301、302，下拉电路303，计数器304、305，比较器306、307，电阻308、309，控制电路310、311构成。来自该校准电路的阻抗控制信号DRZQ(DRZQP1～DRZQP5和DRZQN1～DRZQN5)也提供给输出电路。阻抗控制信号DRZQP(DRZQP1～DRZQP5)作为构成输出电路末级负载侧的晶体管栅极信号使用。阻抗控制信号DRZQN(DRZQN1～DRZQN5)作为构成输出电路末级驱动器侧的晶体管栅极信号使用。阻抗控制信号DRZQP和DRZQN分别把输出电路的负载侧、驱动器侧的阻抗设定为最佳值。

半导体装置的校准用针ZQ用外部电阻R连接到接地电位GND。在校准用针ZQ与电源电位VDD之间设有上拉电路301。因此，校准用针ZQ用上拉电路301连接到电源电位VDD，用外部电阻R连接到接地电位GND。通过调整使该校准用针ZQ的电位成为电源电位的一半VDD/2，使上拉电路30的阻抗等于外部电阻R。电阻308和电阻309串联连接在电源电位VDD与接地电位GND之间，它是从二个电阻接点输出基准电位Vref的基准电位产生电路。这里例如，基准电位Vref产生VDD/2。

比较器306比较判定输入的校准用针ZQ电位和基准电位Vref，输出了输出COMP1。借助于比较器306的输出COMP1和动作信号ACT1，计数器304开始计数动作。这里例如，将计数器304初始设定为全部高电平(11111)，使输出COMP1的低电平进行递减计数动作，以输出COMP1的高电平进行递增计数动作。从计数器304输出最低位信号DRZQIP1～最高位信号DRZQIP5。进而，计数器304输出反转掩码信号DRZQPIB，用于屏蔽计数器信号转换的定时。

控制电路310输入最低位信号DRZQIP1～最高位信号DRZQIP5和反转掩码信号DRZQPIB，输出阻抗控制信号DRZQP1～DRZQP5。上拉电路301、302分别输入阻抗控制信号DRZQP1～DRZQP5，并根据被输入的阻抗控制信号DRZQP1～DRZQP5，通过使与各个位对应的晶体管成为导通/非导通来调整阻抗。

还有，在电源电位VDD与接点A之间设置上拉电路302，在接点A与接地电位GND之间设置下拉电路303，从而构成复制缓冲器。把接点A的电位和基准电位Vref输入到比较器307并加以比较判定。根据比较器307的输出COMP2和动作信号ACT2，计数器305开始计数动作。这里例如，将计数器305初始设定为全部低电平(00000)，就视为以输出COMP2的低电平进行递减计数动作，以输出COMP2的高电平进行递增计数动作。从计数器305输出最低位信号DRZQIN1～最高位信号DRZQIN5。进而，计数器305输出掩码信号DRZQNIT，用于屏蔽计数器信号转换的定时。

控制电路311输入最低位信号DRZQIN1～最高位信号DRZQIN5和掩码信号DRZQNIT，输出阻抗控制信号DRZQN1～DRZQN5。下拉电路303输入DRZQN1～DRZQN5，并根据输入的阻抗控制信号DRZQN1～DRZQN5，通过使与各个位对应的晶体管成为导通/非导通来调整阻抗。

利用图4详细说明上拉电路301、302。上拉电路301、302由于结构相同，所以只说明上拉电路301。上拉电路301由多个(图4中为5个)P沟道晶体管401～405和电阻Rp构成。各个P沟道晶体管401～405的源极共同连接到电源电位VDD，其漏极共同连接到电阻Rp的一端。电阻Rp的另一端连接到校准用针ZQ。给P沟道晶体管401～405的栅极分别输入适当的阻抗控制信号DRZQP1～DRZQP5。由于阻抗控制信号DRZQP是二进制的位组成，所以对应的晶体管尺寸也设定为相当于二进制的尺寸。

例如，若设晶体管401的尺寸为W/L，则晶体管402的尺寸为2W/L、晶体管403的尺寸为4W/L、晶体管404的尺寸为8W/L、晶体管405的尺寸为16W/L，即为2(n-1)次方的尺寸。分别设定使晶体管的阻抗比为2的(n-1)次方。电阻Rp的另一端连接到校准用针ZQ，上拉电路301起到沿电源电位方向提高(上拉)校准用针ZQ电位的作用。

这些上拉电路301、302是与输出电路末级负载侧的结构相同的结构，也是输出电路末级负载侧的复制电路。后述的下拉电路303是与输出电路末级驱动器侧的结构相同的结构，也是输出电路末级驱动器侧的复制电路。因此，把各个上拉电路301、302和下拉电路303简称为复制(replica)电路。并且，将由上拉电路302和下拉电路303构成的缓冲器称为输出电路的复制缓冲器。这里的上拉电路301、302和下拉电路303分别是输出电路的复制电路，并且与输出电路结构相同是理想的，但并不需要完全同样，实质上相同就行。所谓实质上相同，就是其尺寸按比例缩小也行，电压电流特性也同等级。

利用图5详细说明下拉电路303。下拉电路303由多个(图5中为5个)N沟道晶体管501～505和电阻Rn构成。各个N沟道晶体管501～505的源极共同连接到接地电位GND，其漏极共同连接到电阻Rn的一端。电阻Rn的另一端连接到接点A。给N沟道晶体管501～505的栅极分别输入适当的阻抗控制信号DRZQN1～DRZQN5。阻抗控制信号DRZQN因为是二进制的位组成，所以对应的晶体管尺寸也是相当于二进制的尺寸。

例如，若设晶体管501的尺寸为W/L，则晶体管502的尺寸为2W/L、晶体管503的尺寸为4W/L、晶体管504的尺寸为8W/L、晶体管505的尺寸为16W/L，即为2(n-1)次方的尺寸。分别设定使晶体管的阻抗比为2的(n-1)次方。电阻Rn的另一端连接到校准用针ZQ，下拉电路303起到沿接地电位方向降低(下拉)校准用针ZQ电位的作用。

利用图6详细说明控制电路310。控制电路310由5个OR电路601～605构成。从计数器304共同提供反转掩码信号DRZQPIB，同时从计数器304将位信号DRZQIP1～DRZQIP5分别输入到OR电路。从OR电路601～605输出阻抗控制信号DRZQP1～DRZQP5。如图4所示，提供给上拉电路301和下拉电路303的阻抗控制信号DRZQP1～DRZQP5，分别控制对应位的P沟道晶体管401～405。

反转掩码信号DRZQPIB为高电平时，阻抗控制信号DRZQP1～DRZQP5全都变为高电平。因此，晶体管401～405全部为关断状态。也就是说变为与初始设定条件相同。反转掩码信号DRZQPIB为低电平时，阻抗控制信号DRZQP1～DRZQP5变为对应的位信号DRZQIP1～DRZQIP5。晶体管401～405根据各自栅极所输入的阻抗控制信号DRZQP1～DRZQP5变为接通或关断状态。

利用图7详细说明控制电路311。控制电路311由5个AND电路701～705构成。从计数器305共同提供反转掩码信号DRZQNIT，同时从计数器305分别提供位信号DRZQIN1～DRZQIN5。从AND电路701～705输出阻抗控制信号DRZQN1～DRZQN5。如图5所示，提供给下拉电路303的阻抗控制信号DRZQN1～DRZQN5，分别控制对应位的N沟道晶体管501～505。

掩码信号DRZQNIT为低电平时，阻抗控制信号DRZQN1～DRZQN5全都变为低电平。因此，晶体管501～505全部为关断状态。也就是说变为与初始设定条件相同。掩码信号DRZQNIT为高电平时，阻抗控制信号DRZQN1～DRZQN5变为对应的位信号DRZQIN1～DRZQIN5。晶体管501～505根据各自栅极所输入的阻抗控制信号DRZQN1～DRZQN5变为接通或关断状态。

接着，利用图8、图9的时序图说明本发明的校准动作。图8表示动作信号ACT1被活化，与校准用针ZQ连接的上拉侧阻抗调整动作时的时序图。该时序图表示着从计数器304来的位信号DRZQIP1～DRZQIP5及反转掩码信号DRZQPIB、从控制电路310来的阻抗控制信号DRZQP1～DRZQP5及校准用针ZQ的电位。图9表示动作信号ACT2被活化，下拉侧阻抗调整动作时的时序图。该时序图表示着从计数器305来的位信号DRZQIN1～DRZQIN5及掩码信号DRZQNIT、从控制电路311来的阻抗控制信号DRZQN1～DRZQN5及接点A的电位。

所谓校准动作就是，设置输出电路的复制电路，并产生使复制电路最佳化的控制信号。而且借助于此最佳控制信号，把输出电路的阻抗调整到最佳。因而，在电源投入时和复位时等的设定时进行。为了以更高精度进行设定，即使在实际动作中定期地进行校准动作也是可取的。如图3所示，在校准用针ZQ外加外部电阻R的状态下实施校准动作。作为该外部电阻R，必须采用输出电路所要求的电阻值。通过把这样所得的阻抗控制信号DRZQP1～DRZQP5和阻抗控制信号DRZQN1～DRZQN5作为输出电路的各晶体管的栅极控制信号，能把输出电路的阻抗调整到最佳值。

通过用外部指令指示校准动作的方法开始校准动作。接着，动作信号ACT1被活化并开始计数器304的计数动作。这时动作信号ACT2为非活化状态。图8所示，作为计数器304的初始设定，假设位信号DRZQIP1～DRZQIP5为全部高电平(11111)、反转掩码信号DRZQPIB为高电平并且将上拉电路301的晶体管全部设定为关断状态。校准用针ZQ的电位是接地电位GND，由于低于基准电位Vref，所以比较器306的输出COMP1是低电平，计数器304进行递减计数，输出(11110)。

将从计数器304来的位信号DRZQIP(11110)、反转掩码信号DRZQPIB输入到控制电路310。在位信号DRZQIP转换到(11110)的期间，反转掩码信号DRZQPIB变为高电平。在该高电平期间，上拉电路301的晶体管全都是关断状态，校准用针ZQ的电位变成与初始状态相同的接地电位GND。信号转换以后，由于反转掩码信号DRZQPIB变为低电平，就从控制电路310输出位信号DRZQIP(11110)作为阻抗控制信号DRZQP(11110)。根据阻抗控制信号DRZQP(11110)通过上拉电路301的晶体管进行接通/关断，决定校准用针ZQ的电位。

根据阻抗控制信号DRZQP(11110)，上拉电路301、302的晶体管401变为接通状态、晶体管402、403、404和405变为关断状态。晶体管401的尺寸是最小单位的W/L，驱动能力很小，校准用针ZQ的电位成为稍微高于接地电位GND的电位。不过仍然低于基准电位Vref，所以比较器306的输出COMP1照旧是低电平，计数器304还是递减计数，并输出(11101)。

从计数器304来的位信号DRZQIP(11101)和反转掩码信号DRZQPIB输入到控制电路310。在位信号DRZQIP从(11110)变化为(11101)的期间，反转掩码信号DRZQPIB变为高电平。在该高电平期间，上拉电路301的晶体管全都是关断状态，校准用针ZQ的电位一旦返回到接地电位GND(恢复初始设定)。由于反转掩码信号DRZQPIB变为低电平，就从控制电路310输出位信号DRZQIP(11101)作为阻抗控制信号DRZQP(11101)。

该反转掩码信号DRZQPIB变为高电平的时间可以任意决定，并作为消除因位信号DRZQIP1～DRZQIP5转换发生的噪声所需要的时间。反转掩码信号DRZQPIB的周期与位信号DRZQIP1～DRZQIP5转换的周期相同。也就是说，和作为递增计数动作或者递减计数动作的计数动作的周期同步。

输入阻抗控制信号DRZQP(11101)的上拉电路301、302的晶体管402为接通状态，晶体管401、403、404和405变为关断状态。晶体管402的尺寸为2W/L，校准用针ZQ的电位为高于位信号DRZQIP(11110)状态的电位然而低于基准电位Vref的电位。因此，比较器306的输出COMP1照旧是低电平，计数器304还是递减计数，并输出位信号DRZQIP(11100)。

通过顺序重复这些动作，计数器304进行递减计数，根据计数数值顺序变为接通状态，使得上拉电路301的晶体管的全部驱动能力增大。如图8所示，随着进行计数动作，上拉电路301的阻抗慢慢降低，每个计数动作虽然一旦变成接地电位，但校准用针ZQ的电位还慢慢上升。

这样在本发明中，在从计数器输出的计数数值变化的期间，可根据反转掩码信号，进行晶体管的初始设定。例如，计数数值的位信号从(10000)变为(01111)时，晶体管的全部电流驱动能力从16开始，一旦所有晶体管变为关断状态，以后变为设定值。即晶体管的全部电流驱动能力变化为16→0→15。在现有例中，根据位信号的定时，其晶体管的全部电流驱动能力在从16→0→15到16→31→15的广大范围内变化。因而，转换时发生的噪声也在从16→0→15到16→31→15的广大范围内变化。

本发明的转换时发生的噪声，若设经常转换后的电流驱动能力为N，就是0→N。其结果，(1)晶体管一旦关断，初始设定电位总是在上升方向单向变化。进而，(2)已设定的晶体管阻抗变为比外部电阻大或者大约相等的值。因而，克服该外部电阻的阻抗而不会产生过渡特性上冲。在后述的下拉电路中，根据同样的理由，相反也没有产生过渡特性下冲。因而，比较器能够输出正确的比较结果。

通过重复递减计数，晶体管的电流驱动能力增加，校准用针ZQ的电位大于基准电位Vref时，比较器306的输出为高电平，相反计数器304进行递增计数，这样根据校准用针ZQ的电位与基准电位Vref的大小，比较器306的输出变成低电平/高电平，计数器304进行递减/递增计数。其结果，校准用针ZQ的电位变成在基准电位Vref(＝VDD/2)附近稳定。

校准用针ZQ的电位在基准电位Vref(＝VDD/2)附近稳定时，动作信号ACT1就被非活化。因为动作信号ACT1被非活化，计数器304停止计数动作，其计数值固定。进而通过确定阻抗控制信号DRZQP1～DRZQP5的电平，上拉电路的阻抗值调整完毕并予以固定。这时将上拉电路301、302的阻抗固定为等于外部电阻R的值。上拉电路处于固定的状态下，动作信号ACT2被活化，接着执行下拉电路的阻抗调整。

图9表示在动作信号ACT1被非活化，动作信号ACT2被活化的状态下，连接着接点A的下拉侧阻抗调整动作。图表示从计数器305来的位信号DRZQIN1～DRZQIN5和掩码信号DRZQNIT、从控制电路311来的阻抗控制信号DRZQN1～DRZQN5和接点A的电位。这时上拉电路302如上述那样由最佳的阻抗固定。

上拉电路301的校准动作一结束，动作信号ACT2就活化，计数器305开始计数动作。如图9所示，作为计数器305的初始设定，假设位信号DRZQIN1～DRZQIN5为全部低电平(00000)、掩码信号DRZQNIT为低电平并且下拉电路303的晶体管全都设为关断状态。因此，接点A的电位为VDD、比较器307的输出COMP2变为高电平，计数器305递减计数，并输出位信号DRZQIN(00001)。

将从计数器305来的位信号DRZQIN(00001)、掩码信号DRZQNIT输入到控制电路311。位信号DRZQIN转换为(00001)的期间，掩码信号DRZQNIT为低电平，阻抗控制信号DRZQN1～DRZQN5输出低电平。所以，低电平期间下拉电路303的晶体管全都是关断状态，接点A的电位变为与初始设定相同的电源电位VDD。由于掩码信号DRZQNIT为高电平，从控制电路311输出位信号DRZQIN(00001)作为阻抗控制信号DRZQN(00001)。根据阻抗控制信号DRZQN(00001)，通过下拉电路303的晶体管变为接通/关断，决定接点A的电位。

根据阻抗控制信号DRZQN(00001)，下拉电路303的晶体管501为接通状态，晶体管502、503、504和505为关断状态。晶体管501的尺寸是最小单位的W/L，且驱动能力很小，接点A的电位变为稍微低于电源电位VDD的电位。因为接点A的电位高于基准电位Vref，所以比较器307的输出COMP2照旧是高电平，进而计数器305进行递增计数，输出位信号DRZQIN(00010)。

将从计数器305来的位信号DRZQIN(00010)、掩码信号DRZQNIT输入到控制电路311。在位信号DRZQIN从(00001)变化为(00010)的期间，掩码信号DRZQNIT为低电平，阻抗控制信号DRZQN1～DRZQN5输出低电平。在其低电平期间，下拉电路303的晶体管全都是关断状态，接点A的电位再次一起返回到电源电位VDD。由于掩码信号DRZQNIT为高电平，从控制电路311输出位信号DRZQIN(00010)作为阻抗控制信号DRZQN(00010)。

该掩码信号DRZQNIT变为低电平的时间可以任意决定，并作为消除因位信号DRZQIN1～DRZQIN5转换发生的噪声所需要的时间。掩码信号DRZQNIT的周期与位信号DRZQIN1～DRZQIN5转换的周期相同。也就是说，和作为递增计数动作或者递减计数动作的计数动作的周期同步。

输入阻抗控制信号DRZQN(00010)的下拉电路303的晶体管502为接通状态，晶体管501、503、504和505变为关断状态。晶体管502的尺寸为2W/L，接点A的电位为低于位信号DRZQIN(00010)状态的电位而还高于基准电位Vref的电位。因此比较器307的输出COMP2照旧是高电平，计数器305还是递增计数，并输出(00011)。

通过顺序重复这些动作，计数器305进行递增计数，根据计数数值顺序变为接通状态，使得下拉电路303的晶体管的全部驱动能力增大。如图9所示，随着进行计数动作，下拉电路303的阻抗慢慢降低，每个计数动作虽然一旦变成电源电位，但接点A的电位还慢慢降低。

进而通过重复递增计数，晶体管的电流驱动能力增大，接点A的电位小于基准电位Vref时，比较器307的输出就变为低电平，计数器305相反地进行递减计数。这样根据接点A的电位和基准电位Vref的大小，比较器307的输出变为高电平/低电平，计数器305则进行递增/递减计数。其结果，接点A的电位就在基准电位Vref(＝VDD/2)附近稳定下来。

接点A的电位在基准电位Vref(＝VDD/2)附近稳定时，动作信号ACT2被非活化。由于动作信号ACT2被非活化，计数器305停止计数动作，其计数值固定。进而通过确定阻抗控制信号DRZQN1～DRZQN5的电平，下拉电路的阻抗值调整完毕。动作信号ACT2被非活化，并全都予以固定。

动作信号ACT1被活化时，校准上拉电路301、302的阻抗使其变成等于外部电阻R的值，并使之固定。进而，动作信号ACT2被活化时，下拉电路303也由上拉电路302的阻抗固定。其结果，上拉电路301、302和下拉电路303的阻抗都设定等于外部电阻R。通过设该阻抗控制信号DRZQP、DRZQN分别为输出电路的控制信号，对输出电路的阻抗进行调整。可获得具有已匹配阻抗的输出电路，能高速传输数据的半导体装置。

本发明的校准电路备有阻抗调整用晶体管，每次转换阻抗调整用编码，使阻抗调整用晶体管一次非活化。通过使阻抗调整用晶体管一次非活化，在恢复初始设定的电位以后，根据阻抗调整用代码转换晶体管的状态。

其结果，(1)晶体管一旦关断，校准用针ZQ和接点A的电位总是单向变化。进而，(2)已设定的阻抗，就上拉电路(或下拉电路)来说，变为比外部电阻大或者大约相等的值。因而，克服该外部电阻的阻抗而不会产生过渡特性上冲和下冲。这样一来，因为不发生噪声，比较器时常进行稳定的比较判定，获得能稳定输出的校准电路。获得具有这些校准电路并能高速传输数据的半导体装置。

上面，虽然详细叙述了本发明的优选实施方式，但是本申请并不限定于上述实施例，在不脱离本发明宗旨的范围内，可以进行各种各样变更并予以实施，当然这些应也包括在本发明里。

例如，上述实施方式中备有上拉电路301、302和下拉电路303。然而，也可以是仅仅设置上拉电路301，只对输出电路末级的负载侧阻抗进行校准。相反，也可以是把外部电阻R连接到电源电位，设置下拉电路而不用上拉电路301，只对输出电路末级的驱动器侧阻抗进行校准。

Claims

1、一种校准电路，其特征是，具备：

与校准用端子连接的复制电路；

比较器，其比较所述校准端子的电位和基准电位；

计数器，其根据所述比较器的输出进行计数动作；以及

控制电路，其根据从所述计数器来的计数输出和掩码信号输出阻抗控制信号，以控制所述复制电路的阻抗，

在所述计数输出改变时，根据所述掩码信号设定所述阻抗控制信号为初始状态。

2、根据权利要求1所述的校准电路，其特征是，

所述复制电路，由并联连接的多个晶体管构成，所述多个晶体管通过给各自的栅极输入所述阻抗控制信号变为导通或非导通来控制所述复制电路的阻抗。

3、根据权利要求2所述的校准电路，其特征是，

所述复制电路，为实质上与输出电路末级负载侧结构相同的结构，并插入在所述校准用端子与电源电位之间。

4、根据权利要求2所述的校准电路，其特征是，

所述复制电路为实质上与输出电路末级驱动器侧结构相同的结构，并插入在所述校准用端子与接地电位之间。

5、一种校准电路，其特征是，

连接在电源电位和校准用端子之间的复制电路；

比较器，其比较所述校准端子的电位和基准电位；

计数器，其根据所述比较器的输出进行计数动作；以及

所述计数输出改变时，根据所述掩码信号设定所述阻抗控制信号为初始状态。

6、根据权利要求5所述的校准电路，其特征是，

还具备第2上拉电路、下拉电路、比较所述第2上拉电路和所述下拉电路之间的接点电位与基准电位的第2比较器；根据所述第2比较器的输出进行计数动作的第2计数器；以及根据从所述第2计数器来的计数输出和第2掩码信号输出第2阻抗控制信号以控制所述下拉电路阻抗的第2控制电路，

所述第2计数输出改变时，根据所述第2掩码信号设定所述第2阻抗控制信号为初始状态。

7、根据权利要求6所述的校准电路，其特征是，

所述上拉电路为实质上与输出电路末级负载侧结构相同的结构，并插入在所述校准用端子与电源电位之间。

8、根据权利要求6所述的校准电路，其特征是，

所述第2上拉电路为实质上与输出电路末级负载侧结构相同的结构，并插入在所述下拉电路一端与电源电位之间。

9、根据权利要求6所述的校准电路，其特征是，

所述下拉电路为实质上与输出电路末级驱动器侧结构相同的结构，并插入在所述第2下拉电路与接地电位之间。

10、一种半导体装置，其特征是

与校准用端子连接的复制电路；

比较器，其比较所述校准端子的电位和基准电位；

计数器，其根据所述比较器的输出进行计数动作；以及

11、一种半导体装置，其特征是，具备：

连接在电源电位和校准用端子间的复制电路；

比较器，其比较所述校准端子的电位和基准电位；

计数器，其根据所述比较器的输出进行计数动作；以及

12、一种校准电路的控制方法，其特征是，具备：

判定第1电路和复制电路之间的接点电位与基准电位的电位差并产生指示计数动作的计数指示信号的步骤；

根据所述计数指示信号进行计数并输出计数数值的步骤；以及

按照所述计数数值调整所述复制电路的阻抗的步骤，

在输出所述计数数值的步骤中，在所述计数数值改变的期间，输出所述计数数值作为初始设定值。

13、根据权利要求12所述的校准电路的控制方法，其特征是，

所述第1电路是电阻，所述复制电路为实质上与输出电路末级负载侧结构相同的结构，而且使所述输出电路末级负载侧的阻抗与所述电阻具有的阻抗相等。

14、根据权利要求13所述的校准电路的控制方法，其特征是，还具备：

给第2复制电路输入所述计数数值并固定阻抗的步骤；

判定所述第2复制电路和第3复制电路之间的接点电位与基准电位的电位差，并产生指示计数动作的第2计数指示信号的步骤；

根据所述第2计数指示信号进行计数并输出第2计数数值的步骤；以及

按照所述第2计数数值调整所述第3复制电路阻抗的步骤，

在输出所述第2计数数值的步骤中，在所述第2计数数值改变的期间，输出所述第2计数数值作为初始设定值。

15、根据权利要求14所述的校准电路的控制方法，其特征是，

所述第2复制电路为实质上与输出电路末级负载侧结构相同的结构，所述第3复制电路为实质上与输出电路末级的驱动器侧结构相同的结构，而且使所述第2复制电路的阻抗和所述第3复制电路的阻抗与所述电阻具有的阻抗相等。