CN1969337A - 集成电路中的信号定时的重建 - Google Patents

Abstract

描述了改进的集成电路、存储器件、电路，以及数据方法，它们通过设置具有被可调延迟的输入和/或输出的接口，来帮助器件的信号定时的调节与重建。这允许本发明的实施例感测信号延迟并利用可调的输入或输出延迟来校正信号定时关系，从而使得设备的内部电路可接收正确定时的通信信号。在本发明的一个实施例中，利用寄存器为设备调节各个输入和/或输出信号的定时延迟。这提高了器件的稳健性及其对通信或数据破坏的抵抗力，从而能容许系统或通信总线更大范围的的环境条件和输入电容。

Description

集成电路中的信号定时的重建

发明技术领域

本发明一般涉及集成电路，并尤其涉及集成电路与存储器件的信号定时。

发明背景

制造商通常将其集成电路设计成使信号在电压和定时的特定范围内发生。这些信号范围被设计成在尽可能宽的系统与环境的范围中工作和通信。在许多情况下，在工作过程中，在到集成电路的接口上的多个信号在协调信令或通信中被使用，所使用的信号彼此之间具有固定的定时关系。被设计成在广泛应用中工作的一类集成电路是存储器件。

存储器件通常作为计算机中的内部存储区被提供。术语存储器标识以集成电路芯片形式出现的数据存储。现代电子学中使用许多不同类型的存储器，一种常见类型是RAM(随机存取存储器)。RAM在计算机环境中被特有地用作主存储器。RAM是指读和写存储器；即你既可以将数据写入RAM也可以从RAM读取数据。这与只允许你读取数据的只读存储器(ROM)形成对比。大多数RAM是易失性的，即意味着它需要稳定的电流来维持其内容。一关断电源，RAM中的所有数据将丢失。

计算机几乎总是包含小量的ROM来保持用于启动计算机的指令。不同于RAM，ROM不能被写入。EEPROM(电可擦除可编程只读存储器)是一类特别的非易失性ROM，可通过将其曝露于电荷来对其进行擦除。EEPROM包括大量具有电绝缘的栅(浮置栅)的存储单元。数据以浮置栅上的电荷的形式存储在存储单元中。通过专门的编程和擦除操作，电荷分别被输送至浮置栅或从浮置栅移走。其它类型的非易失性存储器包括，但不仅限于，聚合物存储器、铁电随机存取存储器(FeRAM)、奥弗辛斯基效应(Ovionics)统一存储器(OUM)，以及磁阻随机存取存储器(MRAM)。

另一类型的非易失性存储器是闪存。闪存是一种通常以块而不是以每次一个字节来擦除和重新编程的EEPROM，。典型的闪存包括含有大量存储单元的存储器阵列。每个存储单元包括能够保持电荷的浮置栅场效应晶体管。单元中的数据由浮置栅中电荷的有或无来确定。这些单元通常被分组为叫做“擦除块”的节。闪存阵列的存储单元通常被安排成“NOR(或非)”构架(每个单元直接耦合到位线)或“NAND(与非)”构架(单元耦合成单元“串”，从而每个单元间接耦合到位线，且进行存取需要激活该串的其它单元)。通过给浮置栅充电，擦除块内的每个单元可在随机的基础之上被电编程。通过块擦除操作，电荷可从浮置栅被去除，其中擦除块中的所有浮置栅存储单元在单次操作中被擦除。

在操作中，集成电路或存储器件的接口通常被设计成以封闭的信号定时关系来工作，从而与其中放置了该集成电路或存储器件的系统或通信总线互通命令和数据。如果通信信号与控制线的定时关系没有保持，则所互通的数据或命令可能会失效或被破坏。在通常为了允许高速数据传送而具有非常精确的信号定时的现代同步存储器类型尤为如此。

许多状况和环境条件会影响在系统或通信总线中工作的集成电路或存储器件所体验的通信环境和实际信号定时。这包括，但不仅限于，工作电压电平、系统布局、材料、温度，以及湿度。特别地，集成电路在给定系统或通信总线中的其接口和控制线上所体验的电容对实际信号定时可能具有强大的影响。

针对上述这些可变的信号条件，大多数集成电路和存储器件被其制造商设计成具有一定范围的其可接受的相对信号定时。这提供了误差裕量以避免了定时违反，并考虑到了实际的信号条件。然而，在现代的高速存储器件和系统越来越高的速度和定时要求下，实际环境和系统条件对信号定时的影响增大了。因此，给定存储器件的相对信号定时要求越来越可能被违反，这增加了系统出错和数据丢失的可能性。使问题更复杂的实情是，不是所有的信号都受到同样的影响，从而导致对于给定的存储器件和系统，一条或多条信号线具有更大的延迟。

因为上述原因，以及下面提到的通过阅读和理解本说明书将为本领域的技术人员所显见的其它原因，在本领域内需要改进的信号定时调节装置和方法用于调节信号定时偏差并允许集成电路和存储器件在宽泛的环境和系统中工作。

发明概要

本发明解决了上述关于信号定时偏差和在宽泛的环境和系统中操作集成电路和存储器件的问题以及其它问题，并且通过阅读和学习以下说明可理解本发明。

根据本发明实施例的集成电路、存储器件、控制电路，或方法通过提供具有被可调延迟的输出和输入的接口来帮助集成电路和存储器件的信号定时的调节与重建。这允许本发明的实施例感测信号延迟并利用可调延迟来校正信号定时关系，以使设备的内部电路能发送和接收正确定时的通信信号。在本发明的一个实施例中，利用寄存器为设备调节各个输入信号的定时延迟。这提高了存储器件的稳健性及其对通信或数据破坏的抵抗力，从而使得能容许系统或通信总线更大范围的环境条件和输入电容。

对于一个实施例，本发明提供了一种操作集成电路设备的方法，包括：在多条信号线上接收第一多个信号，确定这第一多个信号的相对定时，以及响应于这第一多个信号的相对定时来确定这多个信号线的第一信号线子集所需的延迟。

对于另一实施例，本发明提供了一种集成电路，包括具有多条信号线的接口，其中该接口的一条或多条信号线具有选择性可调延迟。

对于另一实施例，本发明提供了一种存储器件，包括含有多个存储单元的存储器阵列，具有多条信号线的存储器接口，其中该存储器接口的一条或多条信号线具有选择性可调延迟，并且该存储器件适用于选择性地调节这一条或多条选择性可调信号线的定时延迟。

对于又一实施例，本发明提供了一种用于操作集成电路的方法，包括：在具有多条信号线的接口上接收多个信号，并通过延迟在这多条信号线中的一条或多条信号线上接收的信号来选择性地调节一条或多条信号线。

对于另一实施例，本发明提供了一种用于操作集成电路的方法，包括：通过插入延迟来延迟将在接口的多条信号线上发送的多个信号的信号子集，并在接口上发送这这多个信号，从而来选择性地调节这多条信号线中的一条或多条信号线。

对于又一实施例，本发明提供了一种用于操作存储器件的方法，包括：在具有多条信号线的接口上接收多个信号，并通过延迟在这多条信号线中的一条或多条信号线上接收到的信号来选择性地调节这一条或多条信号线。

对于另一实施例，本发明提供了一种校正信号线延迟的方法，包括：在接口接收多个信号，并选择性地延迟这多个信号中的一个或多个信号。

还描述并要求保护其它实施例。

附图简述

图1详述了具有闪存器件和电容效应的系统。

图2详述了闪存器件的数据写操作的信号定时。

图3详述了受电容和/或环境延迟影响的闪存器件的数据写操作的信号定时。

图4详述了根据本发明的实施例的对闪存器件的数据写操作的信号的电容和/或环境延迟的调节。

图5详述了根据本发明实施例的闪存器件的数据写操作的经调节的信号定时。

图6A-6D详述了本发明的实施例的信号延迟元件。

图7A-7C详述了根据本发明实施例的输入延迟电路和延迟调节寄存器。

图8详述了根据本发明实施例的信号延迟调节的流程图。

图9详述了根据本发明实施例的电子系统的框图。

发明具体描述

在以下优选实施例的详细说明中，参照了构成此说明的一部分、并在其中以示例方式示出了可在其中实施本发明的具体优选实施例的附图。充分详细地描述了这些实施例以使本领域技术人员能够实施本发明，需要理解的是也可使用其它实施例并且可进行逻辑的、机械的以及电的改动而不会背离本发明的精神实质和范围。因此以下详述不应在限定的意义上来理解，且本发明的范围只由权利要求书与其等效技术方案来限定。

根据本发明实施例的集成电路、存储器件、控制电路或方法通过提供具有可调延迟的输入和/或输出的接口来帮助器件的信号定时的调节与重建。尤其是用于诸如闪存器件或闪存系统(两个或多个闪存器件耦合到闪存控制器的起到单个闪存器件作用的闪存系统)等存储器件的可调延迟的接口。这允许本发明的实施例感测信号延迟并利用可调输入延迟来校正信号定时关系，以使器件的内部电路能接收和/或发送正确定时的通信信号。在本发明的一个实施例中，利用寄存器为设备调节各个输入或输出信号的定时延迟。这提高了器件的稳健性及其对通信或数据破坏的抵抗力，从而使得能容许系统或通信总线更大范围的环境条件和输入电容。

图1是具有耦合到通信总线114的一个或多个设备的系统100的简图。在图1中的系统100中，通信总线114被耦合到处理器102和多个外围设备。图1中的外围设备包括，但不仅限于，闪存器件104、106、108，伪静态RAM器件(PSRAM)110，以及外围应用处理器或专用集成电路(ASIC)112。处理器102通过通信总线114与包括闪存器件104、106以及108在内的一个或多个外围设备通信并控制它们。处理器通过通信总线114指挥与其耦合的外围设备的操作，通过通信总线114的信号线向当前选择的外部设备的接口发送和接收命令、地址以及数据。需要注意的是，其它外围设备、存储器件(包括但不仅限于，RAM存储器件、ROM存储器件、闪存器件以及闪存卡)，以及专用设备也可以耦合到通信总线114。需要注意的是外围或存储器件可通过接口电路或诸如闪存卡的闪存控制器等控制器间接地耦合到通信总线114。需要注意的是处理器102也可以替换为通信总线控制器或存储器控制器。还需要注意的是，得益于本公开，系统100的其它构架、接口以及将处理器102耦合到外围设备的方式(诸如直接耦合的各总线和信号线等)是可能的并且对本领域的技术人员应该是显见的。

诸如图1中的系统100中所示的通信总线114通常包括用于与它们相耦合的处理器102和外围设备通信的多条信号线。这些信号线可包括但不仅限于地址总线、数据总线、组合的地址/数据线，和/或控制线。如上所述，诸如工作电压电平、系统布局、材料、温度、湿度以及电容等多种环境条件可影响通信总线114的信号线上的信号的相对定时、以及它们何时被启用的外围设备(例如通信总线114的存储器件104)接收到。同样如上所述的，存储器件在给定系统或通信总线中的其接口和控制线上所体验的电容对实际信号定时尤其具有强大影响。在图1中列出了由于系统100与通信总线114的各种方面引起的电容影响的典型值，诸如由于每个存储器件的接口/连接以及通信总线的材料和布局所引起的电容等。添加到通信总线114的每个器件都增加了通信总线114上的其它器件所见的总电容。另外，电容和其它延迟环境因素对通信总线114中的每条信号线是不一致的，因此处理器和外围设备到通信总线114的接口上所见的延迟是不一致的。因此，由于影响信号线的具体电容与其它具体环境因素，通信总线114上不同信号线(控制线、地址线，或数据线)通常将体验到不同的延迟。需要注意的是，耦合到通信总线114的设备所见的信号线延迟受通信总线上设备的增加和/或减少影响，从而通信总线114上的设备的增加和/或减少对信号定时甚至系统100的正确操作具有影响。

本发明实施例的集成电路与存储器件利用其接口的输入和/输出上的可调延迟来帮助信号定时和正确的信号定时关系的调节和重建。这是通过可调地延迟信号以校正和恢复信号定时关系来完成的。这允许集成电路或存储器件在具有不同环境和信号延迟的广泛应用中能正确地工作。

图2示出了从处理器102通过通信总线114输出到选定的外围设备的典型的闪存写命令波形200的简图。为了讨论，闪存器件104将被用作被启用的外围设备。在图2中，闪存写命令波形200详述了代表放在具有多条地址线(未单独示出)的通信总线114的地址总线部分上的地址的地址总线波形202。数据总线波形204代表放在具有多条数据线(未单独示出)的通信总线114的数据总线部分上的数据。还详述了有效低电位芯片启用信号(CE)206和有效低电位写启用信号(WE)208。写命令波形200的格式化一般随闪存器件而改变并取决于其制造商的定时规范。

操作期间，CE信号206首先被拉低以选择闪存器件104。然后地址信号202被放在地址总线上，通常首先是行地址，接着是列地址(未示出)。在通常由闪存器件104的行存取等待时间指定的预定的一段时间后，一般在列地址被放在地址总线上的同时，WE信号208变为有效低电位，这指定发生了写命令。一旦列地址已被指定，且写命令已给出，要写到闪存器件104中的数据即被放到数据总线204上。WE命令变为有效低电位与要写的数据被要求在数据总线204上有效之间的时间通常取决于闪存器件的列存取等待时间。在数据信号204已经在数据总线上有效了指定的保持时间后，允许WE信号208与CE信号206变为无效，通常WE信号208首先变为无效，以终止写命令。

需要注意的是，以上示例作说明之用，并且得益于本公开，存储器件尤其是闪存器件使用的其它命令、信号以及数据通信是可能的，且将为本领域的技术人员所显见。

图3示出了受通信总线114的信号线延迟(由于电压、布局、湿度、电容，或其它环境因素)影响的典型的闪存写命令波形300的简图。在图3中，闪存写命令波形300详述了地址总线波形302、数据总线波形304、有效低电位芯片启用信号(CE)306，以及有效低电位写启用信号(WE)308。地址总线302、数据总线304、CE 306以及WE 308信号每一个都被示为重叠的上与下信号示出，其中下信号是由闪存器件104输出到通信总线114上的信号而上信号是闪存器件104从通信总线114接收的信号。输出到通信总线114上的写命令波形300如其制造商的定时规范对闪存器件的要求来格式化。图3上标出的时间差310、312、314、316详述了每个单独信号上可能由环境因素引起的信号延迟。在图3中，示出了地址总线302与数据总线304被延迟了2.5纳秒310、316。CE 306信号被示为相对于其相对其它信号应该发生的时间延迟了-1.5纳秒312，而WE信号延迟了2.5纳秒314，因此WE信号308在CE信号308释放以后是有效的，这导致闪存器件104的这些信号有定时违反318。需要注意的是，地址总线310与数据总线316的时延会各自变化，虽然它们在图3中被示为同样是2.5纳秒。还需要注意的是，诸如WE 308与CE 306信号等器件的控制信号由于控制信号的典型因素一般更可能被不一致地影响。这些因素包括，但不仅限于，非一致路由、不同类型的驱动器与输入缓冲器的使用、布局考虑、信号电压电平，以及不利用可置于高阻抗输入状态下的缓冲器而要求一个以上外围设备在通信总线上同时进行接收等等。

图4示出了在本发明的实施例中被校正的延迟的闪存写命令波形400的简图。在图4中，闪存写命令波形400详述了地址总线波形402，数据总线波形404，有效低电位芯片启用信号(CE)406，以及有效低电位写启用信号(WE)408。地址总线402、数据总线404、CE 406，以及WE 408信号每一个都被示为重叠的中、上和下信号。中信号代表输出到通信总线114上的信号；上信号是闪存器件104从通信总线114接收的信号；而下信号代表经包含本发明的实施例的闪存器件校正的信号。图4上标出的上和中信号之间的时差详述了由环境因素引起的每个单独信号上的信号延迟410、412、414，416。如图3中所述的，地址总线402与数据总线404被示出延迟2.5纳秒410，416，CE 406信号被示出延迟-1.5纳秒412，而WE信号被示出延迟2.5纳秒414，从而导致定时违反418。

在图4中，通过选择性地延迟从数据总线114内部地接收到闪存器件104的一个或多个信号，来校正受延迟影响的信号并恢复这些信号的相对定时和有效性。尤其在图4中，受负信号延迟影响的、相对于其它信号提前的CE信号408被延迟，以校正来自通信总线114的存储命令/数据的信号的相对定时。标记在经校正的下CE信号408上的时间差420示出了CE信号408被延迟了4.0纳秒以校正其被引起的-1.5纳秒的延迟以及其它信号线的2.5纳秒的延迟，使其进入正确的定时对准。

图5示出了经本发明的闪存器件实施例的选择性延迟的接口校正恢复的内部接收的闪存写命令波形500。在经校正的内部闪存写命令波形500中示出了地址总线波形502、数据总线波形504、有效低电位芯片启用信号(CE)506，以及有效低电位写启用信号(WE)508。如图4和5中所详述的、在本发明的存储器件实施例的接口/输入处延迟选定信号将可校正结果所得的命令或数据波形。经校正的命令或数据波形在其通过通信总线114的过程中仍将被延迟，例如图4与图5中闪存写命令波形400，500中平均为2.5纳秒。然而，如其制造商的定时规范对闪存器件所要求的，经校正的波形500在其相对定时中仍是有效的，并允许从处理器或存储控制器102通过通信总线114到本发明的闪存器件实施例104的正确通信。在以上详述的图3到5中的示例中，输入信号被可调地延迟以校正相对信号定时并补偿信号延迟，需要注意的是虽然输出延迟通常与所插入的输入延迟相反，但是从器件的接口输出的信号在以类似的方式输出之前也能通过延迟插入来校正，从而系统信号线延迟在信号被放到通信总线114的信号线上之前被补偿。

在决定通过插入输入或输出延迟来校正通信交互(命令或数据事务)的哪个(些)信号时，系统100或单个存储器件104可使用多种方法。可以启动这种校正的时间包括，但不仅限于，系统100的上电、各个存储器件104的启用或选定、接收到专门的命令或信号时、特定电压或定时条件的发生、定时失败的发生、对系统100的第一次插入时，或在连续或周期的基础上。校正哪些定时信号的分析与选择也可以发生在存储器件104中或处理器102内，并之后通过通信总线114被加载进存储器件104中。

在本发明的一个实施例中，这种用于校正的分析选择一个通常为通信交换的初始信号的参考或基准信号。然后参考这个选定的基准信号分析在存储器件104处接收到通信交换/交互的其它信号的相对定时，以确定它们的相对延迟以及它们相对于基准参考信号离它们的指定定时有多近。在分析信号的相对定时中，在本发明的一些实施例中可使用计数器来参考信号何时发生并与内部记录的信号定时要求相对比。在一个实施例中，计数器由时钟信号参考来递增，并在接收到基准参考信号(诸如在通信交换的初始信号)时开始计数，。从这个定时分析中，通过将测得定时与器件的指定信号定时要求相对比以找出信号与指定定时要求的偏移量，从而来选择需要校正的信号。然后所需的延迟自动被插入到所有可调信号输入或者，在一替换实施例中，信号延迟只在信号偏离达到与指定定时的偏离的阈值水平时才被插入。在一个实施例中，存储器件或其它定时分析器(诸如外部处理器)保持每个信号的测得信号延迟的流动平均以平滑测得延迟并提供更好的实际信号延迟的测量以及所插信号延迟的选择。

在本发明的另一实施例中，通过选择通信交换的延迟最多的信号并分析其它信号对它的相对定时以确定校正通信交换和恢复信号的相对定时所需插入的延迟来启动分析。在这种类型的分析中，选定用于分析的通信交换最好是具有失败的定时关系的通信交换、对正确的系统或存储器件操作具有更严苛的定时关系的通信交换、或是更加常用的交换的通信交换，以便能校正最广的或最严苛的通信交互。但是，任何通信交换都可用于分析。

得益于本公开，使用本方面实施例的其它定时分析与校正方法对本领域的技术人员应该是显见的。

在集成电路或存储器件的接口的输入或输出处将校正延迟插入到信号中时，延迟元件可被使用并被选择性地插入到器件内部的信号传播路径中。一些通用类型的可用作延迟的电路元件包括，但不仅限于，施密特(Schmidt)触发器、缓冲器、反相器、阻-容(RC)元件，以及具有选择性信号抽头的延迟线。这些延迟元件典型地被串联耦合并被选择性地插入到选定的信号输入或输出传播路径中。本发明实施例中的不同信号输入或输出上的延迟元件也可以根据该信号对相对延迟的灵敏度和/或它对其它信号或事件的相对定时，以不同延迟/粒度来实现。在本发明的一个实施例中，包含不同延时粒度的延迟元件的分段式延迟块也可用于允许粗略的和精确的输入延迟调节。需要注意的是，得益于本公开，本发明的使用其它延迟元件及其配置的其它实施例也是可能的，并且对本领域的技术人员应该是显见的。

图6A-6D中所示的是延迟元件的示例，诸如通常用在本发明的实施例的输入或输出电路中以将信号延迟给定的一段时间的延迟元件等。如这里所详述的，这些延迟元件在本发明的实施例中用来延迟通过输入或输出电路转换的信号并允许输入或输出电路校正通信交互的相对信号定时。图6A中的延迟元件包括反相器栅600。图6B中的延迟元件包括缓冲器602。图6C中的延迟元件包括具有耦合到反相器610和电容612的电阻器608的RC电路604，其中电容612被耦合到电源或电路地线。图6D中的延迟元件包括施密特触发器606。得益于本说明书，诸如有限差异延迟等其它延迟元件结构或门延迟对本领域的技术人员将是显见的。

需要注意的是，如有需要，图6A-6D中的每个延迟元件600、602、604，以及606可与多个类似的或不同的延迟元件串联耦合以实现更长的延迟。在本发明的一个实施例中，延迟元件可选择性地串联耦合在输入或输出电路中以实现所需要的信号延迟量。

图7A详述了本发明地一个实施例的输入电路700。在图7A中，通过选择延迟信号708控制下的输入电路700的操作，输入信号从输入704选择性地直接耦合到输出706或者通过延迟元件702耦合到输出706。在输入电路700中，输出704被耦合到第一和第二信号通过门710，712。第一信号通过门710被耦合到输出706并在其被启用时将信号从输出704耦合到输出706。第二信号通过门712的输出被耦合到延迟元件702，其中延迟元件702的输出被耦合到输出706。第二信号通过门712在启用时通过延迟元件702将信号从输入704耦合到输出706。

选择延迟信号708既可直接也可与反相器714组合地来控制第一和第二信号通过门710，712的操作。选择延迟信号708被直接耦合到反相器714、第一信号通过门710的反相门，以及第二信号通过门712的非反相门。反相器714的输出被耦合到第一信号通过门710的非反相门以及第二信号通过门712的反相门。在操作中，选择延迟信号线708上表达的逻辑0信号(低电平)停用第二信号通过门712的非反相门，并启用第一信号通过门710的非反相门，从而将输入信号从输入704耦合到输出706并通过延迟元件702阻止信号传播。选择延迟信号线708上表达的逻辑1信号(高电平)启用第二信号通过门712的反相和非反相门，并停用第一信号通过门710的反相和非反相门，从而通过延迟元件702将输入信号从输入704耦合到输出706，并通过第一信号通过门710阻止从输入704到输出706的直接信号传播。

图7B详述了使用具有选择性信号抽头的本发明的另一实施例的输入电路720。在图7B中，一连串延迟元件726被耦合成串联链从而形成延迟线744。输入信号从输入722被耦合并通过延迟线744的序列中的每个延迟元件726来传播。多个信号通过门728，732，736以及740起到在延迟线744上的信号抽头的作用并允许输入信号在沿延迟线744上的每个点处被取样以及耦合到输出724；从延迟线744开始之前，从每对延迟元件726之间，以及在延迟线744的末端。这允许图7B的输入电路720选择性地将输入信号延迟0到3个延迟元件726等值的时间延迟。

每个信号通过门728、732、736，740被连接到一条选择线(选择0 730、选择1 734、选择2 738，以及选择3 742)以允许输入电路722为其一部分的集成电路选择需要插入的信号延迟量。每条选择线730、734、738，742被直接耦合到非反相门，并通过其相应的信号通过门728、732、736，740的反相器746间接耦合到反门门。

需要注意的是，在图7B的输入电路720中每个延迟元件726不需要具有相同的时间延迟。另外，还需要注意的是诸输入电路700与720中的两个或多个可以利用不同的时延元件702，726串联组合在一起，以允许精确的及粗略的时延调节。

图7C详述了本发明一个实施例的用于选择性地延迟存储器件的输入的延迟控制/定时重建寄存器750。在图7C中，存储器的内部寄存器750被示为在存储器件中对具有可调输入延迟的每个输入信号都有寄存器条目。在延迟控制寄存器750示出了CE 756、输出启用(OE)754、WE 752、时钟(CLK)758，以及等待(WAIT)760的寄存器条目。还可以为存储器件的其它输入定义附加寄存器条目。在图7C中的延迟控制寄存器750中，为了在图4的CE信号406中插入所需的4纳秒的延迟以校正写命令波形400，CE寄存器条目可包含数值“2”或二进制的“10”。这将指示存储器件插入两个各具有2纳秒延迟的施密特触发器延迟元件到CE信号输入的信号路径中以使其延迟4纳秒。在本发明的一个实施例中，延迟控制寄存器750的值，每个都将直接或通过多路复用器耦合到图7A和7B的输入电路700，720中的一个或多个，以操作选择线708、730、734、738，742并向某些或全部可调输入插入所需的时延量。需要注意的是，在本发明的存储器实施例中，由于对操作的重要性以及由控制处理器和/或存储控制器的多样化引起的信号的整体可变性，信号CLK 758与等待(WAIT)760经常作为条目被包括在延迟控制/定时重建寄存器750中。还需要注意的是，图7C中的寄存器也可以用来控制输出信号延迟。需要进一步注意的是得益于本发明，使用本发明的实施例的其它延迟控制方法和装置对本领域的技术人员可能且应该是显见的。

图8详述了本发明的一个实施例的操作的流程图800。在图8中，本发明的一个实施例中的集成电路或存储器件确定在接口处一个或多个输入和/或输出信号的相对延迟802。在相对定时延迟确定以后，寄存器被设置为指示这些相对延迟804。响应于设在寄存器中的值，延迟元件被插入到输入和/或输出以校正信号806。在本发明的一个实施例中，图8中详述的方法然后循环808并重复以允许连续调节的相对延迟校正。

需要注意的是图3到8中详述的定时重建是作说明之用，并且不同信号、通信命令/数据，以及实现的其它定时重建是可能的。

图9示出了能够包括本发明的选择性输入和/或输出延迟、方法以及控制电路的存储器件900的功能性框图。存储器件900被耦合到处理器910。处理器910可为微处理器或某种其它类型的控制电路。存储器件900与处理器910构成电子系统920的一部分。存储器件900已被简化为集中在有助于理解本发明的存储器的特征上。

存储器件包括浮置栅存储单元以及选择门930的阵列。在一个实施例中，存储单元为浮置栅存储单元，而存储阵列930被排列成行和列的组排。存储单元每行的控制栅被耦合到字线，而存储单元的漏与源接头分别被耦合到位线与源线。

设置地址缓冲器电路940以锁存地址/数据总线962上所提供的地址信号。地址信号被行解码器944与列解码器946接收和解码以存取存储阵列930。得益于此说明，本领域的技术人员应该认识到，地址/数据总线962上的地址输入的大小取决于存储器阵列930的密度与构架。即输入地址的大小随存储单元数量以及组排与块的数量的增加而增加。需要注意的是，得益于此描述，诸如通过独立的地址总线等其它地址输入方式也为本领域的技术人员所知和理解。

存储器件900通过使用感测/缓冲电路950来感测存储器阵列的各列中的电压和电流变化来读取存储器阵列930中的数据。在一个实施例中，感测/缓冲电路被耦合以从存储器阵列930读取和锁存一行数据。数据输入与输出缓冲电路960被包括，用于通过地址/数据总线962中的多个数据连接与处理器/控制器910进行双向数据通信。写电路955被设置，用于将数据写到存储阵列中。

控制电路970对控制连接972上提供的来自处理器910的信号解码。这些信号被用于控制存储器阵列930上的操作，包括数据读、数据写以及擦除操作。控制电路970可以为状态机、定序器或某些其它类型的控制器。

图9中示出的存储器件已被简化以便于对存储器的特征有基本的了解。存储器的内部电路和功能的更详细的理解是为本领域的技术人员所知的。

需要注意的是，通过本发明的存储器实施例的延迟元件进行的输入信号检查和校正可应用于其它易失性的和非易失性的存储器类型，包括，但不仅限于，SDRAM、DDR、动态RAM、静态RAM、ROM、EEPROM、闪存、聚合物存储器、FeRAM、OUM、NROM，以及MRAM，并且得益于本发明，对本领域的技术人员而言是显见的。

还需要注意的是，得益于本公开，本发明的集成电路或存储器实施例中的其它输入或输出信号延迟、校正序列以及电路是可行的，并且对本领域的技术人员应该是显见的。

结论

描述了改进的集成电路、存储器件、电路，以及数据方法，它们通过提供具有被可调延迟的输出和/或输入的接口来帮助器件的信号定时的调节与重建。这允许本发明的实施例感测信号延迟并利用可调输入或输出延迟来校正信号定时关系，从而使得设备的内部电路能接收或发送正确定时的通信信号。在本发明的一个实施例中，利用寄存器来为设备调节各个输入/或输出信号的定时延迟。这提高了器件的稳健性以及对通信或数据破坏的抵抗力，从而使得能容许系统或通信总线的更大范围的环境条件和输入电容。

虽然在此示出和描述了具体实施例，然而本领域的普通技术人员应可知道，所示的具体实施例可由设计成达到相同目的的任何配置来替换。本申请旨在覆盖本发明的任何改编或变形。因此，显然本发明旨在由所附权利要求书及其等效技术方案来限定。

Claims (79)

1.一种操作集成电路器件的方法，包括：

在多条信号线上接收第一多个信号；

确定所述第一多个信号的相对定时；以及

响应于所述第一多个信号的相对定时来确定所述多条信号线的第一信号线子集所需的延迟。

2.如权利要求1所述的方法，其特征在于，还包括：

响应于所述第一信号线子集的所需延迟调节所述第一信号线子集的延迟。

3.如权利要求2所述的方法，其特征在于，调节所述延迟还包括响应于所需延迟选择要耦合到所述第一信号线子集的延迟元件的数目并选择性地将所选数目的延迟元件耦合到所述第一信号线子集。

4.如权利要求3所述的方法，其特征在于，还包括在将所选数目的延迟元件耦合到所述第一信号线子集后，在所述多条信号线上接收第二多个信号。

5.如权利要求4所述的方法，其特征在于，还包括：

在所述多条信号线上接收第三多个信号；

确定所述第三多个信号的相对定时；

响应于所述第三多个信号的所述相对定时，确定所述多条信号线的第二信号线子集所需的延迟；

响应于所述第二信号线子集的所需延迟，调节所述第二信号线子集的延迟；以及

如果所述第二信号线子集中不包含所述第一信号线子集的信号线，则将所述第一信号线子集的信号线恢复到未延迟状态。

6.如权利要求3所述的方法，其特征在于，选择延迟元件的数目包括为所述第一信号线子集的每条信号线选择与该信号线的所需延迟相关的延迟元件的数目。

7.如权利要求6所述的方法，其特征在于，为所述信号线子集的每条信号线选择延迟元件的数目包括为每条信号线选择零个或多个延迟元件。

8.如权利要求1所述的方法，其特征在于，确定所需延迟包括确定将所述第一多个信号中的每个信号移到所需的相对定时所需要的延迟。

9.如权利要求1所述的方法，其特征在于，所述信号线子集为空集。

10.如权利要求1所述的方法，其特征在于，确定所述第一多个信号的相对定时包括，响应于接收到第一个信号而启动计数器，并响应于接收到每个其余信号而为每个其余信号确定计数。

11.一种集成电路，包括：

具有多条信号线的接口，其中所述接口的一条或多条信号线具有选择性可调延迟。

12.如权利要求11所述的集成电路，其特征在于，所述集成电路适用于选择性地调节所述一条或多条选择性可调信号线的延迟。

13.如权利要求11所述的集成电路，其特征在于，所述集成电路为存储器件。

14.如权利要求11所述的集成电路，其特征在于，所述接口为同步接口。

15.如权利要求11所述的集成电路，其特征在于，所述集成电路适用于检测并校正所述接口中的所述多条信号线中的一条或多条信号线中的延迟。

16.如权利要求15所述的集成电路，其特征在于，所述集成电路适用于检测并校正所述接口中的所述多条信号线的所述相对定时。

17.如权利要求11所述的集成电路，其特征在于，所述集成电路适用于从外部源加载延迟校正以校正所述接口中的所述多条信号线中的延迟。

18.如权利要求11所述的集成电路，其特征在于，所述一条或多条选择性可调延迟信号线是可调延迟输入线和可调延迟输出线之一。

19.如权利要求11所述的集成电路，其特征在于，所述一条或多条选择性可调延迟信号线具有一个或多个选择性可耦合延迟元件。

20.如权利要求19所述的集成电路，其特征在于，所述一个或多个选择性可耦合元件为施密特触发器、缓冲元件、反相器、RC延迟以及具有抽头的延迟线之一。

21.一种存储器件，包括：

含有多个存储单元的存储器阵列；

具有多条信号线的存储器接口，其中所述存储器接口的一条或多条信号线具有选择性可调延迟；以及

其中，所述存储器件适用于选择性地调节所述一条或多条选择性可调信号线的定时延迟。

22.如权利要求21所述的存储器件，其特征在于，所述存储器阵列为非易失性存储器阵列。

23.如权利要求21所述的存储器件，其特征在于，所述存储器接口为同步存储器接口。

24.如权利要求23所述的存储器件，其特征在于，所述同步存储器接口为SDRAM接口与DDR接口之一。

25.如权利要求21所述的存储器件，其特征在于，所述存储器件适用于检测并校正所述存储器接口中的所述多条信号线中的一条或多条信号线中的延迟。

26.如权利要求25所述的存储器件，其特征在于，所述存储器件适用于检测并校正所述存储器接口中的所述多条信号线的所述相对定时。

27.如权利要求21所述的存储器件，其特征在于，所述存储器件适用于加载延迟校正以校正所述存储器接口中的所述多条信号线中的延迟。

28.一种闪存器件，包括：

含有多个闪存单元的非易失性存储器阵列；

具有多条信号线的存储器接口，其中所述存储器接口的一条或多条信号线具有选择性可调延迟；以及

其中，所述存储器件适用于选择性地调节所述一条或多条选择性可调信号线的定时延迟。

29.如权利要求28所述的闪存器件，其特征在于，所述非易失性存储器阵列是“或非”构架的闪存阵列和“与非”构架闪存阵列之一。

30.如权利要求28所述的闪存器件，其特征在于，所述存储器接口为同步存储器接口。

31.如权利要求28所述的闪存器件，其特征在于，所述闪存器件适用于检测并校正所述存储器接口中的所述多条信号线的相对定时。

32.如权利要求28所述的闪存器件，其特征在于，所述闪存器件适用于检测并校正所述存储器接口中的所述多条输入信号线中的一条或多条所述输入信号线和/或一条或多条所述输出信号线的延迟。

33.如权利要求28所述的闪存器件，其特征在于，所述闪存器件适用于从外部源加载延迟校正以校正所述存储器接口中的所述多条信号线中的延迟。

34.一种存储器控制器，包括：

具有多条信号线的接口；其中所述接口的一条或多条信号线具有选择性可调延迟；

用于一个或多个存储器件的存储器件接口；并且

其中，所述存储器控制器适用于选择性地调节所述接口的所述一条或多条选择性可调信号线的定时延迟。

35.如权利要求34所述的存储器控制器，其特征在于，所述存储器控制器为非易失性存储器控制器。

36.如权利要求35所述的存储器控制器，其特征在于，所述存储器控制器为闪存控制器。

37.如权利要求34所述的存储器控制器，其特征在于，所述存储器接口包含多条信号线，其中所述存储器接口的一条或多条信号线具有选择性可调延迟，并且所述存储器控制器适用于选择性地调节所述存储器接口的所述一条或多条选择性可调信号线的定时延迟。

38.一种系统，包括：

耦合到通信总线的处理器；

耦合到所述通信总线的至少一个集成电路，其中所述至少一个集成电路包括，

具有多条信号线的接口，其中所述接口的一条或多条信号线具有选择性可调延迟；并且

其中，所述系统适用于选择性地调节所述集成电路的所述一条或多条选择性可调信号线的定时延迟。

39.如权利要求38所述的系统，其特征在于，所述处理器为外部存储器控制器。

40.如权利要求38所述的系统，其特征在于，所述至少一个集成电路为存储器件。

41.如权利要求40所述的系统，其特征在于，所述至少一个存储器件是非易失性存储器件与非易失性存储系统之一。

42.一种操作集成电路的方法，包括：

在具有多条信号线的接口上接收多个信号；并通过延迟所述多条信号线中的一条或多条信号线上接收到的所述信号，来选择性地调节所述一条或多条信号线。

43.如权利要求42所述的方法，其特征在于，所述集成电路为存储器件。

44.如权利要求42所述的方法，其特征在于，所述接口为同步接口。

45.如权利要求42所述的方法，其特征在于，通过延迟所述多条信号线中的所述一条或多条信号线上接收到的所述信号来选择性地调节所述一条或多条信号线还包括，在所述一条或多条信号线中插入延迟以校正所述多个信号中的信号的相对定时。

46.如权利要求42所述的方法，其特征在于，通过延迟所述多条信号线中的所述一条或多条信号线上接收到的所述信号来选择性地调节所述一条或多条信号线还包括，将一个或多个选择性可耦合的延迟元件插入到所述一条或多条信号线中。

47.如权利要求46所述的方法，其特征在于，所述一个或多个选择性可耦合延迟元件是施密特触发器、缓冲元件、反相器、RC延迟，以及具有抽头的延迟线之一。

48.如权利要求42所述的方法，其特征在于，还包括从外部源给所述集成电路加载延迟校正以校正所述接口中的所述多条信号线中的延迟。

49.如权利要求42所述的方法，其特征在于，还包括：

检测所述多条信号线中的信号延迟。

50.如权利要求49所述的方法，其特征在于，检测所述多条信号线中的信号延迟还包括测量所述多个信号中的一个或多个信号的从参考信号的发生到所述一个或多个信号中每个信号的发生的时延。

51.如权利要求50所述的方法，其特征在于，测量所述多个信号中的一个或多个信号的从参考信号的发生到所述一个或多个信号中每个信号的发生的时延还包括，用响应于所述参考信号而启动的计数器来对所述多个信号中的所述一个或多个信号进行定时。

52.如权利要求50所述的方法，其特征在于，还包括：

针对每个信号，将所观测到的所述一个或多个信号的定时与一指特的存储值或指定范围的值相比较。

53.如权利要求50所述的方法，其特征在于，还包括：

比较所述一个或多个信号中的两个信号的测得时间以获得相对定时差，并为所述两个信号将所述相对定时差与存储值或值范围作比较。

54.如权利要求42所述的方法，其特征在于，所述一条或多条信号线是输入信号线、输出信号线和双向信号线之一。

55.如权利要求42所述的方法，其特征在于，还包括通过对从所述集成电路发送的信号进行与施加于双向线上的接收信号的延迟反向的延迟来延迟所述多条信号线中的所述一条或多条信号线。

56.一种操作集成电路的方法，包括：

通过插入延迟来延迟将在接口的多条信号线上发送的多个信号的信号子集，从而来选择性地调节所述多条信号线中的一条或多条信号线；以及

在所述接口上发送所述多个信号。

57.如权利要求56所述的方法，其特征在于，通过插入延迟来延迟将在接口的多条信号线上发送的多个信号的信号子集从而选择性地调节所述多条信号线中的一条或多条信号线还包括，在所述信号线子集中插入延迟以补偿所述多个信号中的外部信号延迟。

58.如权利要求56所述的方法，其特征在于，通过插入延迟来延迟将在接口的多条信号线上发送的多个信号的信号子集从而选择性地调节所述多条信号线中的一条或多条信号线还包括，将一个或多个选择性可耦合延迟元件插入到所述信号线子集中。

59.如权利要求56所述的方法，其特征在于，所述信号线子集的发送信号被与接收信号上检测到的延迟反向地延迟。

60.一种用于操作存储器件的方法，包括：

在具有多条信号线的接口上接收多个信号；并通过延迟在所述多条信号线中的一条或多条信号线上接收到的信号来选择性地调节所述一条或多条信号线。

61.如权利要求60所述的方法，其特征在于，所述存储器件为非易失性存储器件。

62.如权利要求60所述的方法，其特征在于，所述接口为同步接口。

63.如权利要求62所述的方法，其特征在于，所述同步接口为SDRAM与DDR之一。

64.如权利要求60所述的方法，其特征在于，通过延迟在所述多条信号线中的一条或多条信号线上接收的信号来选择性地调节所述一条或多条信号线还包括，在所述一条或多条信号线中插入延迟以校正所述多个信号中的信号的相对定时。

65.如权利要求60所述的方法，其特征在于，通过延迟在所述多条信号线中的一条或多条信号线上接收到的信号来选择性地调节所述一条或多条信号线还包括，将一个或多个选择性可耦合的延迟元件插入到所述一条或多条信号线中。

66.如权利要求65所述的方法，其特征在于，所述的一个或多个选择性可耦合延迟元件是施密特触发器、缓冲元件、反相器、RC延迟，以及具有抽头的延迟线之一。

67.如权利要求60所述的方法，其特征在于，还包括从外部或内部源给所述存储器件加载延迟校正以校正所述接口中的所述多条信号线中的延迟。

68.如权利要求67所述的方法，其特征在于，从外部或内部源给所述存储器件加载延迟校正以校正所述接口中的所述多条信号线中的延迟还包括，将所述延迟校正加载到内部寄存器中。

69.如权利要求60所述的方法，其特征在于，还包括：

检测所述多条信号线中的信号延迟。

70.如权利要求69所述的方法，其特征在于，检测所述多条信号线中的信号延迟还包括，测量所述多个信号中的一个或多个信号的从参考信号的发生到所述一个或多个信号中每个信号的发生的时延。

71.如权利要求70所述的方法，其特征在于，测量所述多个信号中的一个或多个信号的从参考信号的发生到所述一个或多个信号中每个信号的发生的时延还包括，用计时器来对所述多个信号中的一个或多个信号进行定时。

72.如权利要求70所述的方法，其特征在于，还包括：

针对每个信号，将观测到的所述一个或多个信号的定时与指定的存储值或指定范围的值相比较。

73.如权利要求70所述的方法，其特征在于，还包括：

比较所述一个或多个信号中的两个信号的测得时间以获得相对定时差，并为所述两个信号将所述相对定时差与存储值或值范围作比较。

74.如权利要求60所述的方法，其特征在于，通过延迟在所述多条信号线中的一条或多条信号线上接收到的信号来选择性地调节所述一条或多条信号线还包括，通过延迟在所述多条信号线中的一条或多条信号线上接收的信号来选择性地调节所述一条或多条信号线，其中所述一条或多条信号线是输入信号线、输出信号线和双向信号线之一。

75.如权利要求74所述的方法，其特征在于，通过延迟在所述多条信号线中的一条或多条信号线上接收的信号来选择性地调节所述一条或多条信号线，其中所述一条或多条信号线是输入信号线、输出信号线以及双向信号线之一还包括，通过将从所述集成电路发送的信号与施加于接收信号的延迟反向地延迟来选择性地延迟所述多条信号线中的所述一条或多条信号线。

76.如权利要求60所述的方法，其特征在于，所述存储器件为存储器系统，所述存储器系统包括存储器控制器以及一个或多个耦合的存储器件。

77.一种用于校正信号线延迟的方法，包括：

在接口处接收多个信号；以及

选择性地延迟所述多个信号中的一个或多个信号。

78.如权利要求77所述的方法，其特征在于，选择性地延迟所述多个信号中的一个或多个信号还包括，补偿所述多个信号上的延迟。

79.如权利要求78所述的方法，其特征在于，补偿所述多个信号上的延迟还包括补偿所述多个信号上由电容引起的延迟。

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