CN1973337A - 对存储器进行的锁存编程及方法 - Google Patents

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Abstract

通过诸如字线及位线等存取线为一阵列中的一组存储单元提供工作电压。所述存储单元的关联节点的电容可锁存这些电压中的某些电压。甚至当断开所述存取线时，也可使用所锁存的电压来继续进行存储操作。在一具有一NAND链阵列的存储器中，每一NAND链的沟道电容均可锁存一用于允许或禁止编程的电压。然后，所述位线可在对所述一组存储单元进行编程期间断开并用于另一存储操作。在一实施例中，对所述位线进行预充电以对同一组存储单元实施下一验证步骤。在另一实施例中，同时对两组存储单元进行编程，以便当正对一组进行编程时，可使用所述位线来对另一组进行验证。

Description

对存储器进行的锁存编程及方法
技术领域
本发明涉及非易失性可擦可编程存储器，且更具体而言涉及用于擦除、编程或读取这些类型的存储器的技术。
背景技术
存储器及存储是实现信息时代的发展的关键技术领域之一。随着因特网、万维网(WWW)、无线电话、个人数字助理、数字照相机、数字摄像机、数字音乐播放器、计算机、网络等的迅速发展，不断地需要更好的存储器及存储技术。一特定类型的存储器为非易失性存储器。非易失性存储器甚至在断电时也仍保持其存储器或存储状态。一些类型的非易失性可擦可编程存储器包括闪存存储器、EEPROM、EPROM、MRAM、FRAM、铁电及磁性存储器。一些非易失性存储器产品包括微型闪存(CF)卡、多媒体卡(MMC)、闪存PC卡(例如ATA闪存卡)、智能媒体卡及存储棒。
一种广泛使用的半导体存储器存储单元类型为浮动栅极存储单元。一些类型的浮动栅极存储单元包括闪存、EEPROM及EPROM。将这些存储单元配置或编程至一期望的配置状态。具体而言，将电荷置于一闪存存储单元的浮动栅极上或自一闪存存储单元的浮动栅极上移除电荷，以将所述存储器处于两个或两个以上的状态中。一种状态为擦除状态且可存在一个或多个编程状态。或者，根据所述技术及术语，可存在一个编程状态及一个或多个擦除状态。一闪存存储单元可用来表示至少两个二进制状态：0或1。一闪存存储单元可存储两个以上的二进制状态，例如00，01，10或11；此单元可存储多个状态并可称作一多状态存储单元。所述单元可具有一个以上的编程状态。如果一个状态为擦除状态(00)，则编程状态将为01，10，及11，但各状态的实际编码可有所不同。
存储装置通常包含一个或多个可安装在一卡上的存储芯片。每一存储芯片均包含一由例如解码器和擦除、写入和读取电路等周边电路支持的存储单元阵列。更为复杂的存储装置还带有一控制器，所述控制器执行智能及更高级存储操作及介接。
目前有许多种在商业上很成功的非易失性固态存储装置正为人们所用。这些存储装置可为闪存EEPROM，或者也可采用其它类型的非易失性存储单元。快闪存储器及系统及其制造方法的实例在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053、5,313,421及6,222,762号美国专利中给出。具体而言，在第5,570,315、5,903,495及6,046,935号美国专利中阐述了具有NAND链结构的闪存存储装置。而且，非易失性存储装置也从具有一用于存储电荷的介电层的存储单元制造而成。其使用一介电层替代前面所述的导电性浮动栅极元件。此种利用介电存储元件的存储装置已由Eitan等人阐述于“NROM：一种新颖的局部化陷获的2-位非易失性存储单元(NROM：A NovelLocalized Trapping，2-Bit Nonvolatile Memory Cell)”(IEEE电子装置通讯(IEEE ElectronDevice Letters)，第21卷，第11号，2000年11月，第543-545页)中。一ONO介电层延伸跨越源极扩散区与漏极扩散区之间的沟道。一个数据位的电荷集中在毗邻漏极的介电层中，而另一数据位的电荷则集中在毗邻源极的介电层中。举例而言，第5,768,192和6,011,725号美国专利揭示一种具有一夹于两层二氧化硅之间的陷获介电层的非易失性存储器。多状态数据存储是通过分别读取介电层内各个在空间上分离的电荷存储区域的二进制状态来构建。
尽管非易失性存储器取得了成功，但还继续需要改进此项技术。需要改进这些存储器的密度、速度、耐久性及可靠性。还需要降低功耗。
由此可见，需要改进非易失性存储器的操作。具体而言，通过允许非易失性存储单元进行后台操作，这将使操作加速并降低功耗。
发明内容
本发明提供一种用于通过对存储单元的栅极动态地施加一工作电压而不是一连续电压来擦除、编程或读取非易失性存储单元的技术。此会减少在操作期间所消耗的功率。动态操作(例如动态擦除、动态编程、动态读取)还允许在启用选定的存储单元的同时进行任何操作，例如读取、编程或擦除。与连续操作相比较，动态操作提高了集成电路的工作速度。此种技术也称作后台操作，例如后台擦除、后台编程或后台读取。在一实施例中，使用一电荷泵将所述栅极充电至一操作或工作电压。所述操作电压可为一擦除电压、编程电压或读取电压。然后，断开所述泵，且所述栅极动态保持在所述电压下。将根据需要周期性地对所述栅极上的工作电压进行检查及刷新。当断开所述电荷泵且在所述栅极上动态地保持所述工作电压时，可实施其它操作(可能是对其它存储单元)。
在一实施例中，本发明为一种用以操作一具有非易失性存储单元的集成电路的方法，其包括开启一电荷泵来产生一擦除电压。以所述擦除电压来为选定进行擦除的非易失性存储单元的一个或多个擦除栅极充电。断开所述电荷泵。也可在所述电荷泵断开后将其关断。在断开所述电荷泵的同时，允许所述擦除栅极动态地保持所述擦除电压。使用所述动态擦除电压来擦除所选定的非易失性存储单元。
可周期性地连接所述电荷泵来刷新所述擦除栅极上的控制电压。在断开所述电荷泵的同时，允许对除选定进行擦除的非易失性存储单元以外的非易失性存储单元进行编程。在断开所述电荷泵的同时，允许对除选定进行擦除的非易失性存储单元以外的非易失性存储单元进行读取。
可对所选定的非易失性存储单元进行检查以查看其是否已被擦除。如果所选定的非易失性存储单元未被擦除，则连接所述电荷泵来刷新所述擦除栅极上的所述擦除电压。可重复所述操作。
在另一实施例中，本发明为一种通过周期性地将一工作电压直接施加至所述栅极上来操作一集成电路的方法，其包括通过对选定的存储单元的栅极进行动态充电来擦除、编程或读取选定的存储单元。当所述工作电压未直接施加至所述栅极时，允许对除所选定的存储单元以外的存储单元进行操作。当认为所选定的存储单元已被擦除、编程或读取时，将所选定的存储单元的栅极对地放电。当擦除所选定的存储单元时，一浮动栅极晶体管的VT会一致地变成正的或负的。
在另一实施例中，本发明为一种包括一布置成行及列的存储单元阵列的集成电路。具有多个分别连接至所述存储单元阵列的一行的传送晶体管。具有多个分别连接至其中一个传送晶体管的泵。泵通过一相应的传送晶体管将一行存储单元的栅极动态地充电至一工作电压并通过关断所述相应的传送晶体管而在所述栅极处动态地保持所述工作电压。
根据本发明的另一方面，使一组位线能够将一第一组电压状态传送至一第一页存储单元并由所述第一页动态地保持以实施一第一存储操作，同时释放所述一组位线以实施另一存储操作。
具体而言，对于一页包含对应的一页要进行并行编程的NAND型存储单元的NAND链而言，所述第一组电压状态通过所述一组位线传送并动态地保持在所述NAND链的沟道处。此使各个沟道能够处于地电位，以根据具体情况而定允许进行编程或升压至一更高的电压来禁止编程。所述一组位线可在升压后并在完成对所述页面的编程前从所述一页NAND存储单元断开。
在一实施例中，所述第一存储操作为由一系列对所述第一页存储器进行的编程-验证循环操作构成的编程步骤，而另一存储操作为下一验证步骤。与传统的情形不同，所述验证步骤可在完成所述编程步骤之前开始。对所述位线进行预充电，以在所述编程步骤仍在进行的同时对同一页实施下一验证步骤。
在另一实施例中，同时对两页存储单元进行编程，以便在对一页进行编程时，可使用所述位线来验证另一页。
通过由存取线(例如位线或字线)将一组电压传送至所述存储器阵列中的各个节点并使其动态地保持在所述各个节点处，便使存储操作能够在后台进行，同时所述存取线可用于另一操作。这将提高性能，因为可在一给定时间里实施更多操作。
阅读下文详细说明及附图将易知本发明的其它目的、特征及优点，在所有各图式中，相同的参考名称均代表相同的形体。
附图说明
图1显示一存储单元阵列及用于操作所述存储单元的电路。
图2显示一用于动态擦除存储单元的流程图。
图3显示一用于对存储单元进行动态操作的流程图。
图4显示一NOR闪存单元的图示。
图5显示一些NAND闪存单元的图示。
图6示意性地图解说明一组织成一NAND链的存储单元串。
图7图解说明一组织成一NAND链阵列的存储器阵列的一实例。
图8图解说明一适于实施本发明的存储装置的一较佳布置。
图9图解说明一用于对一存储单元进行编程操作的实例性工作电压表。
图10图解说明一在一传统的编程操作期间通过所选定的字线施加至所述一页存储单元的控制栅极上的典型电压的定时图。
图11为图6中所示NAND链的另一示意图，其详细显示根据本发明一较佳实施例用于锁存一允许编程或禁止编程电压的漏极选择晶体管及沟道电容。
图12为一使用沟道电压锁存的编程步骤的定时图。
图13图解说明一其中一编程操作为一系列交错的编程及验证步骤的传统编程循环。
图14图解说明其中在对一页存储单元进行编程操作期间所述验证步骤在完成所述编程步骤前开始的实施例。
图15A图解说明其中两页存储单元共享同一组位线来进行有效的并行操作的另一实施例。
图15B图解说明图15A中所示的两页式编程实施例的另一可能性，其中所述验证步骤的周期长于所述锁存编程周期。
图16图解说明一根据本发明一较佳实施例能够同时对两页存储单元实施流水线式编程及验证的存储装置。
具体实施方式
能实现非易失性存储的集成电路包括非易失性可擦可编程存储单元。许多具有非易失性存储单元的集成电路类型包括存储器、微控制器、微处理器及可编程逻辑。非易失性存储器集成电路可与其它非易失性存储器集成电路结合形成更大的存储器。非易失性存储器集成电路也可与其它集成电路或组件(例如控制器、微处理器、随机存取存储器(RAM)或I/O装置)结合形成一非易失性存储系统。一闪存EEPROM系统的实例阐述于第5,602,987号美国专利中，该专利与本申请案中引用的所有参考文献一起以引用方式并入本文中。在第5,095,344、5,270,979、5,380,672、6,222,762及6,230,233号美国专利中对非易失性单元及存储器进行了进一步说明，这些专利均以引用方式并入本文中。
一些类型的非易失性存储器或存储单元为闪存存储器、EEPROM及EPROM。本发明也适用于其它类型的存储器，例如相变型存储器、NRAM、FRAM、磁性铁电存储器及诸多其它存储器。存储单元通常在集成电路内布置成一由行及列构成的阵列。图1显示一由闪存存储单元105构成的阵列。为了简化图解，图式中未显示存储单元的互连细节。存在诸多不同的存储单元类型及配置。存储单元105为一多位单元，其更详细地阐述于第5,712,180号美国专利中，该专利以引用方式并入本文中。此存储单元具有一选择或选择栅极线106、一右控制栅极或擦除栅极111及一左控制栅极或控制栅极113。所述右控制栅极为一右浮动栅极晶体管(TFGR)115的控制电极，而所述左控制栅极线为一左浮动栅极晶体管(TFGL)117的控制电极。所述右控制栅极及左控制栅极连接至一擦除栅极线159。所述选择栅极线连接至一选择晶体管(TSEL)119的一栅极。一解码器166连接至所述选择栅极线，可使用所述解码器来成行地启用或禁止一行的选择栅极线及对应的选择栅极。
对于每一存储单元105而言，均具有两个用于存储二进制数据的浮动栅极晶体管或单元115及117。这些浮动栅极晶体管中的每一晶体管均可存储单个或多个数据位。当存储多个数据位时，每一浮动栅极单元也可称作一多电平或多位单元，因为所述单元可编程成具有两个以上的VT(阈值电压)电平。例如，每一浮动栅极晶体管均可每一单元存储两位、每一单元存储四位或每单元存储一甚至更多的位数。
通过在漏极或源极线123及125、控制栅极线113及111、及选择线160上设置适当电压来有选择地配置浮动栅极晶体管。例如，可通过使用一晶体管128来有选择地将漏极或源极线123接地。
下文将参照其中每一单元具有两个浮动栅极晶体管的图1所示特定存储单元结构来阐述本发明。不过，本发明同样适用于其它存储单元结构。例如，本发明可用于其中每一单元具有单个浮动栅极晶体管的存储单元。在另一实施例中，每一单元中可具有单个浮动栅极晶体管及单个选择晶体管。本发明适用于组织成NOR或NAND结构的存储单元。图4显示一NOR单元的实例，而图5则显示一NAND单元的实例。
在一实施例中，本发明提供一种用以对存储单元的一部分动态地施加一电压并允许对其它存储单元进行另一操作的技术。通过对一些存储单元动态地施加电压，此允许对所选定的存储单元进行动态操作。此动态操作可(例如)为动态擦除、动态编程或动态读取。
具体而言，对存储单元进行的一个操作是将选定的浮动栅极晶体管置于一擦除状态中。本说明着重于动态擦除，但应了解，本发明同样适用于任何其它动态操作，包括动态编程及动态读取。擦除是指将每一所选定的浮动栅极装置配置成具有一例如低于0伏特的VT(阈值电压)。当被擦除时，浮动栅极晶体管甚至当在其栅极上设置1伏特电压时也不传导电流。
一种用以擦除所选定存储单元的技术涉及将连接至存储单元的擦除栅极的擦除栅极线159连接至一擦除电压。所述擦除电压通常为一可高于15伏特的高电压。所述擦除电压可介于约15伏特至约22伏特之间。所述擦除电压可使用一芯片上高压泵(其也称作电荷泵)来产生。在其它实施例中，所述擦除电压也可自一芯片外的源提供至集成电路的一引脚。
以所述擦除电压来连续驱动所要擦除的存储单元的擦除栅极，直至所述存储单元被擦除为止。当所述浮动栅极装置的VT设定至约0伏特或以下时，所述存储单元被擦除。通常，同时擦除一相对大数量的存储单元。例如，在一固态磁盘(例如闪存卡)中，可对一称作扇区的单元群组实施擦除。可每次一行或一列地擦除存储器阵列或单元。或者，可同时成批地擦除所述集成电路的所有存储单元。
在一实施例中，所述存储单元只有在初始化至一擦除状态之后才可将其置于一编程状态。通过连续驱动选择栅极来擦除存储单元的技术存在缺点。所述擦除操作通常在上百微秒乃至毫秒内进行。读取(或读出)所述存储单元的状态通常需要几微秒。对所述存储单元进行编程通常需要几十微秒。而且，开启所述擦除泵或电荷泵需要1微秒至5微秒不等的时间。
当通过连续驱动所述擦除栅极进行擦除时，所述擦除泵开启且通常消耗功率：所述擦除泵的电容器是使用一消耗功率的高电压时钟振荡器来驱动。集成电路在擦除模式期间的功耗通常为几十毫安。所述擦除循环为从开始将所述擦除电压施加至所述擦除栅极直至所述浮动栅极装置被擦除为止的整个时间周期(例如几百微秒)。在所述擦除操作期间，在整个擦除循环期间不进行其它操作。在所述擦除模式期间不实施其它操作的原因之一是不希望进一步增加在所述擦除模式期间的功耗。另一原因是某些电路(例如编程电路)无法实施或完成双重任务。
此外，当通过连续擦除电压驱动进行擦除时，可能存在可靠性问题。当处于一多扇区擦除模式中时，所有扇区均以可能为最难擦除的扇区所需的相同(即最高)电压来擦除，从而使更快的扇区承受不必要的应力。这可造成一种其中使一些存储单元被过擦除(即擦除至一低于所需的VT)的情形，从而对这些浮动栅极施加额外的应力。这可导致承受过应力的浮动栅极装置的寿命降低。因此，为了防止过擦除，仅可使用多扇区擦除中的某些图案。在整个擦除操作期间，擦除时钟及擦除泵处于接通状态，从而消耗电流。在出现电源故障的情况下，根据故障的出现时间而定，扇区状态(例如扇区是否完全被擦除)是不确定的。当存储芯片处于所述擦除模式中时，通常无法进行其它类型的操作。
人们提出的一种用以擦除存储单元的技术是对选定的存储单元的控制栅极(也可称作擦除栅极)动态地施加擦除电压。此技术可称作动态擦除、锁存擦除或后台擦除。图2显示所述动态擦除技术的一流程图。其它动态操作(例如动态编程、动态读取)的流程图将与此相似。具体而言，动态擦除涉及通过开启所述电荷泵来擦除存储单元(方框204)。例如，在图1中，可启用或连接一选定的擦除泵151(也可称作擦除及解码电路)并将其施加至所选定的存储单元。所述擦除电压可使用解码电路有选择地施加至所选定的擦除线。图中未显示所述解码电路的细节，但可利用任何典型的解码电路。解码电路可包括传送晶体管及逻辑栅极。
位于擦除泵与存储单元之间的一传送晶体管157可为所述解码或预解码电路的一部分，且其本身可连接至一擦除泵。晶体管157导通以将所述擦除泵的擦除电压连接至所述擦除栅极。为了将一高电压自所述擦除泵经由所述传送晶体管传送至具有擦除栅极的擦除线，所述晶体管的栅极需要处于高电压电平(即擦除电压)加上所述传送晶体管的一VT。
将所述擦除栅极充电至所述擦除电压(方框208)。在为栅极充电后关断所述擦除泵(方框212)并关断晶体管157。由于连接所述擦除(选择)晶体管的擦除线159(也可称作字线)上存在寄生电容，因此在所述擦除栅极上将保持所述擦除电压(方框216)。根据电容量而定—其通常相当大(在皮法范围内)，线159上的电荷将非常平缓地衰减，这主要归因于所述浮动栅极的电荷传送。在线159被充电的周期期间，所述动态擦除电压将动态地擦除所述存储单元。当所述擦除泵断开或关断时，可实施其它操作(方框220)。例如，可对其它存储单元进行编程或读出及读取。
对所述存储单元的动态操作的持续时间可依赖于芯片上逻辑、芯片外逻辑、芯片上定时器、芯片外定时器或其它电路。例如，在某一时间后，将检查所述存储单元其是否已被擦除(方框224)。此检查可使用读出放大器电路或其它芯片上智能电路来实施。或者，所述存储单元可由一外部电路(例如一控制器集成电路)来检查。如果未被擦除，则再次进行动态擦除操作(方框204、208、212、216、220及224)。可将所述擦除电压刷新至完全擦除电压电平(方框216)。自所述浮动栅极移除电子的擦除操作所消耗的每一擦除栅极的等效小电流将会使所述擦除电压逐渐放电。所述动态擦除操作继续进行直至所选定的存储单元被擦除为止(方框228)。此时可对所擦除的存储单元进行写入(或编程)。
通过使用一动态操作模式，解决了上文所述的关于连续擦除电压驱动的问题。由于所述擦除线固有地具有一电容(其至少部分地为寄生电容)，因此可首先有效地将所述擦除栅极带至所期望的电压，此可由数字-模拟转换器(DAC)控制。然后，关断原来正在驱动所述擦除栅极的传送栅极(晶体管157)。电荷保持陷获在所述擦除线上直至当再次导通所述传送栅极时为止—此刻所述擦除栅极或者被刷新或者有效地对地放电。
存在可将所述擦除线有效地放电至地电位的诸多方式。所述电路可为泵及解码电路151的一部分。图1显示一实施例的一实例。一放电晶体管163连接于所述擦除线与地电位之间。所述放电晶体管可连接于晶体管157的两侧上，或者在所述泵的一侧上或者在所述擦除栅极的一侧上。在图1中，晶体管163连接至晶体管157的泵一侧。在擦除所述存储单元后，导通此放电晶体管以对所述擦除线进行放电。
通过使用动态擦除，可将擦除栅极的任一组合或图案锁存至实际上同时的擦除中。可根据其特定需要将擦除栅极充电至不同的擦除电压电平，此有助于防止出现过应力。在将一个或多个擦除栅极锁存至擦除操作中后，所述芯片本身可实施任何其它操作(例如读取、写入或擦除)。例如，可同时在自两条或两条以上擦除线进行动态擦除。不过，应对其中在动态进行擦除的特定段实施左隔离。此外，可按任一所期望的图案形式对所述擦除线实施动态擦除。例如，可擦除交错的存储单元行。所述擦除时钟及所述擦除泵可在所述擦除操作周期的大部分期间处于非活动状态，从而节省电流。如果发生电源故障，则其不影响所陷获的电荷，因而只进行一相对较长的擦除。
此外，如上所述，与例如读取或写入操作等其它操作相比较，擦除操作花费相对长的时间。一使用后台特征的集成电路将运行得更快。换句话说，可在相同的时间量中对使用后台擦除的集成电路实施比对使用连续擦除的集成电路多得多的操作。作为一实例，一读取操作可能需要约2微秒，一擦除操作可能需要多于约100微秒，且一编程操作可能需要约10微秒。读取操作比擦除操作快约五十倍或五十倍以上。因此，可在与动态控制操作相同的时间中进行五十次或五十次以上的读取操作。所述编程操作比所述擦除操作快约十倍或十倍以上。因此，可在与所述动态擦除操作相同的时间里进行十次或十次以上的编程操作。
由于所述擦除栅极上的实际电压因通往所述浮动栅极的Fowler-Nordheim穿隧或接面泄漏而随着时间衰减，因此刷新操作可将所述电压带回至所期望的电平或者可改为使用一过激励值。一过激励值可高于常规值约0.5伏特。
用于实施动态擦除操作的电路与用于连续或静态擦除操作的电路几乎相同。因此，不存在电路小片尺寸方面的代价。此外，如果出于某种原因—可能因工艺波动，此操作模式结果不能令人满意，则使用一连续或静态擦除电压进行的常规擦除仍可用于这些集成电路。其中动态操作因工艺或其它波动而不起作用的集成电路仍可封装并销售。
图3显示本发明的一替代实施例，其中所述动态或后台操作并非具体为擦除操作。首先，接通用于产生一所需工作电压的电路(方框303)。所述电路可为芯片上或芯片外电路。此电路可例如为一电荷泵、高电压开关或一用于输出逻辑高或逻辑低的基本逻辑门。
接下来，将所述工作电压连接至一个或多个非易失性存储单元的一个或多个节点(方框307)。所述连接可(例如)通过一传送或传递晶体管或逻辑门进行。所述存储单元的节点可为漏极、源极、栅极、擦除栅极、穿隧节点或任何一个或多个其它节点。将所述节点充电至工作电压且通过包括寄生电容在内的电容使此电压动态地保持在此处。将所述工作电压从所述存储单元断开(方框311)。
对所述存储单元进行动态操作(方框314)。所述动态操作可为擦除、编程或读取。在进行所述动态操作的同时，可对其它存储单元(非动态操作的)进行操作(方框318)。例如，在对一些存储单元进行动态编程的同时，可读取其它存储单元。或者，可进行交错编程、擦除或读取—其中以稍微不同的起始时间对存储单元的两个部分进行动态操作。只要所述组合不干扰或妨碍所述动态操作，便可进行不同操作的任一组合。
检查所述动态操作是否已完成(方框321)。如果已完成，则所述操作结束(方框325)且可对刚刚接受动态操作的存储单元进行其它处理。否则，再次进行所述动态操作(方框307、311、314、318及321)直至完成为止。用于检测所述动态操作的完成的电路可为芯片上电路、芯片外电路，并可使用读出放大器或定时器电路。
图4显示一NOR配置的非易失性存储单元。
图5显示一NAND配置的非易失性存储单元。
在图4及5中，所述非易失性存储单元为浮动栅极装置，例如闪存、EEPROM或RPROM。
对具有NAND结构的非易失性存储器进行锁存编程
通过将工作电压锁存到存储单元的一节点上来进行后台存储操作尤其适用于那些涉及到通过穿隧至一电荷存储元件或自一电荷存储元件穿隧来传送电荷的存储操作。
前面已阐述了使用Fowler-Nordheim穿隧机制的后台擦除操作的各实例。通常，一非易失性存储单元具有一夹于一沟道区与一控制栅极之间的电荷存储元件(例如一浮动栅极)。当衬底与电荷存储元件之间存在高电压且因此存在电场时，便会出现Fowler-Nordheim穿隧从而引起所述电荷存储元件中的电子经由一薄氧化物穿隧至衬底沟道区。这是通过相对于所述控制栅极对衬底施加高压来实现的。通过此种方式，所述电荷存储元件还借助电容性耦合获得一相对所述衬底的高电位差。
在具有NAND结构的存储器中，较佳的编程机制是通过可视为一反向Fowler-Nordheim穿隧的“穿隧注入”。相对所述衬底对控制栅极施加高压。通过此种方式，将电子从所述衬底拉至中间的电荷存储元件。
图6示意性地图解说明一组织成一NAND链的存储单元串。一NAND链450由一系列通过其源极及漏极以菊花链形式连接的存储晶体管M1、M2、...Mn(例如n＝4、8、16或更多)组成。一对选择晶体管S1、S2通过NAND链的源极端子454和漏极端子456控制所述NAND链与外部的连接。选择晶体管S1、S2中每一者的一控制栅极均提供对所述NAND链的受控存取。当源极选择晶体管S1导通时，源极端子耦合至一源极线。同样地，当漏极选择晶体管S2导通时，NAND链的漏极端子耦合至存储器阵列的一条位线。
链中的每一存储晶体管均具有一电荷存储元件460，该电荷存储元件460用于存储一给定量的电荷，以表示一预定的存储状态。每一存储晶体管的一控制栅极均提供对一由其源极及漏极所界定的沟道中的电流的控制。实际上，沟道中的电流随沟道上的有效场而变化，所述有效场为施加于控制栅极及电荷存储元件上的场的组合效应。可将整个NAND链视为在源极与漏极端子之间具有组合沟道。所述组合沟道由所述链中的各存储单元的沟道构成。当对一NAND链内一被寻址的存储晶体管进行读取及在编程过程中进行验证时，将为其控制栅极提供一适当的电压。同时，通过在其控制栅极上施加充足的电压，使NAND链450内其余未被定址的存储晶体管完全导通。通过此种方式，有效地形成一自各单独存储晶体管的源极至所述NAND链的源极端子454的导电沟道，及同样地自各单独存储晶体管的漏极至所述链的漏极端子456的导电沟道。
图7显示一组织成一NAND链阵列的存储器阵列的一实例。沿每一列NAND链，均有一位线436耦接至每一NAND链450的漏极端子456。沿每一行NAND链，均有一源极线434可连接其所有源极端子454。同时，沿一行的各NAND链的控制栅极也连接至一系列对应的字线。可经由相连的字线、以选择晶体管对S1及S2(参见图6)控制栅极上的适当电压使选择晶体管对S1及S2导通来对一整行NAND链进行寻址。在读取一NAND链中的一存储晶体管时，所述链中的其余存储晶体管通过其相关的字线强导通，因此流经所述链的电流实质上取决于存储在所读取单元中的电荷电平。在第5,570,315、5,774,397及6,046,935号美国专利中可找到一NAND架构阵列实例及其作为存储系统一部分的操作。
图8图解说明一适于实施本发明的存储装置的一较佳布置。所述存储元件包含一二维存储单元阵列400、控制电路510及读取/写入电路570A及570B。存储器阵列400可通过行解码器530A及530B由字线寻找及通过列解码器560A及560B由位线来寻址。读取/写入电路570A及570B包括多个读出放大器并允许对一页存储单元进行并行读取或编程。在一其中将一行存储单元划分成多个页面的实施例中，提供页面多路复用器550A及550B来将读取/写入电路570A及570B多路复用至各页面。
控制电路510与读取/写入电路配合，以对存储器阵列400实施存储操作。控制电路510包含一状态机512、一芯片上地址解码器514及一功率控制模块516。状态机512对存储器操作提供芯片级控制。芯片上地址解码器514在由主机或一存储器控制器所用地址与解码器530A和530B及570A和570B所用硬件地址之间提供一地址接口。功率控制模块516在存储操作期间控制施加至字线及位线的功率及电压。
各外围电路对存储器阵列400的存取是以对称形式在所述阵列的对置侧上实施，由此将每一侧的存取线和电路的密度减半。因此，行解码器分裂成行解码器530A及530B且列解码器分裂成列解码器560A及560B。在其中一行存储单元划分成多个页面的实施例中，页面多路复用器550分裂成页面多路复用器550A及550B。同样地，读取/写入电路分裂成自阵列400底部连接至位线的读取/写入电路570A及自阵列400顶部连接至位线的读取/写入电路570B。通过此种方式，实质上将读取/写入模块的密度并因而将检测模块580的密度降半。
图9图解说明一用于对存储单元进行编程操作的实例性工作电压表。在该较佳实施例中，一编程操作包括一系列交错的编程及验证步骤。对一页存储单元进行并行操作。
图10图解说明一在传统编程操作期间通过所选定的字线施加至所述一页存储单元的控制栅极的典型电压的定时图。在每一编程步骤期间施加编程电压VPGM，而在每一验证步骤期间施加验证电压VVER。
在一编程步骤期间，页面中的所有单元均通过连接其控制栅极的选定字线承受编程脉冲VPGM。页面中的各单元是通过其各自位线上的电压状态有选择地被启用或禁止进行编程。那些其漏极线(即位线)上为0V的存储单元将得到编程，而那些其漏极线上为Vdd的存储单元将被编程。
在每一编程步骤之后进行一验证步骤。在每一在所选定的字线上施加一编程电压量的编程步骤后，对所述存储单元进行检查以确定所述存储单元是否已编程至其目标状态。图10图解说明对一4状态存储单元的验证步骤。所述四个状态由三个断点(因而使用不同的VVER值进行三次不同的读出)划分。如图9中所示，在验证期间，使位线电压复位至通常在0.5-0.7V之间的VBLSEN。在每一验证步骤后，那些已编程至其目标状态的存储单元将被禁止编程或锁定而不能进一步编程。对于要被禁止的那些存储单元而言，关联的位线将在下一编程步骤前设定至Vdd。
然后，该循环继续进行另一编程步骤，依此类推，直至页面中的所有存储单元均已正确编程为止。
在NAND型存储器中，通过使其沟道浮动并升高此处的电压以禁止编程来锁定所述存储器存储单元。此是通过将所述漏极线电压设定至Vdd—其为一预定系统电压(例如～2.5V)—来实现。此会有效地关断将NAND链450从其位线436断开，并使所述NAND链的沟道浮动以便在所述字线上出现一高电压(例如10V及VPGM)时可通过电容性方式将所述沟道升高至一高电压。例如，以此方式，所述沟道可升高至10V。升高沟道电压将有效缩小所述沟道与所讨论存储单元的电荷存储单元之间的电位差，从而阻止自沟道中拉出电子来穿隧至所述电荷存储单元从而引起编程，甚至当对其控制栅极施加高电压时也是如此。
图11为图6中所示的NAND链的另一示意图，其具体显示根据本发明一较佳实施例用于锁存一允许编程或禁止编程电压的漏极选择晶体管及沟道电容。由于NAND链450是由一由多个存储单元组成的菊花链构成，因此所述链的沟道将具有一为单个存储单元的沟道的电容的倍数的电容。采用所述NAND链的沟道的电容来锁存所述位线电压，以在该编程步骤期间允许或禁止对关联的存储单元进行编程。
图12为一通过沟道电压锁存进行的编程步骤的定时图。通常，所述编程步骤由四个阶段构成。周期(P1)为位线预充电阶段。所述位线预充电至Vdd(图12(E))以将所耦合的存储单元置于一禁止编程状态中或预充电至0V(图12(D))以允许编程。周期(P2)为升压阶段。将电压提供至NAND链中未选定的存储单元的字线(图12(I))。此具有使那些其位线设定为Vdd(图12(G))的单元的NAND沟道电压升高的作用。在已升高要禁止编程的那些单元的NAND沟道的电压后，通过SGD变为LOW而使所述漏极选择晶体管关断。此使所述位线从所述NAND链断开。
第三周期(P3)为编程阶段。尽管周期(P1)与(P2)构成对所述一页存储单元的沟道上的电压的设定，然而周期(P3)是实际施加编程脉冲来将电子自衬底移至电荷存储单元。一编程电压提供至所选定的存储器的字线(图12(H))。将只对NAND链中那些具有未升高电压的沟道的存储单元进行编程。而在那些具有沟道电压升高的存储单元中则禁止进行编程，这是因为电压升高的沟道与电荷存储元件之间的电场减小。在位线从所述NAND单元断开的情况下实施编程，但通过其电容来动态地保持所述沟道的电压状态。
第四周期(P4)为放电阶段，其相对短于编程设定周期TP1及锁定编程周期TP2。允许所述字线上的高电压放电。每一NAND链的漏极端子及源极端子二者分别重新连接至位线及源极线。此是通过接通漏极选择晶体管及源极选择晶体管来实现的。因此，SGD及SGS变至Vdd(图12(A)，12(B))。沟道通过源极线对地放电。
因此，为了禁止对沿一行的某些单元进行编程，在位线预充电阶段(图12(E))中将Vdd施加至其关联位线。在该较佳实施例中，一耦接至每一位线的读出放大器在控制器的控制下设定位线电压(参见图11)。对于每一单元，在其漏极选择晶体管S2因其栅极上为Vdd而导通(该行中的其它存储单元也如此)时，其NAND沟道连接至其关联的位线并充电至Vdd-VT(其中VT为漏极选择晶体管的阈值电压)(图12(G)、(P1))。然后，在升压阶段中，Vpass通过未选定的字线施加至NAND链中未选定的存储单元的控制栅极。因存在耦合，沟道电压上升且当其上升超过Vdd时，漏极选择晶体管有效关断。此会使沟道浮动并导致所述沟道电压因字线上的电压而更强地升高。在所述升压阶段后，通过将编程电压施加至所选定的字线而进行编程阶段。一旦在字线上的电压基本达到峰值后所述沟道的电压已显著升高，所述漏极选择晶体管就因其栅极上为低电压而关断。此将锁存沟道上升高的电压以禁止编程直至完成所述编程步骤为止。同时，所述NAND单元从其关联的位线分离，且此允许由同一列中的另一NAND单元同时使用同一条位线。
同样地，为了允许对沿一行的其它单元进行编程，在位线预充电阶段中将0V施加至其关联的位线。对于每一单元而言，在其漏极晶体管导通时，其NAND沟道连接至其关联的位线且实质上锁定在地电位。然后，在升压阶段中，通过未选定的字线将VPASS施加至NAND链中未选定的存储单元的控制栅极。与禁止编程情形不同，沟道电压因被锁定在0V而不会得到升高。在所述升压阶段后，将编程电压施加至所选定的字线来进行编程阶段。一旦所述字线已基本达到峰值，所述漏极晶体管就因其栅极上为低电压而关断。此将使所述0V电压锁存在所述沟道上以实现编程直至完成所述编程步骤为止。同时，所述NAND单元从其关联的位线分离，且此允许由同一列中的另一NAND单元同时使用同一条位线。
在编程步骤后进行的存储器读出及验证已揭示于2002年9月24日提出申请的同在申请中且公开的第10/254,830号美国专利申请案中。其全部揭示内容在此以引用方式并入本文中。
图13图解说明一传统的编程循环，其中一编程操作为一系列交错的编程及验证步骤。每一编程步骤均具有一由TP表示的周期且每一验证步骤均具有一由TS表示的周期。如果所述编程操作需要n个编程步骤，则总编程操作时间将为n(TP+TS)。
如前面所述，本发明使同一组位线能够将一第一组电压状态传送至一第一页存储单元并由所述第一页动态地保持以实施一第一存储操作，同时释放所述一组位线以实施另一存储操作。在一实施例中，所述另一存储操作为对第一页存储器进行下一验证步骤。与传统情形不同，所述验证步骤可在完成所述编程步骤前开始。对所述位线进行预充电以实施对同一页的下一验证步骤。在另一实施例中，同时对两页存储单元进行编程，以便在对一页面进行编程时可使用所述位线来对另一页面进行验证。
图14图解说明其中在对一页存储单元进行编程操作期间在完成编程步骤前开始验证步骤的实施例。每一编程步骤均具有一由TP～TP1+TP2表示的周期，其中TP1为编程设定时间且TP2为编程脉冲时间。如图12(A)中所示，在锁存编程周期TP2期间，所述位线处于空闲状态。而在验证步骤的整个持续时间期间验证步骤均需要使用所述位线。每一验证步骤均具有一由TS～TS1+TS2表示的周期，其中TS1为读出设定时间且TS2为实际数据读出时间。在所述验证步骤中，所述读出步骤必须在完成所述编程步骤后实施。不过，其设定时间TS1可与锁存编程周期重叠，因为其可将所述位线专用于预充电操作，这可能非常重要。因此，每一编程-验证循环的持续时间均约为TP+TS2且总编程操作时间将为n(TP+TS2)，此可明显小于图13中所示的传统情形。
图15A图解说明其中两页存储单元共享同一组位线来进行有效的并行操作的另一实施例。当一页面正经历一编程步骤时，另一页面在经历一验证步骤。在一给定实例中，不同的两页存储单元分别驻存于存储器阵列中不同的两行NAND链之中。在适当的允许编程或禁止编程电压状态已传送至包含此页的各存储器NAND链后，电压状态会升高并由各沟道锁存。然后，在TP1后所述位线得到释放。此时，第二页可使用所述位线进行一验证步骤。如果整个验证步骤可包含于锁存编程周期TP2内，则平均编程操作将刚好为nTP1，从而使验证步骤不会产生开销。
图15B图解说明图15A中所示的两页编程实施例的另一可能性，其中验证步骤具有一长于锁存编程周期的周期。在此种情况下，总编程验证周期由TP1+TS表示且平均编程操作将刚好为n(TP1+TS)。
图16图解说明一根据本发明一较佳实施例能够同时对两页存储单元实施流水线式编程及验证的存储装置。每一页存储单元均驻存于沿存储器阵列400中一行的对应的一页NANDA链450内。第一页存储单元使其控制栅极由一字线WLa连接并使其漏极选择晶体管S2及源极选择晶体管S1分别由信号SGDa及SGSa控制(参见图11)。该页存储单元的源极连接至一源极线434。同样地，第二页存储单元使其控制栅极由一字线WLb连接并使其漏极选择晶体管及源极选择晶体管分别由信号SGDb及SGSb控制。
这两页存储单元共享耦接至对应的一组读出放大器572的一组位线436。控制器510控制读出放大器，以由读出放大器对位线提供必要的预充电电压并实施读出操作，例如在一编程步骤后的验证。所述控制器还分别控制提供至这两页NAND链的各个源极及漏极选择线及字线的电压。
上文所提供的关于本发明的说明仅用于例示及说明目的。本文并非意欲囊括一切或将本发明限制于所揭示的确切形式，而是根据上述教示内容可得到诸多修改及变化形式。选择并阐述各实施例是为了最好地解释本发明的原理及其实际应用。本说明将使所属领域的技术人员能够以各实施例及适合于特定应用的各种修改形式来最好地利用及实施本发明。本发明的范围由随附权利要求书限定。

Claims (22)

1、一种用以在一具有一存储单元阵列且每一存储单元均具有一控制栅极及一由一源极及一漏极界定的沟道的非易失性存储器中对一组存储单元进行并行编程的方法，其包括：
(a1)对于所述一组存储单元中的每一存储单元，根据每一所述存储单元是指定要被编程还是指定要被禁止编程，将一关联的电压源耦接至每一沟道以将所述沟道带至一允许编程或禁止编程电压；
(a2)将所述关联电压源从每一所述单元的所述沟道去耦，同时使所述允许编程或禁止编程电压动态地保持在所述沟道处；及
(a3)通过将编程电压施加至所述一组存储单元的所述控制栅极来对所述一组存储单元进行编程。
2、如权利要求1所述的方法，其进一步包括：
当所述一组存储单元正在动态条件下操作时，允许对所述非易失性存储单元阵列进行另一存储操作。
3、如权利要求1所述的方法，其进一步包括：
(b1)在预定时刻验证是否每一存储单元均已正确编程至一预定状态；及
(b2)将已得到正确编程的每一存储单元指定为要禁止编程；
(b3)重复(a1)-(a3)直至所述一组中的所有存储单元均已得到正确编程为止。
4、如权利要求3所述的方法，其中在至少两组交错的存储单元之间实施编程及验证，以便在正对一组存储单元实施(a1)-a(3)时，对另一组存储单元实施(b1)-(b2)。
5、如权利要求1所述的方法，其中：
每一存储单元均将其漏极耦接至一以可切换方式连接至一关联的位线的漏极选择晶体管；及
所述将一关联的电压源耦接至每一沟道是通过启用其漏极选择晶体管以将来自所述关联位线的所述关联电压源连接至其漏极来实现的。
6、如权利要求1所述的方法，其中：
每一存储单元均将其漏极耦接至一以可切换方式连接至一关联的位线的漏极选择晶体管；及
所述将一电压源从每一沟道去耦是通过禁用其漏极选择晶体管以将来自所述关联位线的所述关联电压源与其漏极断开来实现的。
7、如权利要求1所述的方法，其中：
将所述存储单元阵列组织成一NAND链阵列，每一NAND链均包括：复数个存储单元，所述复数个存储单元通过其源极及漏极以菊花链形式连接、通过一源极端子及一漏极端子端接；及一漏极选择晶体管，其以可切换方式将所述漏极端子连接至一关联的位线。
8、如权利要求7所述的方法，其中：
一存储单元的每一所述沟道均构成一NAND链中所述以菊花链形式连接的存储单元的组合沟道的一部分。
9、如权利要求1-8中任一权利要求所述的方法，其中每一非易失性存储单元存储一位数据。
10、如权利要求1-8中任一权利要求所述的方法，其中每一非易失性存储单元存储多于一位数据。
11、如权利要求1-8中任一权利要求所述的方法，其中所述每一存储单元进一步包括一电荷存储元件。
12、一种非易失性存储器，其包括：
一组存储单元，每一存储单元均具有一由一源极及一漏极界定的沟道；
对应的一组电压源，其用于为所述一组存储单元提供工作电压；
一传送晶体管，其与所述组中的每一存储单元相关联，所述传送晶体管以可切换方式将所述关联的存储单元的所述漏极耦接至其对应的电压源；及
一控制器，其控制每一所述传送晶体管来将所述对应的电压源耦接至所述关联存储单元的所述漏极以在所述关联存储单元的所述沟道处设定一预定允许编程电压条件或一禁止编程电压条件、并随后将所述对应的电压源从所述漏极去耦以基本上将所述预定电压条件动态地保持在所述沟道处以供进行编程操作。
13、如权利要求12所述的非易失性存储器，其中每一对应的电压源均由一读出放大器提供。
14、如权利要求12所述的非易失性存储器，其中：
所述存储单元阵列布置成可由字线及位线存取的行及列；及
所述传送晶体管使所述关联存储单元的所述漏极能够通过一关联的位线耦接至所述对应的电压源。
15、如权利要求12所述的非易失性存储器，其中所述控制器为一状态机。
16、如权利要求14所述的非易失性存储器，其中：
所述存储单元阵列组织成一NAND链阵列，每一NAND链均包括复数个通过其源极及漏极以菊花链形式连接并通过一源极端子及一漏极端子端接的存储单元；及
所述传送晶体管使所述漏极端子能够通过一关联的位线耦接至所述对应的电压源。
17、如权利要求16所述的非易失性存储器，其中：
一存储单元的每一所述沟道均构成一NAND链中所述以菊花链形式连接的存储单元的组合沟道的一部分。
18、如权利要求16所述的非易失性存储器，其中：
所述控制器能够通过下述方式为一行中的一组存储单元动态设定沟道电压：首先实现与其关联位线的耦接并随后从其关联位线去耦；并随后使另一行存储单元能够耦接至所述位线以进行另一存储操作。
19、如权利要求12-18中任一权利要求所述的非易失性存储器，其中每一非易失性存储单元存储一位数据。
20、如权利要求12-18中任一权利要求所述的非易失性存储器，其中每一非易失性存储单元存储多于一位数据。
21、如权利要求12-18中任一权利要求所述的非易失性存储器，其中所述每一存储单元进一步包括一电荷存储元件。
22、一种非易失性存储器，其包括：
一组存储单元，每一存储单元均具有一由一源极及一漏极界定的沟道；
对应的一组电压源，其用于为所述一组存储单元提供工作电压；
耦接构件，其用于将每一存储单元的所述漏极耦接至其对应的电压源以在所述沟道处设定一预定的允许编程或禁止编程电压条件；及
浮动构件，其用于使所述沟道浮动以将所述预定电压动态保持在所述沟道处来进行编程操作。
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