CN1976083A - 相变化存储单元及其制造方法 - Google Patents

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Abstract

本发明公开一种相变化存储单元，其包括第一与第二电极，其具有大致共平面的表面、并被一间隙所分隔，以及相变化导桥，其电连接至第一与第二电极。此相变化导桥可延伸在大致共平面的表面上、并延伸横跨此间隙。此相变化导桥具有较高变化温度导桥部分以及较低变化温度部分。此较低变化温度部分包括相变化区域，其可在低于此较高变化温度部分的温度下，从大致结晶态变化至大致非晶态。本发明同时公开一种用以制造相变化存储单元的方法。

Description

相变化存储单元及其制造方法
联合研究合约的当事人
纽约国际商业机械公司、台湾旺宏国际股份有限公司及德国英飞凌技术公司(Infineon Technologies A.G.)为联合研究合约的当事人。
相关申请数据
本发明于2005年11月28日申请美国临时专利申请，该申请的申请号为60/740,176，发明名称为“Phase Change Memory Cell andManufacturing Method”。
技术领域
本发明涉及使用相变化存储材料的高密度存储元件，包括以硫属化物为基础的材料与其它材料，并涉及用以制造这些组件的方法。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，包括如通常为非晶态的固态相，以及通常为结晶态的固态相。激光脉冲用于读写光盘片中，以在二种相中切换，并读取这种材料在相变化之后的光学性质。
如硫属化物及类似材料的这些相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而引起晶相变化。一般而言，非晶态的特征在于其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引起使用可编程电阻材料以形成非易失性存储电路等兴趣，此电路可用于随机存取读写。
从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，致使相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减低在存储中的相变化材料组件的尺寸、以及减少电极与此相变化材料的接触面积而实现，因此可针对此相变化材料组件施加较小的绝对电流值而实现较高的电流密度。
此领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程的电阻材料填充这些微小孔洞。致力于这些微小孔洞的专利包括：于1997年11月11日公布的美国专利第5,687,112号”Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；于1998年8月4日公布的美国专利第5,789,277号”Method of Making Chalogenide [sic] Memory Device”、发明人为Zahorik等；于2000年11月21日公布的美国专利第6,150,253号”Controllable Ovonic Phase-Change Semiconductor Memory Device andMethods of Fabricating the Same”、发明人为Doan等。
在以非常小的尺寸制造这些装置、以及欲满足量产存储装置时所需求的严格工艺变化时，则会遭遇到问题。较佳地提供一种存储单元结构，其包括有小尺寸以及低重置电流，以及用以制造该结构的方法，其可满足量产存储装置时的严格工艺变量规范。
发明内容
本发明涉及一种相变化随机存取存储元件(PCRAM)，其适合用于量产集成电路。
本发明的第一目的涉及一种相变化存储单元，此存储单元则为相变化存储元件的一部份。此存储单元包括第一与第二电极，其具有大致共平面的表面、并被一间隙所分隔，以及相变化导桥，其电连接至第一与第二电极。相变化导桥的至少一部份包括较高变化温度部分、以及较低变化温度部分。此较低变化温度部分包括相变化区域，通过在其中通过电流，此相变化区域可在低于较高变化温度部分的温度下，从大致结晶态变化至大致非晶态。在某些实施例中，此相变化区域的区块包括第一与第二较高变化温度部分，其分别位于较低变化温度部分的不同侧。相变化导桥可延伸于大致共平面的表面之上、并延伸横跨此间隙。
本发明的第二目的涉及一种用以制造相变化存储单元的方法，此存储单元为相变化存储元件的一部份，此方法包括以相变化导桥电接于第一与第二电极的大致共平面的第一与第二表面，此相变化导桥包括相变化材料。此电气连接步骤包括提供较高变化温度部分以及较低变化温度部分，此较低变化温度部分生成相变化区域，且通过在二电极之间通过电流，此相变化区域可在大致结晶态与大致非晶态之间变化。在某些实施例中，此提供步骤包括改变相变化导桥的至少一部份相变化材料的变化温度，通过布植一材料于相变化导桥的一区块，以生成较高变化温度部分以及较低变化温度部分，进而增加此部分的变化温度并生成较高变化温度部分。
在此所述，用以在相变化随机存取存储中的存储单元内形成导桥的方法，可被用以在其它用途中形成非常微小的导桥。具有非常微小的导桥结构的纳米技术组件，使用相变化材料以外的材料如介质、有机材料、半导体等而制造。
以下详细说明本发明的结构与方法。本发明内容说明部分目的并非在于定义本发明。本发明由权利要求所限定。举本发明的实施例、特征、目的及优点等将可通过下列说明权利要求及附图获得充分了解。
附图说明
图1示出薄膜导桥相变化存储元件的实施例。
图2示出在图1所示的薄膜导桥相变化存储元件中的电流路径。
图3示出图1所示的薄膜导桥相变化存储元件中的相变化活性区域。
图4示出图1所示的薄膜导桥相变化存储元件的尺寸。
图5示出对相变化存储元件的结构，其在电极层之下具有存取电路、并在电极层之上具有位线。
图6示出图5所示的结构的布局或平面图。
图7示出包括有相变化存储元件的存储阵列示意图。
图8为方块图，其示出包括薄膜相变化存储阵列与其它电路的集成电路组件。
图9示出一衬底的剖面图其包括由线前端工艺所制造的存取电路，其用以制造含有图5所示的结构的相变化存储元件。
图10示出用以在图5所示的结构中形成一电极层的初始步骤的剖面图。
图11A与11B示出用以图案化图10的结构的布局与剖面图，其在图5所示结构的电极层中形成电极堆栈。
图12示出用以在图11B所示的电极堆栈上，形成侧壁绝缘体的步骤剖面图。
图13示出在图12所示的结构上形成导电材料层的步骤剖面图。
图14示出在图13所示的结构上研磨该导体与侧壁绝缘体的步骤剖面图。
图15示出在图14所示的结构上形成薄膜相变化材料层与保护覆盖层的步骤剖面图。
图16A与16B示出用以在图15的薄膜相变化材料层进行图案化的布局与剖面图，其在相变化材料上形成带状光阻。
图17A与17B示出用以在图15的薄膜相变化材料层进行图案化的布局与剖面图，其显示蚀刻图16A与16B中的带状光阻之后形成窄带状光阻。
图18A与18B示出根据图17A与17B的图案化光阻而蚀刻薄膜相变化材料层后，带状相变化材料布局与剖面图。
图19A与19B示出用以图案化图18A与18B中的带状相变化材料的布局与剖面图，其用以在电极层上形成相变化材料导桥。
图20A与20B示出利用图19A与19B中的图案而进行蚀刻后的相变化材料导桥的布局与剖面图。
图21示出用以在图20A与20B所示的结构上，包括电极层与相变化材料导桥，形成介质填充层的步骤。
图22A与22B示出在介质填充层中形成有导电插头后的布局与示意图，此插头接触至图21所示的结构中的相变化材料导桥。
图23示出用以在图22A与22B所示的结构上形成图案化导电层的步骤。
图24示出将相变化材料沉积于第一与第二电极上，此二电极被绝缘构件所分隔。
图25示出在图24所示的结构上沉积光阻掩模并蚀刻的步骤。
图26示出对图25的结构进行掩模修剪步骤的结果。
图27示出布植一元素于相变化材料的外露部分中。
图28与29示出移除光阻掩模后的相变化存储单元的示意图与剖面图。
图30示出图27中的布植步骤的替代技术，其中布植步骤的角度用以生成一较小的相变化区域。
图31是沿着图30中的线31-31所做的剖面图，示出利用倾斜布植所生成的较窄相变化区域。
主要组件符号说明
10                          存储单元
11                          存储材料导桥(bridge)
12                          第一电极
12a，13a，14a               上表面
13                          第二电极
14                          绝缘构件
15                          电流路径
16                          活性(active)通道
20                          半导体衬底
23，24                      字线
25，26，27                  n型终端
28                          共同源极线
29，30                      插头结构
31                          电极层
32，33，34                  电极构件
35a，35b                    绝缘栅
36，37                      薄膜存储材料导桥
38                          钨插头
39                          基底构件
40                          导电层
41，42                      位线
45                          Y解码器以及字线驱动器
46                          X解码器以及感测放大器
50～53                      存取晶体管
60                          存储阵列
61                          列解码器
62                          字线
63                          行解码器
64                          位线
65，67                      总线
66                          感测放大器以及数据读入
68                          偏压安排供给电压
69                          偏压安排状态机制
71                          数据输入线路
72                          数据输出线路
74                          其它电路
75                          集成电路
99                          结构
101，102                    沟槽
103～105                    经掺杂区域
106                         源极线
107                         多晶硅
108                         硅化物覆盖层
109                          介质层
111                          字线
110，112～114                插头
117，118                     字线
120                          介质层
121                          导电电极层
130～132a                    电极堆栈
133，134                     侧壁
140～143                     侧壁
150                          第二电极材料层
160～162                     电极构件
163，164                     绝缘构件
170                          薄膜相变化存储材料层
171                          保护覆盖层
180a，b                      带状光阻
190a，b                      带状光阻
200a，b                      带状存储材料
201                          保护覆盖层
210，211                     光阻层
210a，b，211a，b，212a，b    光阻结构
215                          第一电极构件
216                          第二电极构件
217                          第三电极构件
218                          存储材料导桥
220a，b，221a，b，222a，b    单元结构
225，226，227                沟槽
230                          介质填充层
240a，b～242                 插头
250                          导电层
311                          相变化导桥
312                          第一电极
313                          第二电极
314                          绝缘构件
316                          相变化材料
318                          光阻掩模
320                          掩模
322                          布植工艺
324                          较高变化温度部分
326                          较低变化温度部分
328                          相变化区域
330                          较大角度布植
具体实施方式
关于薄膜相变化存储单元、这些存储单元所组成的阵列、以及用以制造该存储单元的方法的详细叙述，参照图1-23描述。图24-31的实施例为具有较高与较低变化温度部分的相变化存储单元实施例。
下面关于本发明的叙述，通常地会参照结构与方法的实施例。可以了解的是，本发明的范畴并不限于所揭露的实施例与方法，同时本发明可以利用其它特征、元素、方法与实施例而实施。在不同实施例中的相似组件，以类似的标号标示。
图1示出存储单元10的基本结构，其包括位于电极层之上的存储材料导桥11，电极层包括第一电极12、第二电极13、以及位于第一电极12与第二电极13之间的绝缘构件14。如图所示，第一与第二电极12，13具有上表面12a，13a。相似地，绝缘构件14也具有上表面14a。在此实施例中，在电极层中的该些结构的上表面12a，13a，14a，定义电极层基本上平坦的上表面。存储材料导桥11位于电极层的平坦上表面之上，使得在第一电极与导桥11之间、以及位于第二电极13与导桥11之间的接触，由导桥11的底侧所实现。
图2示出在第一电极12、导桥11、以及第二电极13之间的电流路径，其由存储单元结构所形成。存取电路的实施方式可以多种配置接触至第一电极12与第二电极13，以控制存储单元的操作，使得其可被编程而将导桥11设定于二固态相之一，此二固态相可利用存储材料而可逆地实施。举例而言，使用含硫属化物的相变化存储材料，此存储单元可被设定至相对高的电阻态，其中此导桥在电流路径中的至少一部份为非晶态，此存储单元也可被设定至相对低的电阻态，而在电流路径中的导桥的大部分处于结晶态。
图3示出在导桥11中的活性通道16，其中活性通道为一相变化存储单元中、材料被诱发以在至少二固态相中切换的区域。可以理解的是，此活性信道16可以制造得非常微小，减少用以诱发相变化所需要的电流幅度。
图4示出了存储单元10的重要尺寸。活性通道的长度L(x轴)由绝缘构件14(图中称为通道介质)介于第一电极12与第二电极13之间的厚度所定义。此长度L可通过控制存储单元实施例中的绝缘壁14的宽度而控制。在代表实施例中，绝缘壁14的宽度可以利用次平板印刷图案化技术而界定，以形成薄绝缘层，其尺寸小于用以制造此组件的存取结构的工艺的最小平板印刷特征尺寸。因此，存储单元的实施例中，具有小于100nm的通道长度L。其它实施例中，通道长度L为40nm或以下。在其它实施例中，此通道长度少于20nm。可以理解的是，通道长度甚至可以远小于20nm，其可视特定应用的需求，而利用如原子层沉积技术等薄膜沉积技术实现。
相似地，在存储单元实施例中的导桥厚度T(y轴)可以非常微小。导桥厚度T可通过使用薄膜沉积技术而形成于第一电极12、绝缘壁14、以及第二电极13的上表面上。因此，存储单元实施例中，导桥厚度T为50nm以下。其它存储单元的实施例中，导桥厚度为20nm以下。在其它实施例中导桥厚度T为10nm以下。可以了解的是，导桥厚度T甚至可以利用如原子层沉积技术等而小于10nm，视特定应用的需求而定，只要此厚度可令导桥执行其存储元素的目的即可，即具有至少二固态相、且可逆地由一电流或施加至第一与第二电极之间的电压所诱发。
如图4所示，导桥宽度W(z轴)也非常微小。在较佳实施例中，此导桥宽度W少于10nm。在某些实施例中，导桥宽度为40nm以下。
存储单元的实施例包括以相变化为基础的存储材料所构成的导桥11，相变化材料可包括硫属化物为基础的材料以及其它材料。硫属化物包括下列四元素之一：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其它物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础在存储材料已经在技术文件中进行了描述，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：TeaGebSb100-(a+b)。
一位研究员描述了最有用的合金，其为在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素总和为100％。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-Te Phase-change Optical Disksfor High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，其范例在此列入参考。
相变化材料能在此单元活性信道区域内依其位置顺序在材料为一般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些材料至少为双稳态的。术语“非晶“用以指称一相对较无次序的结构，其比单晶更无次序性，而带有可检测的特征，如比结晶态更高的电阻值。术语”结晶态“用以指称一相对较有次序的结构，其比非晶态更有次序，因此包括有可检测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其它受到非晶态与结晶态的改变而影响的材料特中包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质也可能随之改变。
相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于特定相变化合金的适当脉冲量变曲线。在本文的后续部分，此相变化材料以GST代称，同时应该了解，也可使用其它类型的相变化材料。在本文中所描述的一种适用于PCRAM中的材料，为Ge2Sb2Te5。
本发明的叙述参照相变化材料。然而，其它有时也被称为可编程材料的材料，也可被使用。如本发明中所使用的，存储材料指其电性质可以通过外加的能量而改变的材料；上述的改变可以是阶段性的改变或连续性的改变、或者二者的综合。可用于本发明其它实施例中的其它可编程的存储材料包括，掺杂N2的GST、GexSby、或其它以不同结晶态变化来决定电阻的物质；PrxCayMnO3、PrSrMnO3、ZrOx、TiOx、NiOx、WOx、经掺杂的SrTiO3或其它利用电脉冲以改变电阻状态的材料；或其它使用电脉冲以改变电阻状态的物质；TCNQ(7，7，8，8-tetracyanoquinodimethane)、PCBM(methanofullerene6，6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其它物质掺杂的TCNQ、或任何其它聚合物材料其包括有以电脉冲而控制的双稳态或多稳态电阻态。可编程电阻存储材料的其它范例，包括GeSbTe、GeSb、NiO、Nb-SrTiO3、Ag-GeTe、PrCaMnO、ZnO、Nb2O5、Cr-SrTiO3。
关于相变化随机存取存储元件的制造、成分材料、使用与操作等额外信息，请参照美国专利申请号11/155,067，申请日为2005年6月17日，发明名称为”Thin Film Fuse Phase Change Ram AndManufacturing Method”。
图5描绘了PCRAM单元的结构。这些单元形成于半导体衬底20之上。例如浅沟槽绝缘介质(STI)(未示出)等的绝缘结构，隔离了成对的存储单元存取晶体管列。此存取晶体管在P型衬底20之中，以n型终端26作用为共同源极区域、以及n型终端25，27作用为漏极终端。多晶硅字线23，24做为存取晶体管的栅极。介质填充层(未示出)形成于多晶硅字线之上。此层为图案化的导电结构，包括共同源极线28，其接触至源极区域26，并沿着阵列中的一列而作用为共同源极线。插头结构29，30分别接触至漏极终端25，26。填充层(未示)、共同源极线28、以及插头结构29，30均具有大致平坦的上表面，或者适合用做为形成电极层31的衬底。
电极层31包括了电极构件32，33，34，其由如绝缘栅35a，35b等绝缘构件而与彼此分隔，以及基底构件39，其中绝缘栅由如下所述的一侧壁工艺所形成。在本实施例的结构中，基底构件可厚于绝缘栅35a，35b，并将电极构件33与共同源极线28隔离。举例而言，基底构件的厚度可以介于80到140nm之间，而绝缘栅则远窄于此，因为必须减少在源极线28与电极构件33之间的电容连合。在本实施例中，绝缘栅35a，35b在电极构件32，34的侧壁上包括了薄膜介质材料，其在电极层31表面的厚度由侧壁上的薄膜厚度所决定。
薄膜存储材料导桥36(例如GST)位于电极层31之上的一侧、横跨绝缘侧壁35a而形成第一存储单元，同时薄膜存储材料导桥37(例如GST)位于电极层31之上的另一侧、横跨绝缘栅35b而形成第二存储单元。
介质填充层(未示出)位于薄膜导桥36，37之上。介质填充层包括二氧化硅、聚酰亚胺、氮化硅、或其它介质填充材料。在实施例中，此填充层包括相当良好的热与电绝缘体，提供导桥良好的热与电绝缘效果。钨插头38接触至电极构件33。包括有金属或其它导电材料(包括在阵列结构中的位线)的图案化导电层40，位于介质填充层之上，并接触至插头38以建立对对应至薄膜导桥36与37的存储单元的存取。
图6显示在图5中的半导体衬底20上的结构，其以布局的方式呈现。因此，字线23，24的排列实质上平行于共同源极线28，沿着存储单元阵列中的共同源极线而排列。插头29，30分别接触至半导体衬底内的存取晶体管的终端、以及电极构件32，34的底侧。薄膜存储材料导桥36，37位于电极构件32，33，34之上，且绝缘栅35a，35b分隔这些电极构件。插头38接触至位于导桥36与37之间的电极构件33、以及在图案化导电层40之下的金属位线41(在图6中为透明)的底侧。金属位线42(非透明)也示出于图6中，以强调此结构的阵列布局。
在操作中，对应于导桥36的存储单元的存取，通过施加控制信号至字线23而实现，字线23将共同源极线28经由终端25、插头29、以及电极构件32而连接至薄膜导桥36。电极构件33经由接触插头38而连接至在图案化导电层中的一条位线。相似地，对应于导桥37的存储单元的存取，通过施加控制信号至字线24而实现。
可以了解的是，在图5与图6的结构中可以使用多种不同材料。举例而言，可使用铜金属化。其它类型的金属化如铝、氮化钛、以及含钨材料等，也可被使用。同时，也可使用如经掺杂的多晶硅等非金属导电材料。在所述实施例中所使用的电极材料，较佳为氮化钛或氮化钽。或者，此电极可为氮化铝钛或氮化铝钽、或可包括一个以上选自下列群组中的元素：钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)、以及由上述元素所构成的合金。电极间绝缘栅35a，35b可为二氧化硅、氮氧化硅、氮化硅、氧化铝、或其它低介质常数的介质。或者，电极间绝缘层可包括一个以上选自下列群组的元素：硅、钛、铝、钽、氮、氧、以及碳。
图7示出存储阵列的示意图，其可参考图5与6所做的描述而实施。因此，图7中的标号对应至图5与6中的标号。可以了解的是，图7中所示的阵列结构可利用其它单元结构而实施。在图7的说明中，共同源极线28、字线23、与字线24、大致上平行于Y轴。位线41与42大致上平行于X轴。因此，在方块45中的Y解码器以及字线驱动器，连接至字线23，24。在方块46中的X解码器以及一组感测放大器，则连接至位线41，42。共同源极线28连接至存取晶体管50，51，52，53的源极终端。存取晶体管50的栅极连接至字线23。存取晶体管51的栅极连接至字线24。存取晶体管52的栅极连接至字线23。存取晶体管53的栅极连接至字线24。存取晶体管50的漏极连接至电极构件32以连接导桥36，导桥36则进而连接至电极构件33。相似地，存取晶体管51的漏极连接至电极构件34以连接导桥37，导桥37则进而连接至电极构件33。电极构件33连接至位线41。为了图解方便，电极构件33与位线41位于不同位置。可以理解的是，在其它实施例中，不同存储单元导桥可使用不同的电极构件。存取晶体管52与53也于位线42上连接至相对应的存储单元。图中可见，共同源极线28由二列存储单元所共享，其中的列沿着Y轴而排列。相似地，电极构件33被阵列中一行的二存储单元所共享，而在阵列中的行则是沿着X轴排列。
图8为根据本发明实施例的集成电路的简化方块图。集成电路75包括存储阵列60，其利用薄膜相变化存储单元而建立于半导体衬底上。列解码器61连接至多条字线62，并沿着存储阵列60中的各列而排列。行解码器63连接至多条位线64，这些位线沿着存储阵列60中的各行而排列，并用以从阵列60中的多栅极存储单元读取并编程数据。地址在总线上供应至行解码器63以及列解码器61。方块66中的感测放大器以及数据输入结构经由总线67而连接至行解码器63。地址从总线65提供至行解码器63以及列解码器61。在方块66之中的感测放大器以及数据读入(data-in)线路，经由数据总线67而连接至行解码器63。数据从集成电路衬底75上的输入/输出端口、或从集成电路75的其它内部或外部数据来源，经由数据输入线路71而提供至方块66的数据输入结构。在所述实施例中，此集成电路包括其它电路74，如通用目的处理器或特定目的应用电路、或以薄膜相变化存储单元阵列所支持而可提供单芯片系统(system on a chip)功能的整合模块。数据从方块66中的感测放大器经由数据输出线路72，而传送至集成电路75的输入/输出端口，或传送至集成电路75内部或外部的其它数据目的。
在本实施例中使用偏压安排状态机69的控制器，控制偏压安排供给电压68的应用，例如读取、编程、擦除、擦除确认与编程确认电压等。此控制器可使用公知的特定目的逻辑电路。在替代实施例中，此控制器包括通用目的处理器，其可应用于同一集成电路中，此集成电路执行计算机程序而控制此组件的操作。在又一实施例中，此控制器使用特定目的逻辑电路以及通用目的处理器的组合。
图9示出在线前端工艺之后的结构99，在示出的实施例中形成标准CMOS组件，其对应于图7所示阵列中的字线、源极线、以及存取晶体管。在图9中，源极线106覆盖半导体衬底中的经掺杂区域103，其中经掺杂区域103对应于图中左侧的第一存取晶体管、以及图中右侧的第二存取晶体管的源极终端。在此实施例中，源极线106延伸至结构99的上表面。在其它实施例中，此源极线并不完全延伸至表面。经掺杂区域104对应至于第一存取晶体管的漏极。包括有多晶硅107、以及硅化物覆盖层108的字线，作为此第一存取晶体管的栅极。介质层109位于此多晶硅107以及硅化物覆盖层108之上。插头110接触至此经掺杂区域104，并提供导电路径至此结构99的表面，而以后述方式连接至存储单元电极。包括有多晶硅线111、以及硅化物盖(未示出)的字线作为此第二存取晶体管的栅极。插头112接触至经掺杂区域105并提供导电路径至结构99的上表面，而以后述方式连接至存储单元电极。隔离沟101，102将连接至插头110与112的双晶体管结构、与相邻的双晶体管结构分隔开来。在图的左侧，示出字线多晶硅117以及插头114。在图的右侧，示出字线多晶硅118与插头113。在图9中的结构99提供了用以形成存储单元组件的衬底，包括第一与第二电极、以及存储材料导桥，如下所详述。
图10示出了此工艺的下一步骤，其中在结构99的表面上形成包括有氮化钛或其它材料的薄介质层120。接着，如氮化钛(TiN)的导电电极材料层121形成于介质层120上。
图11A与11B示出了此工艺的下一步骤，其中导电电极层121以及介质层120经图案化以在结构99的表面上定义电极堆栈130，131，132，图11A的130a，131a，132a为其上视图。在实施例中，电极堆栈由掩模平板印刷步骤所定义，此步骤产生了图案化的光阻层，接着进行公知的尺寸测量与确定步骤，并接着蚀刻用以形成层121与120的氮化钛与氮化硅。此堆栈具有侧壁133与134。
图12示出此工艺的下一步骤，其中介质侧壁140，141，142，143先通过形成与此堆栈及堆栈的侧壁共形的薄膜介质层(未示出)于堆栈130，131，132的侧壁上、接着各向异性地蚀刻此薄膜介质层以将其从堆栈之间以及堆栈表面的区域移除，而残留形成于侧壁上。在此工艺的实施例中，用以形成侧壁140，141，142，143的材料包括氮化硅或其它介质材料，例如二氧化硅、氮氧化硅、氧化铝等。
图13示出了此工艺的下一步骤，其中第二电极材料层150形成于堆栈130，131，132以及侧壁140，141，142，143之上。此电极材料层150包括了氮化钛或其它合适的导电材料，例如氮化钽、铝合金、铜合金、经掺杂的多晶硅等。
图14示出了此工艺的下一步骤，其中第二电极材料层150、侧壁140，141，142，143、以及堆栈130，131，132受到蚀刻并平面化，以定义电极层于结构99所提供的衬底上。研磨工艺的实施例包括化学机械研磨工艺、接着进行毛刷清洁以及液体或气体清洁程序，如此领域中所公知的。电极层包括了电极构件160，161，162，以及位于电极构件之间的绝缘构件163，164。在所述实施例中的电极层，具有实质上平坦的上表面。在此实施例中，绝缘构件163，164的部份结构也延伸到电极构件161之下，将电极构件161与源极线隔离。其它例示结构中可使用不同的材料于电极构件与绝缘构件中。
图15示出此工艺的下一步骤，其中薄膜相变化存储材料层170形成于电极层的实质平坦表面上。此存储材料利用未瞄准的溅镀在250℃下进行。当所使用的相变化存储材料为Ge2Sb2Te5时，所生成的薄膜厚度约为60纳米以下。实施例牵涉到将整个晶圆溅镀至其平坦表面上，厚度为约40纳米。在某些实施例中，薄膜层170的厚度少于100nm，且更佳地为40nm以下。在存储元件的实施例中，薄膜层170的厚度少于20nm，例如10nm。在形成薄膜层170之后，形成保护覆盖层171。此保护盖层包括在薄膜层170上所形成的低温沉积的二氧化硅或其它介质材料。此保护覆盖层171较佳地为良好的电与热绝缘体，并保护存储材料在后续步骤中不会外露，例如光阻剥除步骤可能伤害此存储材料。此工艺牵涉到形成低温衬底介质，利用如温度低于200℃的工艺形成例如氮化硅层或二氧化硅层。适合的工艺为等离子增强化学气相沉积(PECVD)而施加二氧化硅。形成此保护盖层171之后，可利用如高密度等离子化学气相沉积法(HDP CVD)等高温工艺，而施加介质填充层于存储材料之上。
图16A与16B示出此工艺的下一步骤，其中在掩模平板印刷工艺中形成光阻层180并图案化，以在薄膜层170与保护覆盖层171之上定义带状光阻180a，180b。如图16A所示，绝缘构件163，164外露于带状光阻180a，180b之间。依据所使用的平板印刷工艺，此带状光阻越细越好。举例而言，此带状光阻的宽度等于所使用的平板印刷工艺的最小特征尺寸F，其中在当前的掩模平板印刷工艺中，工艺的最小特征尺寸可为0.2微米、0.14微米、或0.09微米的数量级。显然地，此工艺的实施例可以随着平板印刷工艺的进步而达到更窄的最小特征尺寸。
图17A与17B示出此工艺的下一步骤，其中图16A的带状光阻180a，180b经修剪，以形成更窄的带状光阻190a，190b。如图17B所示，经修剪的光阻190的厚度，也小于图16B中的光阻层180的厚度。在实施例中，此带状光阻以各向同性蚀刻而修剪，其使用了反应性离子蚀刻等工艺。此蚀刻工艺将带状光阻修剪至更小的线宽。在更窄的带状光阻190a，190b的实施例中，其宽度小于100nm。在更窄的带状光阻190a，190b的其它实施例中，其宽度为40nm以下。光阻修剪利用氧化物等离子而各向同性地蚀刻光阻，进而在0.09微米(90纳米)最小特征尺寸的平板印刷工艺中，将其宽度与厚度修剪至约40nm。在替代实施例中，硬掩模层如层低温沉积的氮化硅或二氧化硅等，可以置于光阻图案的底部，以避免在光阻剥除工艺时对存储材料造成蚀刻伤害。
图18A与18B示出了此工艺的下一步骤，其中更窄带状光阻190a，190b用做为蚀刻掩模，同时针对薄膜存储材料层进行平板印刷蚀刻，以定义带状存储材料200a，200b，无论有没有保护盖层201。如图所示，带状存储材料200a，200b延伸横跨绝缘构件163，164以及在电极层中的电极构件。在此工艺的实施例中，存储材料包含GST硫属化物材料，并利用如含氯或含氟反应性离子蚀刻工艺而进行蚀刻。
图19A与19B示出此工艺的下一步骤，其中形成另一光阻层210，211，212并图案化，以定义光阻结构210a，210b，211a，211b，212a，212b。此单元结构对应至成对的存储单元，如下所述。此单元结构比带状存储材料200a，200b宽，因为其宽度等于所使用的平板印刷工艺(例如光罩平板印刷工艺)所能达到的宽度，并且未经过修剪。因此，在某些实施例中的宽度等于用以形成此层的平板印刷工艺的最小特征尺寸F。
图20A与20B示出此工艺的下一步骤，其中光阻结构210a，210b，211a，211b，212a，212b用做为蚀刻掩模，通过蚀刻沟槽225，226为结构99的隔离介质结构、以及蚀刻在各行单元之间垂直于字线的沟槽227，而定义单元结构220a，220b，221a，221b，222a，222b。此单元结构220a包括第一电极构件215、第二电极构件216、以及第三电极构件217。绝缘构件163分隔第一电极构件215与第二电极构件216。绝缘构件164分隔第一电极构件215与第三电极构件217。存储材料导桥218位于电极构件215，216，217以及绝缘构件163，164之上，以在结构220上建立二个存储单元。
图21示出了此工艺的下一步骤，其中具有平坦上表面的介质填充层230形成于电极结构之上、并填入位于电极结构之间的沟槽与间隙。在此工艺的实施例中，填充层230利用高密度等离子化学气相沉积(HDPCVD)进行沉积、接着进行化学机械研磨与清洁之后而形成。介质填充层可包括二氧化硅、氮化硅、以及其它绝缘材料，较佳具有良好的热与电绝缘性质。
在某些实施例中，在介质填充层之外、或取代介质填充层，而提供对于导桥的热绝缘结构。在实施例中，此热绝缘结构在施加介质填充层之前，通过形成热绝缘材料的覆盖层于导桥(218)之上、并选择性地位于电极层之上而形成。热绝缘材料层的代表性材料，包括下列元素组合而成的材料：硅、碳、氧、氟、与氢。适合用做为热绝缘覆盖层的热绝缘材料，包括二氧化硅、氢氧碳化硅、聚亚醯胺、聚醯胺、以及氟碳聚合物。其它适合用做为热绝缘盖层的材料，包括氟氧化硅、倍半氧硅烷(silsesquioxane)、聚环烯醚(polyarylene ether)、对二甲苯聚体(parylene)、氟聚合物、氟化非晶碳、类钻石碳、多孔氧化硅、介多孔(mesoporous)氧化硅、多孔性倍半氧硅烷、多孔性聚亚醯胺及多孔性环烯醚。在其它具体实施例里，热绝缘结构包括位于介质填充部分内、位于导桥218上以提供热绝缘作用的气体填充空洞。单层或多层结构可以提供热绝缘及电绝缘效果。
图22A与22B示出此工艺的下一步骤，其中过孔(未示出)在填充层230中进行蚀刻，通过存储材料与填充层而到达电极材料。此过孔蚀刻工艺可利用单一各向异性蚀刻工艺而蚀刻填充层与存储材料层，或者使用二步骤工艺，先以第一蚀刻化学物质蚀刻填充层，再以第二蚀刻化学物质蚀刻存储材料层。过孔形成后，以钨金属或其它导电材料填入过孔，以形成接触至电极结构中的第一电极构件(例如构件215)的插头240，241，242，以与电极层上的电路进行电连接。在此工艺的实施例中，过孔以扩散障碍层及/或附着层做为衬底，如此领域所公知，再以钨金属或其它合适的导电材料进行填入。此结构接着以化学机械研磨进行平坦化，并进行清洁步骤。最后，施加“清洁“蚀刻工艺，以形成干净的结构。
图23示出了此工艺的下一步骤，其中形成图案化导电层250并接触至填充层上的插头，提供存储元件所需的导体，产生图5中所示的结构。在此工艺的实施例中，使用铜合金嵌镶金属化工艺，其中沉积氟硅玻璃(FSG)于外露表面上而形成图案化导电层，接着形成预设的光阻图案。接着实施蚀刻以移除外露的氟硅玻璃，接着沉积衬底与晶种层于此图案中。接着实施铜电镀以填充此图案。在电镀后，进行退火步骤，跟着进行研磨工艺。其它实施例可使用铝-铜工艺，或其它公知的金属化工艺。
在此所描述的单元，包括二底电极以及其间的介质、以及位于电极之上、横跨介质的相变化材料导桥。此底电极与介质形成于线前端工艺CMOS逻辑结构或其它功能电路结构之上的电极层中，提供可以轻易支持内建存储与功能电路于单芯片上的结构，此芯片可举例如统单芯片(system on chip，SOC)组件。
图24-31示出根据本发明所制造的相变化存储单元的另一实施例。图24示出了由绝缘构件314所分隔的第一与第二电极312，313。相变化材料316沉积于电极312，313以及绝缘构件314之上。图25示出沉积光阻掩模318于相变化材料316之上，接着典型地使用适当的蚀刻工艺以移除未被光阻掩模318所覆盖的相变化材料316。此步骤产生了相变化元素，特别是由相变化材料所构成的相变化导桥311。接着，光阻掩模318经修剪而形成图26所示的较小尺寸掩模320。较小尺寸掩模320的宽度，远小于用以生成掩模318的工艺的最小平板印刷特征尺寸。修剪步骤典型地由光阻氧气等离子修剪工艺所完成，但也可使用其它工艺。较小尺寸掩模320的位置，设置于沿着相变化导桥311长度的大约中心处，以将导桥311外露为如图27所示的组态。
例如离子布植等的布植工艺322，可利用一元素或多元素的组合物而完成，以增加相变化材料316从大致非晶态变化成大致结晶态、以及尤其是从大致结晶态变化成大致非晶态时的变化温度。此等材料的范例包括碳、硅、氮、以及铝。将掩模318移除之后，会生成相变化存储单元310，包括图28与29所示的相变化导桥311。相变化导桥311在较低变化温度部分326的两侧包括了较高变化温度部分324。在此较佳实施例中，布植工艺用以提高相变化导桥311某些部分的变化温度。在一实施例中，当较高变化温度部分为大致非晶态而较低变化温度部分为大致结晶态时，较高变化温度部分324的变化温度典型地至少高出较低变化温度部分326的变化温度约100℃。随着电流通过电极312与313之间，较低变化温度部分326中、位于绝缘构件314之上的相变化区域328，在区域328两侧的布植相变化材料部分324进行相变化之前即可在大致结晶态与大致非晶态之间变化。在某些实施例中，布植工艺也可在提高较高变化温度部分324的变化温度外，一并实施至较低变化温度部分326，或只实施至较低变化温度部分326而不实施至较高变化温度部分324。
图30与31示出较大角度布植330，其与图29中的相变化区域328相比之下，可生成较窄的相变化区域328。此方式有助于进一步集中位于相变化区域328处的电流，以协助减少用以产生从大致结晶态变化至大致非晶态的相变化所需要的电流与功率。
上述图24-31所公开部分的优点之一在于，将较低变化温度部分326中的相变化区域328用来隔离二个较高变化温度部分324，可对于相变化区域328实现较大的热绝缘效果，进而减少重置电流与功率。
本发明的另一目的涉及当较高变化温度部分324与较低变化温度部分326均处于大致结晶态或大致非晶态时，二者的导热性。较佳地，当二者均处于大致非晶态时，较高变化温度部分324的导热性低于(更佳至少50％低于)较低变化温度部分326的导热性。相同地，当二者均处于大致结晶态时，较高变化温度部分324的导热性低于(更佳至少50％低于)较低变化温度部分326的导热性。这些因素有助于进一步针对较低变化温度部分326中的相变化区域328，进行进一步的热隔离。适合的布植元素范例包括氮、氧、以及硅。
本发明的另一目的涉及较高变化温度部分324与较低变化温度部分326的电阻率(electrical resistivity)。较佳地，当二者均处于大致非晶态时，较高变化温度部分324的电阻率大于(更佳至少50％大于)较低变化温度部分326的电阻率。相似地，较佳地，当二者均处于大致结晶态时，较高变化温度部分324的电阻率大于(更佳至少50％大于)较低变化温度部分326的电阻率。此外，当二者均处于大致非晶态时，较高变化温度部分324的电阻值大于(更佳至少50％大于)较低变化温度部分326的电阻值。相似地，当二者均处于大致结晶态时，较高变化温度部分324的电阻值大于(更佳至少50％大于)较低变化温度部分326的电阻值。这些特点有助于将电流集中于较低变化温度部分326内的相变化区域328，以协助减低变化电流与功率，尤其是重置时所需要的变化电流与功率。
较佳地，较高变化温度部分324维持于大致非晶态，因为此材料在大致非晶态时的导电性与导热性低于大致结晶态。
上述的叙述可能使用如之上、之下、顶、底、覆盖等词汇。这些词汇仅用以协助了解本发明，而非用以限制本发明。
虽然本发明已参照也实施例来加以描述，应该了解的是，本发明创作并不受限于其详细描述内容。替换方式及修改方式已于先前描述中所建议，并且其它替换方式及修改方式将为本领域的技术人员可以想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而实现与本发明实质上相同结果者皆不脱离本发明的精神范畴。因此，所有这些替换方式及修改方式旨在落入本发明所附的权利要求及其等价物所界定的范畴中。任何在前文中提及的专利申请以及印刷文本，均列为本案的参考。

Claims (21)

1.一种相变化存储单元，此存储单元为相变化存储元件的一部分，该相变化存储单元包括：
第一与第二电极，其具有大致共平面的表面并被一间隙所分隔；
相变化导桥，其电连接至该第一与第二电极；
该相变化导桥的至少一区块包括较高变化温度部分以及较低变化温度部分；以及
该较低变化温度部分包括相变化区域，其可通过在其中通过电流而在低于该较高变化温度部分的温度下，从大致结晶态变化至大致非晶态。
2.如权利要求1所述的相变化存储单元，其中该较高变化温度部分的变化温度，比该较低变化温度部分的变化温度高出至少100℃。
3.如权利要求1所述的相变化存储单元，其中当该较高变化温度部分与该较低变化温度部分均为大致结晶态时，该较高变化温度部分的导热性低于该较低变化温度部分的导热性。
4.如权利要求1所述的相变化存储单元，其中当该较高变化温度部分与该较低变化温度部分均为大致结晶态时，该较高变化温度部分的导热性至少低于该较低变化温度部分的导热性50％。
5.如权利要求1所述的相变化存储单元，其中当该较高变化温度部分与该较低变化温度部分均为大致结晶态时，该较高变化温度部分的电阻率大于该较低变化温度部分的电阻率。
6.如权利要求1所述的相变化存储单元，其中当该较高变化温度部分与该较低变化温度部分均为大致结晶态时，该较高变化温度部分的电阻率至少大于该较低变化温度部分的电阻率50％。
7.如权利要求1所述的相变化存储单元，其中当该较高变化温度部分与该较低变化温度部分均为大致结晶态时，该较高变化温度部分的电阻值大于该较低变化温度部分的电阻值。
8.如权利要求1所述的相变化存储单元，其中当该较高变化温度部分与该较低变化温度部分均为大致结晶态时，该较高变化温度部分的电阻值至少大于该较低变化温度部分的电阻值50％。
9.如权利要求1所述的相变化存储单元，其中该相变化导桥的该区块包括第一与第二较高变化温度部分，其分别位于该较低变化温度部分的不同侧。
10.如权利要求1所述的相变化存储单元，其中该相变化导桥延伸横跨该第一与第二电极的该大致共平面的该表面、并横跨该间隙。
11.如权利要求1所述的相变化存储单元，其中该较高变化温度部分具有元素布植于其中，该元素不存在于该较低变化温度部分。
12.如权利要求11所述的相变化存储单元，其中该元素包括选自下列群组的至少一种：碳、硅、氧、氮、以及铝。
13.如权利要求1所述的相变化存储单元，其中该存储单元包括合金，该合金包括选自下列群组的至少二种所组成的组合物：锗、锑、碲、铟、钛、镓(、铋、锡、铜、钯、铅、银、硫、以及金(Au)。
14.如权利要求1所述的相变化存储单元，其中该第一与第二电极包括选自下列群组的一元素：钛、钨、钼)、铝、钽、铜、铂、铱、镧、镍、以及钌、以及由上述元素所构成的合金。
15.一种相变化存储单元，该存储单元为相变化存储元件的一部份，该存储单元包括：
第一与第二电极，其具有大致共平面的表面并被一间隙所分隔；
相变化导桥，其电连接至该第一与第二电极，该相变化导桥延伸横跨该第一与第二电极的大致共平面的该表面、并横跨该间隙；
该相变化导桥的至少一区块包括第一与第二较高变化温度部分以及较低变化温度部分，该第一与第二较高变化温度区域位于该较低变化温度区域的不同侧，该较高变化温度区域的变化温度高出该较低变化温度区域的变化温度至少100℃；以及
该较低变化温度部分包括相变化区域，其可通过在其中通过电流而在低于该较高变化温度部分的温度下，从大致结晶态变化至大致非晶态。
16.一种用以制造相变化存储单元的方法，该存储单元为相变化存储元件的一部分，该方法包括：
利用相变化导桥以电连接第一与第二电极的大致共平面的一表面，该相变化导桥包括相变化材料；以及
该电连接步骤包括提供较高变化温度部分以及较低变化温度部分，该较低变化温度部分生成相变化区域，该相变化区域可通过在该二电极之间通过电流而在大致结晶态与大致非晶态之间变化。
17.如权利要求16所述的方法，其中该提供步骤包括，沉积具有较高变化温度的第一相变化材料以生成该较高变化温度部分、以及沉积具有较低变化温度的第二相变化材料以生成该较低变化温度部分。
18.如权利要求16所述的方法，其中该提供步骤包括改变该相变化导桥的至少一部份的该相变化材料的变化温度，以生成该较高变化温度部分以及该较低变化温度部分。
19.如权利要求18所述的方法，其中该变化温度的改变步骤包括，布植一材料于该相变化导桥的一区块的一部份，以改变该部分的变化温度。
20.如权利要求18所述的方法，其中该变化温度的改变步骤包括，布植一材料于该相变化导桥的一区块的一部份，以增加该部分的变化温变化温度，进而生成该较高变化温度部分。
21.一种用以制造相变化存储单元的方法，该存储单元为相变化存储元件的一部分，该方法包括：
利用相变化导桥以电连接第一与第二电极的大致共平面的表面，该相变化导桥包括相变化材料；
改变该相变化导桥的至少一部份的该相变化材料的变化温度，以生成较高变化温度部分以及较低变化温度部分，该较低变化温度部分生成相变化区域，该相变化区域可通过在该二电极之间通过电流而在大致结晶态与大致非晶态之间变化；
该变化温度的改变步骤包括，布植一材料于该相变化导桥的一区块的第一与第二部分，以增加该第一与第二部分的变化温度、进而生成第一与第二较高变化温度部分；以及
该布植步骤用以在该较低变化温度部分的两侧生成该第一与第二较高变化温度部分。
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