CN1977386A - 碳化硅器件及其制造方法 - Google Patents

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Abstract

提供了MOS沟道器件以及制造具有混合沟道的这种器件的方法。示范性器件包括垂直功率MOSFET，其包括碳化硅的混合阱区，即包括外延形成区和注入区的碳化硅器件的阱区，并提供了这种器件的制造方法。混合阱区可包括在p型碳化硅外延层中的注入p型碳化硅阱部分、接触注入p型碳化硅阱部分并延伸到p型外延层和/或外延p型碳化硅部分的表面的注入p型碳化硅接触部分，至少一部分外延p型碳化硅阱部分对应于MOSFET的p型沟道区。

Description

碳化硅器件及其制造方法
技术领域
本发明涉及一种制造功率器件的方法以及所得到的器件，更尤其涉及一种碳化硅功率器件以及制造碳化硅功率器件的方法。
背景技术
功率器件广泛地用于承载大电流并承受高电压。当前的功率器件通常由单晶硅半导体材料制成。一种广泛使用的功率器件是功率金属氧化物半导体场效应晶体管(MOSFET)。在功率MOSFET中，将控制信号提供给栅电极，该栅电极通过插入绝缘体与半导体表面分开，该绝缘体可以是但不限于是二氧化硅。通过传输多数载流子进行电流导电，而不需要在双极型晶体管操作中使用的少数载流子注入。功率MOSFET能够提供非常安全的工作区，并且能够与单位单元结构并行。
如本领域技术人员所熟知的，功率MOSFET可包括横向结构或垂直结构。在横向结构中，漏极、栅极和源极端子都在衬底的相同表面上。相反地，在垂直结构中，源极和漏极在衬底的相对表面上。
一种广泛使用的硅功率MOSFET是双扩散MOSFET(DMOSFET)，其使用双扩散工艺制造。在这些器件中，p基区和n+源区通过掩模中的公共开口扩散。驱入p基区比n+源极深。在p基区和n+源区之间的横向扩散的差别形成了表面沟道区。在B.J.Baliga的由PWS PublishingCompany，1996年出版的名称为“功率半导体器件”的教科书中，具体地说是在名称为“功率MOSFET”的第7章中，可以找到包括DMOSFET的功率MOSFET的综述，在此并入其公开作为参考。
当前功率器件的研制工作也已经包括研究使用碳化硅(SiC)器件用于功率器件。碳化硅与硅相比具有宽的带隙，较低的介电常数、高的击穿场强、高的导热性和高的饱和电子漂移速度。这些特性可以允许碳化硅功率器件与常规硅基功率器件相比，在较高温度、较高功率水平下并且在较低的特定开态电阻下工作。碳化硅器件比硅器件优越的理论分析在Bhatnagar等人的名称为“Comparison of6H-SiC，3C-SiC and Si for Power Devices”的公开物(IEEETransactions on Electron Devices，Vol.40，1993，第645-655页)中能发现。在Palmour的名称为“Power MOSFET in Silicon Carbide”的美国专利5,506,421中描述了一种以碳化硅制造的功率MOSFET，其被赋予本发明的受让人。
虽然存在这些潜在优点，但是其难以用碳化硅制造包括功率MOSFET的功率器件。例如，如上所述，通常使用双扩散工艺用硅制造双扩散MOSFET(DMOSFET)，其中将p基区驱入得比n+源极更深。不幸的是，在碳化硅中，常规p和n型掺杂剂的扩散系数比硅小，从而难以使用可接受的扩散时间和温度获得p基区和n+源区的所需深度。也可使用离子注入来注入p基极和n+源极。例如，参见Shenoy等人的“High-Voltage Double-Implanted Power MOSFET’s in 6H-SiC”，IEEE Electron Device Letters，Vol.18，No.3，1997年3月，第93-95页。然而，难以控制离子注入区的深度和横向范围。而且，对于形成包围源区的表面沟道的需要要求使用两个分离的注入掩模。则其难以将p基区和源区相互对准，从而可能影响器件性能。
利用p型注入以碳化硅形成FET的方法例如已经由名称为“Self-Aligned Method of Fabricating Silicon Carbide PowerDevices by Implantation and Lateral Diffusion”的共同受让的美国专利No.6,107,142进行了描述，在此并入其公开的全部内容作为参考。而且，PCT国际公开物No.WO98/02916描述了一种用于制造掺杂p型沟道区层的方法，该沟道区层在其横向相对侧上具有碳化硅层的掺杂n型区，用于制造电压控制的半导体器件。将掩蔽层施加到轻n掺杂的碳化硅层的顶部上。在延伸到碳化硅层的掩蔽层中蚀刻孔。将N型掺杂剂注入到由该孔限定的碳化硅层的区域中，用于在该区域下方在碳化硅层的表面附近层中获得n型的高掺杂浓度。将在碳化硅中比n型掺杂剂扩散速度高得多的p型掺杂剂注入到由该孔限定的碳化硅层的区域中至保持表面附近层的掺杂类型的这种程度。然后在将在表面附近层中注入的p型掺杂剂扩散到轻n掺杂的碳化硅层的周围区域中的这种温度下加热碳化硅层，至其中p型掺杂剂占支配地位的沟道区层在横向上被产生至高掺杂的n型表面附近层且在该层和碳化硅层的轻n掺杂区之间的程度。
不需要使用p型注入形成的碳化硅MOSFET在名称为“SiliconCarbide Inversion Channel MOSFETs”的共同受让的美国专利No.6,429,041中进行了描述，在此并入其公开的全部内容作为参考。
发明内容
本发明的一些实施例提供用于制造碳化硅MOSFET，其包括在具有漂移区的碳化硅衬底上形成混合p型碳化硅阱区。混合p型碳化硅阱区包括在p型碳化硅外延层中的注入p型碳化硅阱部分，与注入p型碳化硅阱部分接触并延伸到p型外延层的表面和外延p型碳化硅部分的注入p型碳化硅接触部分，至少一部分外延p型碳化硅部分对应于MOSFET的p型沟道区。制造MOSFET还包括形成第一n型碳化硅区。第一n型碳化硅区至少部分地在混合p型碳化硅阱区内。制造MOSFET还包括形成与p型沟道区相邻并延伸到漂移区以提供n型沟道区的第二n型碳化硅区，和在第二n型碳化硅和至少一部分第一n型碳化硅区上形成栅极电介质。在栅极电介质上形成栅极接触。形成第一接触以便接触混合p型碳化硅阱区的一部分接触部分第一n型碳化硅区。在衬底上形成第二接触。
在本发明的另外的实施例中，其中漂移区是n型碳化硅漂移区，形成混合p型碳化硅区包括在n型碳化硅漂移区上形成p型碳化硅外延层、在p型碳化硅外延层中形成掩埋p型碳化硅区，该掩埋p型区具有比p型外延层的载流子浓度高的载流子浓度、和在从掩埋p型区延伸到p型碳化硅外延层的表面的p型碳化硅外延区中形成第二p型碳化硅区。形成掩埋p型碳化硅区可通过在p型碳化硅外延层上形成第一离子注入掩模、利用该第一离子注入掩模在p型外延层中注入p型掺杂剂来提供。第一离子注入掩模具有对应于掩埋p型碳化硅区的位置的开口。形成第一n型碳化硅区可通过利用第一离子注入掩模在p型外延层中注入n型掺杂剂来提供。
在本发明的另外的实施例中，形成第二p型碳化硅区通过在p型碳化硅外延层上形成第二离子注入掩模并利用该第二离子注入掩模在p型外延层中注入p型掺杂剂来提供。第二离子注入掩模具有对应于第二p型碳化硅区的位置的开口。另外，形成第二n型碳化硅区可通过在p型碳化硅外延层上形成第三离子注入掩模并利用该第三离子注入掩模在p型外延层中注入n型掺杂剂来提供。第三离子注入掩模具有对应于第二n型碳化硅区的位置的开口。
在本发明的另外的实施例中，制造MOSFET包括通过将p型外延层暴露到从约1200℃到约1800℃的温度下来激活注入的n型和p型掺杂剂。激活注入的n型和p型掺杂剂之前用钝化材料覆盖p型外延层的暴露部分。形成栅极电介质可以通过图案化钝化材料以提供栅极电介质来提供。电压吸收区可形成在碳化硅器件DMOSFET周围。
在本发明的另外的实施例中，漂移区包括在碳化硅衬底上的n型碳化硅外延层并且在该n型碳化硅外延层上形成p型外延层。
在本发明的其它实施例中，制造碳化硅功率器件包括在n型碳化硅衬底上的n型碳化硅漂移区上形成第一p型碳化硅外延层、形成通过第一p型碳化硅外延层并延伸到n型碳化硅漂移区的n型碳化硅的至少一个第一区域以便在第一p型碳化硅外延层中提供至少一个沟道区、在与n型碳化硅的第一区域相邻并且间隔开的第一p型碳化硅外延层中形成n型碳化硅的至少一个第二区域并在p型碳化硅外延层中注入p型掺杂剂以在第一p型碳化硅外延层中形成p型碳化硅的至少一个掩埋区。掩埋区具有比p型碳化硅外延层高的载流子浓度、且位于n型碳化硅的第二区域和漂移区之间、并且基本上与邻近n型碳化硅的第一区域的n型碳化硅的第二区域的侧对准。也将p型掺杂剂注入到p型碳化硅外延层中以形成通过n型碳化硅的第二区域延伸到p型碳化硅的掩埋区的p型碳化硅的至少一个接触区。在n型碳化硅的第一区域和n型碳化硅的至少一部分第二区域上形成栅极电介质。
在本发明的另外的实施例中，制造碳化硅功率器件包括在栅极电介质上形成栅极接触、形成第一接触以便接触p型碳化硅的接触区的一部分与n型碳化硅的第二区域、和在衬底上形成第二接触。
在本发明的一些实施例中，形成n型碳化硅的至少一个第二区域并在p型碳化硅外延层中注入p型掺杂剂以形成至少一个掩埋区通过下述来提供：图案化在p型外延层上的第一掩模层，该第一掩模层具有对应于n型碳化硅的该至少一个第二区域和该至少一个掩埋区的开口，利用图案化的第一掩模层注入p型掺杂剂以提供该至少一个掩埋区，和利用图案化的第一掩模层注入n型掺杂剂以提供n型碳化硅的该至少一个第二区域。在p型碳化硅外延层中注入n型掺杂剂和注入p型掺杂剂之后激活注入的n型掺杂剂和p型掺杂剂。激活注入的n型掺杂剂和p型掺杂剂可以通过将注入的第一p型外延层暴露到从约1200℃到约1800℃的温度下来提供。暴露注入的第一p型外延层之前用钝化材料覆盖第一p型外延层的暴露部分。形成栅极电介质可通过图案化钝化材料以提供栅极电介质来提供。
在本发明的另外的实施例中，在p型碳化硅外延层中注入p型掺杂剂以形成p型碳化硅的至少一个接触区通过下述来提供：在p型碳化硅外延层上形成第二掩模层，该第二掩模层具有对应于该至少一个接触区的位置的开口，和利用该第二掩模层在p型外延层中注入p型掺杂剂。此外，形成n型碳化硅区的至少一个第二区域可以通过下述来提供：在p型碳化硅外延层上形成第三掩模层，该第三掩模层具有对应于n型碳化硅的该至少一个第二区域的位置的开口，和利用第三掩模层在p型外延层中注入n型掺杂剂。
制造碳化硅功率器件还包括在碳化硅器件周围形成电压吸收区。也在碳化硅衬底上形成n型碳化硅外延层，该n型碳化硅外延层提供n型漂移区。而且，该掩埋区可以延伸到漂移区。
本发明的另外的实施例提供了垂直碳化硅MOSFET，其包括在碳化硅衬底上的混合p型碳化硅阱区、在混合p型碳化硅阱区中的n型碳化硅源区、与n型碳化硅源区相邻并且间隔开的n型碳化硅沟道区以及在n型碳化硅沟道区和至少一部分n型碳化硅源区上的栅极电介质。将栅极接触提供在栅极电介质上。将第一接触提供在一部分混合p型碳化硅阱区和n型碳化硅源区上。将第二接触提供在衬底上。
在本发明的另外的实施例中，混合p型碳化硅阱区包括在p型碳化硅外延层中的注入的p型碳化硅阱部分、接触注入的p型碳化硅阱部分并延伸到p型外延层的表面的注入p型碳化硅接触部分、和p型碳化硅外延层的外延p型碳化硅部分，其至少一部分对应于MOSFET的p型沟道区。还将n型外延层提供在混合p型碳化硅阱区和衬底之间。
在本发明的一些实施例中，n型源区和n型沟道区包括具有注入的n型掺杂剂的p型外延层的区域。另外，将电压吸收区提供在碳化硅器件MOSFET的周围。钝化层也可以提供在p型外延层的暴露部分上。
在本发明的其它实施例中，垂直碳化硅功率器件的单位单元包括在n型碳化硅衬底上的n型碳化硅漂移区上的第一p型碳化硅外延层、通过第一p型碳化硅外延层延伸到n型漂移区的n型碳化硅的至少一个第一区域、与n型碳化硅的第一区域相邻并且间隔开的n型碳化硅的至少一个第二区域、和在第一p型碳化硅外延层中的p型碳化硅的至少一个注入的掩埋区。该注入的掩埋区具有比p型碳化硅外延层高的载流子浓度，位于n型碳化硅的该至少一个第二区域和漂移区之间，并且基本上与邻近n型碳化硅的第一区域的n型碳化硅的第二区域的侧对准。将栅极电介质提供在第一p型碳化硅层中的n型碳化硅的第一区域和n型碳化硅的至少一部分第二区域上方。
在本发明的另外的实施例中，单位单元包括通过n型碳化硅的该至少一个第二区域延伸到p型碳化硅的该至少一个掩埋区的p型碳化硅的至少一个接触区。此外，在栅极电介质上可以提供栅极接触。可以提供第一接触以接触一部分接触区和n型碳化硅的第二区域。可以在衬底上提供第二接触。
在本发明的另外的实施例中，n型外延层提供在第一p型碳化硅外延层和衬底之间。n型碳化硅的第一和第二区域可以是具有注入的n型掺杂剂的第一p型外延层的区域。在第一p型外延层中可以提供沟槽，且n型碳化硅的第一区域可以包括与该沟槽的侧壁相邻的n型碳化硅的区域。在第一p型外延层的暴露部分上可以提供钝化层。电压吸收区也可提供在碳化硅器件的周围。
本发明的另外的实施例提供了通过形成第一导电类型的混合碳化硅阱区制造碳化硅金属氧化物半导体(MOS)选通器件的方法和这些器件。形成混合碳化硅阱区包括形成第一导电类型的第一碳化硅外延层、在碳化硅外延层中注入离子以在碳化硅外延层中提供第一导电类型的注入阱部分、和在碳化硅外延层中注入离子以提供与注入阱部分接触并延伸到外延层的表面的注入接触部分。在混合碳化硅阱区内至少部分地形成第二导电类型的第一碳化硅区。第二导电类型的第二碳化硅区被形成为与阱区相邻并与第一碳化硅区间隔开。在第二碳化硅区和至少部分第一碳化硅区上形成栅极电介质，并在栅极电介质上形成栅极接触。外延层的未注入部分对应于器件的沟道区。
在本发明的另外的实施例中，第一导电类型是p型，以及第二导电类型是n型。在本发明的其它实施例中，第一导电类型是n型，以及第二导电类型是p型。
在本发明的一些实施例中，在第二导电类型的漂移区上形成外延层，且碳化硅的第一区域延伸到漂移区以提供场效应晶体管。漂移区可以是碳化硅和/或碳化硅衬底的外延层。
在本发明的其它实施例中，在第一导电类型碳化硅层上形成外延层，且碳化硅的第一区域延伸到第一导电类型碳化硅层，以提供绝缘栅双极晶体管。第一导电类型碳化硅层可以是碳化硅和/或碳化硅衬底的外延层。
附图说明
图1是本发明的一些实施例的功率MOSFET的截面图。
图2至11是示出用于制造本发明的一些实施例的图1的功率MOSFET的方法的截面图。
图12是根据本发明的一些实施例的绝缘栅双极晶体管(IGBT)的截面图。
具体实施方式
现在，以下将参考附图更加全面地描述本发明，附图中示出了本发明的实施例。然而，本发明可体现为多种不同的形式，且不应该解释为局限于在此列出的实施例。更确切地说，提供这些实施例以使本公开全面并完整，且这些实施例将全面地将本发明的范围传达给本领域技术人员。在图中，为了清楚起见放大了层和区域的尺寸和相对尺寸。应当理解，当元件或层被称为在另一元件或层“上面”、“连接到”或“耦合到”另一元件或层时，其可以直接在另一元件或层上面、直接连接或耦合到另一元件或层，或者也可存在插入元件或层。相反，当元件被称为“直接”在另一元件或层“上”、“直接连接到”或“直接耦合到”另一元件或层时，不存在插入元件或层。贯穿全文类似的数字表示类似的元件。如在此所使用的，术语“和/或”包括一种或多种相关所列项的任意以及所有组合。
应当理解，尽管在此可以使用术语第一、第二等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应当不受这些术语的限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一个区域、层或部分。由此，在不脱离本发明的教导的情况下以下讨论的第一元件、部件、区域、层或部分可称作第二元件、部件、区域、层或部分。
另外，相对的术语，如“下部”或“底部”和“上部”或“顶部”在此可用于描述如图中所示的一个元件与另外的元件的关系。应当理解，相对的术语意指包括除了图中示出的定向之外的不同的器件定向。例如，如果图中的器件被反转，则描述为在其他元件的“下部”侧上的元件将取向为在该其他元件的“上部”侧上。因此，示范性术语“下部”可以根据图的特定方向包括“下部”和“上部”两个定向。类似地，如果在其中一个图中的器件被反转，则描述为在其他元件“下方”或“下面”的元件将取向为在该其他元件的“上方”。因此，示范性术语“下方”或“下面”可以包括上方和下方两个定向。
在此将参考作为本发明的理想化实施例的示范性图示的截面图描述本发明的实施例。由此，例如，可以预期由制造技术和/或容差导致的图示形状的变化。由此，本发明的实施例不应解释为局限于在此示出的区域的特定形状，而是包括了例如由制造产生的形状偏差。例如，示出为矩形的注入区在其边缘处通常具有略圆的或弯曲的特征和/或注入浓度梯度，而不是从注入到非注入区的二元变化。相似地，通过注入形成的掩埋区可能导致在掩埋区和通过其发生注入的表面之间的区域中的一些注入。由此，在图中示出的区域实际上是示意性的，且其形状不意在表示器件的区域的精确形状，且不意在限制本发明的范围。
对于各种层/区域，参考特定极性导电类型描述本发明的实施例。然而，如本领域技术人员所理解的，可将区域/层的极性反转以提供相反极性的器件。
本发明预防(prevention)的一些实施例提供了包括碳化硅的混合阱区的垂直功率MOSFET和/或IGBT。如在此所使用的，术语“混合阱区”指的是包括外延形成的区域和注入区两者的碳化硅器件的阱区。如本领域技术人员已知的，碳化硅的掺杂区可以通过外延生长和/或通过注入形成。例如，碳化硅的p型区可以在存在p型掺杂剂的情况下通过外延生长或通过在未掺杂的p型或n型外延层中注入p型掺杂剂来形成。由外延生长形成的结构不同于由注入形成的结构。由此，术语“外延区”和“注入区”从结构上区分不同的碳化硅区域，且在此可用作碳化硅区域的结构特性的描述和/或作为形成这些碳化硅区域的方法的描述。
虽然参考MOSFET和IGBT描述本发明的实施例，但是混合阱区可用在其它器件如轻掺杂的MOSFET(LDMOSFET)或其它这类器件中。因此，本发明的一些实施例可包括具有在此参考MOSFET和/或IGBT描述的混合阱区的任何MOS选通器件。
现在参考图1，示出了垂直功率MOSFET和垂直功率MOSFET的单位单元的实施例。本领域技术人员应当理解，垂直碳化硅MOSFET通常以单位单元重复。示出这些单位单元在线100a和100c或者线100b和100c之间。为了便于说明，将描述两个单位单元MOSFET，然而，如本领域技术人员所理解的，另外的单位单元可沿着一个方向或沿着通常正交的两个方向结合到MOSFET中，同时仍受益于本发明的教导。
如从图1中看到的，本发明的一些实施例的MOSFET包括n+单晶碳化硅衬底10。在衬底10的第一面上提供n-碳化硅层12。p型外延形成的碳化硅区14在n型层12上，且可提供p阱区。在碳化硅的n+区20下方的p阱区14中提供p+碳化硅的掩埋区18，其也提供在p型外延区14中。n+区20可提供器件的源区。p++区19从p阱区14的面延伸到掩埋区18，并且可提供接触区。与n+源区20相邻并间隔开的是延伸到n-层12的n型碳化硅区21。n型碳化硅区21可提供n型沟道区。外延p阱区14的区域在n+源区20之间并可提供p型碳化硅沟道区。适合的介电材料如SiO2的栅绝缘层22在沟道区21上方延伸，并延伸到n+源区20。在与沟道区21相对的栅极层上提供栅极接触26。在p++接触区19和n+源区20之间提供源极接触24，且在与p型外延区14相对的衬底10的面上提供漏极接触28。
在本发明的一些实施例中，可使用n-碳化硅衬底10，且可省略碳化硅层12。可提供衬底10的n+外延层和/或后侧注入，且可在该外延层/注入区上提供漏极接触28。由此，根据本发明的实施例的MOS栅极和混合阱结构可以与例如共同受让的美国专利申请序列No.10/686,795中描述的那些的器件一起使用，该专利申请于2003年10月16日提交且名称为“METHODS OF FORMING POWER SEMICONDUCTORDEVICES USING BOULE-GROWN SILICON CARBIDE DRIFT LAYERS ANDPOWER SEMICONDUCTOR DEVICES FORMED THEREBY”，在此并入其公开的全部内容作为参考。
在p型外延区上方的掩埋p型区18的增加的掺杂浓度能够避免n型区14和漂移层12之间的穿通。在一些实施例中，掩埋p型区在n型区20和漂移层12之间。而且，p型区18可以基本上与邻近n型沟道区21的n型区20的侧对准。尤其，在本发明的一些实施例中，p型区18延伸到但不超越n型区20的边缘。
通过提供包括注入掩埋p型区18和外延p型沟道区的混合p型阱区，可提供平面MOSFET。平面MOSFET可更易于制造，且可具有优于非平面器件的改善的可靠性。而且，由于掩埋p型区18基本不延伸到p型沟道区中，因此可提供p型沟道区而不会发生由离子注入导致的退化。而且，通常，载流子迁移率与p型掺杂相反地相关，使得掺杂越高，载流子迁移率就越低。通过提供p型沟道区和p型掩埋区的不同掺杂，可以降低穿通的可能性而基本上不会降低沟道区中的载流子迁移率。由此，例如，期望本发明的一些实施例的器件可以具有与50cm2/V-s一样高的迁移率。
可选地，可提供在MOSFET周边处散布电场以便降低场拥挤(crowding)的电压吸收区。尤其，可通过在p型外延区14中形成一个台阶或多个台阶来形成电压吸收区。这种台阶可形成具有包围器件的侧壁的台面。而且，在器件的外围处可形成p-区，以进一步散布电场。这种电压吸收区的形成和这种电压吸收区的替换实施例在下面将进一步详细地描述。然而，本发明不应解释为局限于特定的电压吸收区结构。例如，可提供在p型外延区14中的多个台阶。相似地，在器件的外围处形成的p-区可被分级以进一步散布电场。
在具有电压吸收区的本发明的实施例中，电压吸收区可具有一个或多个台阶以逐步降低p型外延层14的厚度。可降低在台阶区域中的p型外延层14的厚度，以便该厚度和p型外延层14的载流子浓度的掺杂的乘积在约1×1012cm-2和约1×1013cm-2之间。p-碳化硅的区域可例如通过本领域技术人员已知的离子注入技术形成于p型外延层14中。这种注入可通过利用本领域技术人员已知的技术掩模然后注入n型掺杂剂以补偿p型外延层14的区域来完成。在接触区18和p-碳化硅的区域之间的距离可以基于器件的所需击穿电压。例如，约150μm的距离可适合于2kV器件。如本领域技术人员所理解的，可利用其它距离，同时受益于本发明的教导。
也可蚀刻电压吸收区，以隔离器件。这种蚀刻工艺可通过p型外延层14蚀刻至n型外延层12，以形成具有延伸至和/或进入n型外延层12的侧壁的台面。可替换地，该台面的侧壁可延伸通过n型外延层12并到达和/或进入衬底10。优选地，该台面的侧壁基于如上所述的器件的所需击穿电压，与源极接触区18隔开一段距离地延伸通过电压吸收p-区。可替换地，可通过掩模和外延层14的选择性外延生长来形成电压吸收区。在本发明的这种实施例中，如下所讨论的图2的结构的形成可被修改以结合选择性外延生长工艺。
现在将描述本发明的一些实施例的制造方法。如在图2中看到的，在n+碳化硅衬底10上形成n-外延层12。该n-层12可具有从约5到约200μm的厚度和用以提供从约1×1014cm-3到约1×1017cm-3的载流子浓度的掺杂。在本发明的特定实施例中，n层12为约12μm厚，并被掺杂以提供约5×1015cm-3的载流子浓度。然后在n-外延层12上生长p型外延层14。p型外延层14可具有从约0.5至约3μm的厚度，和用以提供从约2×1016cm-3到约5×1017cm-3的载流子浓度的掺杂。在本发明的特定实施例中，p型外延层14为约0.5μm厚，且被掺杂以提供约1×1016cm-3的载流子浓度。在p型外延层14上形成掩模层100并将其图案化以形成对应于器件的源区20和掩埋p型区18的开口。
如图3和4中所见，可通过图案化具有对应于源区20的位置的开口的掩模层100来形成掩埋p型区18和源区20。通过使用图案化的掩模100的p型掺杂剂的离子注入来形成掩埋p型区18。在一些实施例中，掩埋p型区18可延伸到并进入漂移区(例如，n型外延层12)中。p型掺杂剂可以是铝或其他合适的p型掺杂剂。在本发明的特定实施例中，p型区18具有小于约区域21可被形成到的厚度的厚度，例如从约0.2μm到约1μm。在本发明的特定实施例中，掩埋p型区18从p型外延层14的表面延伸从约0.2μm的深度到约0.7μm的深度。而且，可掺杂p型区18以提供从约1017cm-3到约1018cm-3的载流子浓度。在本发明的特定实施例中，可掺杂p型区18以提供约1×1018cm-3的载流子浓度。
如图4中所见，源区20通过利用图案化的掩模100将n型掺杂剂注入到p型外延层14中来形成。用于所有n型注入的n型掺杂剂可以是氮和/或磷，然而，也可以利用其他n型掺杂剂。n型源区20可以延伸进入p型外延层中从约0.2μm到约0.3μm的距离。可掺杂n型源区以提供足以允许形成良好欧姆接触的载流子浓度。在本发明的特定实施例中，n型源区在p型外延层中延伸至约0.2μm的深度，并被掺杂以提供约1×1019cm-3的载流子浓度。
虽然描述了本发明的实施例是在图案化的掩模100中使用相同的窗口用于注入p型区18和源区20，但是，在本发明的一些实施例中，可使用不同尺寸的窗口来补偿注入的分散。
如图5和6中所见，去除掩模110，并形成和图案化另一掩模110以提供对应于接触区19的开口。通过利用图案化的掩模130的离子注入形成p型接触区19。该接触区19可从外延层14的表面延伸到掩埋p型区18，并且可被掺杂以提供从约5×1018cm-3到约1×1021cm-3的载流子浓度。在本发明的特定实施例中，接触区19具有约1×1019cm-3的载流子浓度并在p型外延层14中延伸至约0.4μm的深度。
图7和8示出了本发明的一些实施例的沟道区21的形成。如图7中所见，去除掩模110并图案化另一掩模层120以具有对应于接触区19的开口。如图8中所见，沟道区21可通过利用图案化的掩模120在p型外延层14中注入n型掺杂剂来形成，以便形成通过p型外延层14延伸到漂移区(例如n型外延层12)的沟道区21。当器件导通时，该n型沟道可以是提供从MOS沟道到轻掺杂的漂移区的路径的区域，允许电子从源区流到漏区。在关断状态下，该n沟道区可以从反向偏置的pn结是电子耗尽的，其形成在该沟道区的两侧上。在关断状态下，在沟道区两侧上的pn结可屏蔽MOS区不受高电场的影响，其可能导致与沟槽器件如UMOSFET相比更高的器件可靠性。
可利用任一种合适的n型掺杂剂。在本发明的一些实施例中，可将氮用作n型掺杂剂。在本发明的一些实施例中的n型沟道21的载流子浓度是从p型外延层14的载流子浓度的1至200％，以及在本发明的特定实施例中，是从30至50％(例如约1×1016)。n型沟道21通过p型外延区延伸到漂移区。在特定实施例中，n型沟道21在p型外延区中延伸大约0.5μm。
在本发明的替换实施例中，沟道区21还可通过首先在p型外延层中蚀刻沟槽、然后在沟槽的暴露部分(底部和侧壁)中注入n型掺杂剂以提供沟道区21来形成。可使用与上面参考图3讨论的那些相似的载流子浓度。
图9示出了沉积的氧化物和/或其它钝化材料的可选盖层140的形成。盖层140可具有从约0.01μm到约1μm的厚度。在任一种情况下，无论是否使用盖层140，器件都可暴露到从约900℃变化到约1800℃且在一些实施例中为约1600℃的高温退火长达几分钟，如五分钟，以便激活n型和p型注入。
如图10中所示，在退火之后，可以剥离器件和沉积在器件上的介电材料层30’的盖层140，以便提供栅极介电材料。可替换地，可将盖层140用作栅极介电材料。在本发明的一些实施例中，介质材料和/或盖层可按照名称为“Method of N2O annealing an oxide layer ona silicon carbide layer”的美国专利No.6,610,366、名称为“Methodof N2O growth of an oxide layer on a silicon carbide layer”的美国专利申请公开物No.US2002/0072247A1和/或名称为“Methodof fabricating an oxide layer on a silicon carbide layerutilizing an anneal in a hydrogen environment”的美国专利申请公开物No.US2002/0102358A1中所描述的那样形成，在此并入其公开的全部内容作为参考。在任一种情况下，可通过在栅极介电材料上形成金属接触来形成栅极接触26。适合的栅极接触材料包括但不限于铝、多晶硅和钼。而且，如本领域技术人员所理解的，也可利用多层的栅极接触。
如图11中所示，可在介电材料30’中形成接触孔，并在接触孔中形成欧姆接触以提供源极接触24。相似地，可在衬底10上形成欧姆接触28。合适的欧姆接触材料包括但不限于镍、钛合金和铝。然后可对沉积的金属接触在从约500℃变化到约1200℃的高温下进行烧结。也可在这些接触上沉积覆盖层金属，例如，以便于至器件的连接。
本领域技术人员应该理解，可改变图2-11中的步骤的顺序。由此，例如，在形成图4的n+区20之前可形成图8的沟道区21。相似地，可在形成n+区20或沟道区21之前或之后形成掩埋p+区18和/或接触区19。相似地，例如可通过沉积和图案化金属层然后提供介电层140并在介电层中形成至接触24的开口来形成接触24。因此，本发明不应当解释为局限于在此描述的操作的精确顺序，而是意在包括按照本公开对于本领域技术人员来说明显的其它制造顺序。
图12示出了本发明的另外的实施例，其中将具有混合阱区的MOS选通器件提供作为IGBT。如图12中所见，通过利用p型衬底210和p型外延层212，可将图1中示出的结构提供为IGBT。可替换地，如果使用了n型衬底和外延层，则外延层14和注入区19和18可以是n型的，且注入区20和21可以是p型的。图12的器件可以基本上按照以上参考图2至11所描述的来制造，除了对于上述导电类型的多种修改之外。
在图和说明中，已经公开了本发明的典型的优选实施例，尽管使用了特定术语，但是它们仅用于一般性和描述性的意义并且不用于限制的目的，在以下的权利要求中列出了本发明的范围。

Claims (54)

1.一种制造碳化硅MOSFET的方法，包括：
在具有漂移区的碳化硅衬底上形成混合p型碳化硅阱区，该混合p型碳化硅阱区包括：
在p型碳化硅外延层中的注入p型碳化硅阱部分；
接触注入p型碳化硅阱部分并延伸到p型外延层的表面的注入p型碳化硅接触部分；和
外延p型碳化硅部分，至少一部分外延p型碳化硅部分对应于MOSFET的p型沟道区；
至少部分地在混合p型碳化硅阱区内形成第一n型碳化硅区；
形成与p型沟道区相邻并延伸到漂移区以提供n型沟道区的第二n型碳化硅区；
在第二n型碳化硅和至少一部分第一n型碳化硅区上形成栅极电介质；
在栅极电介质上形成栅极接触；
形成第一接触以接触混合p型碳化硅阱区的接触部分的一部分第一n型碳化硅区；以及
在衬底上形成第二接触。
2.如权利要求1的方法，其中漂移区是n型碳化硅漂移区，且其中形成混合p型碳化硅阱区包括：
在n型碳化硅漂移区上形成p型碳化硅外延层；
在p型碳化硅外延层中形成掩埋p型碳化硅区，该掩埋p型区具有比p型外延层的载流子浓度高的载流子浓度；以及
在p型碳化硅外延区中形成第二p型碳化硅区，其从掩埋p型区延伸到p型碳化硅外延层的表面。
3.如权利要求2的方法，其中形成掩埋p型碳化硅区包括：
在p型碳化硅外延层上形成第一离子注入掩模，该第一离子注入掩模具有对应于掩埋p型碳化硅区的位置的开口；
利用第一离子注入掩模在p型外延层中注入p型掺杂剂；以及
其中形成第一n型碳化硅区包括利用第一离子注入掩模在p型外延层中注入n型掺杂剂。
4.如权利要求3的方法，其中形成第二p型碳化硅区包括：
在p型碳化硅外延层上形成第二离子注入掩模，该第二离子注入掩模具有对应于第二p型碳化硅区的位置的开口；以及
利用第二离子注入掩模在p型外延层中注入p型掺杂剂。
5.如权利要求4的方法，其中形成第二n型碳化硅区包括：
在p型碳化硅外延层上形成第三离子注入掩模，该第三离子注入掩模具有对应于第二n型碳化硅区的位置的开口；以及
利用第三离子注入掩模在p型外延层中注入n型掺杂剂。
6.如权利要求5的方法，进一步包括通过将p型外延层暴露到从约1200℃到约1800℃的温度来激活注入的n型和p型掺杂剂。
7.如权利要求6的方法，其中激活注入的n型和p型掺杂剂之前用钝化材料覆盖p型外延层的暴露部分。
8.如权利要求7的方法，其中形成栅极电介质包括图案化钝化材料以提供栅极电介质。
9.如权利要求1的方法，进一步包括在碳化硅器件MOSFET周围形成电压吸收区。
10.如权利要求1的方法，其中漂移区包括在碳化硅衬底上的n型碳化硅外延层，且其中在n型碳化硅外延层上形成p型外延层。
11.一种制造碳化硅功率器件的方法，包括：
在n型碳化硅衬底上的n型碳化硅漂移区上形成第一p型碳化硅外延层；
形成通过第一p型碳化硅外延层并延伸到n型碳化硅漂移区的n型碳化硅的至少一个第一区域，以在第一p型碳化硅外延层中提供至少一个沟道区；
在第一p型碳化硅外延层中形成n型碳化硅的至少一个第二区域，其与n型碳化硅的第一区域相邻并间隔开；
在p型碳化硅外延层中注入p型掺杂剂，以在第一p型碳化硅外延层中形成p型碳化硅的至少一个掩埋区，该至少一个掩埋区具有比p型碳化硅外延层高的载流子浓度，并且位于n型碳化硅的该至少一个第二区域和漂移区之间，而且基本上与邻近n型碳化硅的该至少一个第一区域的n型碳化硅的该至少一个第二区域的侧对准；
在p型碳化硅外延层中注入p型掺杂剂，以形成通过n型碳化硅的该至少一个第二区域延伸到p型碳化硅的该至少一个掩埋区的p型碳化硅的至少一个接触区；以及
在n型碳化硅和n型碳化硅的至少一部分第二区域上形成栅极电介质。
12.如权利要求11的方法，进一步包括：
在栅极电介质上形成栅极接触；
形成第一接触以便接触p型碳化硅的一部分接触区和n型碳化硅的第二区域；和
在衬底上形成第二接触。
13.如权利要求11的方法，其中形成n型碳化硅的该至少一个第二区域和在p型碳化硅外延层中注入p型掺杂剂以形成至少一个掩埋区包括：
图案化在p型外延层上的第一掩模层，该第一掩模层具有对应于n型碳化硅的该至少一个第二区域和该至少一个掩埋区的开口；
利用图案化的第一掩模层注入p型掺杂剂以提供该至少一个掩埋区；和
利用图案化的第一掩模层注入n型掺杂剂以提供n型碳化硅的该至少一个第二区域。
14.如权利要求13的方法，其中在p型碳化硅外延层中注入n型掺杂剂和注入p型掺杂剂之后激活注入的n型掺杂剂和p型掺杂剂。
15.如权利要求14的方法，其中激活注入的n型掺杂剂和p型掺杂剂包括将注入的第一p型外延层暴露到从约1200℃到约1800℃的温度。
16.如权利要求15的方法，其中暴露注入的第一p型外延层之前用钝化材料覆盖第一p型外延层的暴露部分。
17.如权利要求16的方法，其中形成栅极电介质包括图案化钝化材料以提供栅极电介质。
18.如权利要求13的方法，其中在p型碳化硅外延层中注入p型掺杂剂以形成p型碳化硅的至少一个接触区包括：
在p型碳化硅外延层上形成第二掩模层，该第二掩模层具有对应于该至少一个接触区的位置的开口；和
利用第二掩模层在p型外延层中注入p型掺杂剂。
19.如权利要求18的方法，其中形成n型碳化硅区的至少一个第二区域包括：
在p型碳化硅外延层上形成第三掩模层，该第三掩模层具有对应于n型碳化硅的该至少一个第二区域的位置的开口；和
利用第三掩模层在p型外延层中注入n型掺杂剂。
20.如权利要求11的方法，进一步包括在碳化硅器件周围形成电压吸收区。
21.如权利要求11的方法，进一步包括在碳化硅衬底上形成n型碳化硅外延层，该n型碳化硅外延层提供n型漂移区。
22.如权利要求11的方法，其中该至少一个掩埋区延伸到漂移区。
23.一种垂直碳化硅MOSFET，包括：
在碳化硅衬底上的混合p型碳化硅阱区；
在混合p型碳化硅阱区中的n型碳化硅源区；
与n型碳化硅源区相邻并且间隔开的n型碳化硅沟道区；
在n型碳化硅沟道区和至少一部分n型碳化硅源区上的栅极电介质；
在栅极电介质上的栅极接触；
在一部分混合p型碳化硅阱区和n型碳化硅源区上的第一接触；和
在衬底上的第二接触。
24.如权利要求23的垂直碳化硅MOSFET，其中混合p型碳化硅阱区包括：
在p型碳化硅外延层中的注入p型碳化硅阱部分；
接触注入p型碳化硅阱部分并延伸到p型外延层的表面的注入p型碳化硅接触部分；和
p型碳化硅外延层的外延p型碳化硅部分，其至少一部分对应于MOSFET的p型沟道区。
25.如权利要求23的垂直碳化硅MOSFET，进一步包括在混合p型碳化硅阱区和衬底之间的n型外延层。
26.如权利要求24的垂直碳化硅MOSFET，其中n型源区和n型沟道区包括具有注入的n型掺杂剂的p型外延层的区域。
27.如权利要求23的垂直碳化硅MOSFET，进一步包括在碳化硅器件MOSFET周围的电压吸收区。
28.如权利要求24的垂直碳化硅MOSFET，进一步包括在p型外延层的暴露部分上的钝化层。
29.一种垂直碳化硅功率器件的单位单元，包括：
在n型碳化硅衬底上的n型碳化硅漂移区上的第一p型碳化硅外延层；
通过第一p型碳化硅外延层延伸到n型漂移区的n型碳化硅的至少一个第一区域；
与n型碳化硅的第一区域相邻并且间隔开的n型碳化硅的至少一个第二区域；
在第一p型碳化硅外延层中的p型碳化硅的至少一个注入掩埋区，该至少一个注入掩埋区具有比p型碳化硅外延层高的载流子浓度并位于n型碳化硅的该至少一个第二区域和漂移区之间，并且基本上与邻近n型碳化硅的该至少一个第一区域的n型碳化硅的该至少一个第二区域的侧对准；和
栅极电介质，其在第一p型碳化硅层中的n型碳化硅的第一区域和n型碳化硅的至少一部分第二区域上方。
30.如权利要求29的单位单元，进一步包括：
通过n型碳化硅的该至少一个第二区域延伸到p型碳化硅的该至少一个掩埋区的p型碳化硅的至少一个接触区。
31.如权利要求30的单位单元，还包括：
在栅极电介质上的栅极接触；
第一接触，以接触该至少一个接触区的一部分和n型碳化硅的第二区域；和
在衬底上的第二接触。
32.如权利要求29的单位单元，进一步包括在第一p型碳化硅外延层和衬底之间的n型外延层。
33.如权利要求29的单位单元，其中n型碳化硅的第一和第二区域是具有注入的n型掺杂剂的第一p型外延层的区域。
34.如权利要求29的单位单元，进一步包括在第一p型外延层中的沟槽，且其中n型碳化硅的该至少一个第一区域包括与沟槽的侧壁相邻的n型碳化硅的区域。
35.如权利要求29的单位单元，进一步包括在第一p型外延层的暴露部分上的钝化层。
36.如权利要求29的单位单元，进一步包括在碳化硅器件周围的电压吸收区。
37.一种制造碳化硅金属氧化物半导体(MOS)选通器件的方法，包括：
形成第一导电类型的混合碳化硅阱区，其包括：
形成第一导电类型的第一碳化硅外延层；
在碳化硅外延层中注入离子以在碳化硅外延层中提供第一导电类型的注入阱部分；和
在碳化硅外延层中注入离子以提供与注入阱部分接触并延伸到外延层的表面的注入接触部分；
至少部分地在混合碳化硅阱区中形成第二导电类型的第一碳化硅区；
形成与阱区相邻并与第一碳化硅区间隔开的第二导电类型的第二碳化硅区；
在第二碳化硅区和至少一部分第一碳化硅区上形成栅极电介质；
在栅极电介质上形成栅极接触；以及
其中外延层的未注入部分对应于器件的沟道区。
38.如权利要求37的方法，其中第一导电类型是p型，以及第二导电类型是n型。
39.如权利要求37的方法，其中第一导电类型是n型，以及第二导电类型是p型。
40.如权利要求37的方法，其中形成外延层包括在第二导电类型的漂移区上形成外延层，碳化硅的第一区域延伸到漂移区，且其中该器件包括场效应晶体管。
41.如权利要求40的方法，其中漂移区包括碳化硅的外延层。
42.如权利要求40的方法，其中漂移区包括碳化硅衬底。
43.如权利要求37的方法，其中形成外延层包括在第一导电类型碳化硅层上形成外延层，碳化硅的第一区域延伸到第一导电类型碳化硅层，且其中该器件包括绝缘栅双极晶体管。
44.如权利要求43的方法，其中第一导电性碳化硅层包括碳化硅的外延层。
45.如权利要求43的方法，其中第一导电类型碳化硅层包括碳化硅衬底。
46.一种碳化硅金属氧化物半导体(MOS)选通器件，包括：
第一导电类型的混合碳化硅阱区，其包括：
第一导电类型的第一碳化硅外延层；
在碳化硅外延层中的第一导电类型的注入阱部分；和
接触注入阱部分并延伸到外延层的表面的注入接触部分；
至少部分地在混合碳化硅阱部分中的第二导电类型的第一碳化硅区；
与阱区相邻并与第一碳化硅区间隔开的第二导电类型的第二碳化硅区；
在第二碳化硅区和至少一部分第一碳化硅区上的栅极电介质；
在栅极电介质上的栅极接触；以及
其中外延层的未注入部分对应于器件的沟道区。
47.如权利要求46的器件，其中第一导电类型是p型，以及第二导电类型是n型。
48.如权利要求46的器件，其中第一导电类型是n型，以及第二导电类型是p型。
49.如权利要求46的器件，其中外延层包括在第二导电类型的漂移区上的外延层，其中碳化硅的第一区域延伸到漂移区，且其中该器件包括场效应晶体管。
50.如权利要求49的器件，其中漂移区包括碳化硅的外延层。
51.如权利要求49的器件，其中漂移区包括碳化硅衬底。
52.如权利要求46的器件，其中外延层包括在第一导电类型碳化硅层上的外延层，其中碳化硅的第一区域延伸到第一导电类型碳化硅层，且其中该器件包括绝缘栅双极晶体管。
53.如权利要求52的器件，其中第一导电性碳化硅层包括碳化硅的外延层。
54.如权利要求52的器件，其中第一导电类型碳化硅层包括碳化硅衬底。
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