CN1992075B - 地址转换器半导体器件和具有它的半导体存储器件 - Google Patents

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Abstract

一种半导体器件的地址转换器包括：时钟产生部分，用于当施加了电源时产生至少一个时钟信号；控制信号设置装置，用于在模式设置操作期间设置控制信号；极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生至少一个极性选择信号；和地址转换部分，用于响应于所述至少一个极性选择信号来转换从外部部分施加的地址的至少一位以输出转换的地址。

Description

地址转换器半导体器件和具有它的半导体存储器件
技术领域
本发明涉及一种半导体器件的地址转换器和具有它的半导体存储器件，具体地，涉及一种半导体器件的地址转换器和具有它的半导体存储器件，在所述半导体器件中，即使外部地指定了相同的地址，在施加电源时，也内部地指定不同的地址。
背景技术
半导体器件需要用于读取和写入数据的地址。地址被用于指定在半导体存储器件的存储单元阵列中的某些存储单元，使得能够输入或者输出数据。地址由外部控制器件分配。
半导体存储器件的地址包括行地址和列地址的组合，行地址用于选择存储单元阵列的行，列地址用于选择存储单元阵列的列。
图1是说明传统半导体存储器件的方框图。
在诸如同步动态随机存取存储器(SDRAM)的同步存储器件的情况下，半导体存储器件从外部部分接收时钟CLK，并将它用作其操作的基准。
地址寄存器24从外部部分接收地址ADD和时钟CLK，将地址ADD分类为行地址RA和列地址CA，并且将它们与时钟CLK同步和将它们分别输出到行解码器22和列解码器23。
命令解码器25接收命令com，以及将用于有效(active)操作的行地址选通(row address strobe，RAS)信号和RAS(CBR)之前的CAS信号输出到行解码器22。命令解码器25将列地址选通(column address strobe，CAS)信号输出到列解码器23用于读取或者写入操作。命令解码器25将写入使能信号WE输出到数据IO部分26以控制数据输入和输出。
行解码器22接收来自命令解码器25的RAS信号，并且进行有效操作以接收来自地址寄存器24的行地址RA，由此在存储单元阵列21的多个字线中指定确定的字线。行解码器22接收来自命令解码器25的CBR信号，以使存储单元阵列21进行刷新操作。
列解码器23在读取或者写入操作期间由从命令解码器25施加的CAS信号控制，并且接收来自地址寄存器24的列地址CA以在存储单元阵列21的多个位线中指定确定的位线。
存储单元阵列21包括在横向方向配置的多个字线、在垂直方向配置的多个位线、以及在字线和位线之间的交叉点上配置的存储单元。存储单元阵列21还包括多个传感放大器，用于检测和放大数据。
在存储单元阵列21中，当选择了在由行解码器22选择的字线和由列解码器23选择的位线之间的交叉点上配置的存储单元时，根据从命令解码器25施加的读取或者写入命令，传感放大器将所选择存储单元的数据DQi输出到外部部分或者放大并且在存储单元阵列中存储从外部部分输入的数据DQi。
数据IO部分26接收来自命令解码器25的写入使能信号WE，以从/向存储单元接收/输出数据，所述存储单元配置在由行解码器22指定的字线和由列解码器23指定的位线之间的交叉点上。
当在电源施加到半导体存储器件上之后产生了功率稳定信号(未示出)时，模式设置部分27接收来自命令解码器25的模式设置信号MRS。响应于模式设置信号MRS，模式设置部分27组合以地址ADD形式从外部部分施加的设置信号，以存储半导体存储器件的默认设置。就是说，模式设置部分27通过用于输入地址ADD的端子来接收设置信号，并且当电源施加在半导体存储器件上时进行半导体存储器件的默认设置。
当施加了电源时，具有上述存储结构的半导体器件以地址顺序从指定初始地址激活，然后进行读取或者写入操作，但是不施加电源时，所有的信息将丢失。当再次施加电源使得进行用于存储数据的处理时，读取或者写入操作以与先前处理相同的地址顺序进行重复。因此，某些存储单元的使用频率增加，结果随着时间的过去，具有高使用频率的存储单元被重压(stress)。由于在超精细处理中可能发生的热载流子效应，施加在存储单元上的重压变得更为严重，导致在半导体存储器件的寿命和可靠性上产生坏的影响。
相同的现象发生在是非易失性存储器件的闪烁存储器中，但是闪烁存储器具有即使不施加电源也能用于存储信息的特征，从而使用这个特征，在先前处理中使用的存储单元的地址信息被存储。当再次施加电源时，在某个区域中存储的所用存储单元的地址被读取，并且从未使用的地址开始分配写入处理。
根据日本专利公开号2003-249087，在具有中央处理器件、存储器件和地址转换电路的计算机系统中，当复位，即把从中央处理单元输出的开始地址的多个确定位用作掩模(mask)时，该开始地址被转换。日本专利公开号2003-249087特征在于，ROM和RAM的指定地址被转换，并且分立转换电路被配置在存储器件之外。
根据日本专利公开号2003-249087，非易失性存储器件包括复位地址设置电路，以当施加了电源时或者在复位之后将任意的某个地址指定为初始开始地址。日本专利公开号2003-249087使用了非易失性存储器件的特征用于复位地址设置电路指定某个地址，从而其不能够用于易失性存储器件中。
在上述传统的半导体器件中，由于初始地址被以相同方式指定，因此某些存储单元的使用频率增加，具有高使用频率的存储单元受到重压，导致了半导体器件的短寿命和低可靠性。为了解决上述问题，分立地址转换电路被配置在半导体存储器件之外，或者将非易失性存储器件用于转换初始地址，但其不能够用于易失性存储器件。
发明内容
本发明的目的是提供一种半导体器件的地址转换器，其被嵌置在所述半导体器件中和转换从外部部分施加的地址。
本发明的另一个目的是提供一种半导体器件，其中能够转换从外部部分施加的地址。
根据本发明的一个方面，半导体器件针对一种地址转换器，包括：时钟产生部分，用于当施加电源时产生至少一个时钟信号；控制信号设置装置，用于在模式设置操作期间设置控制信号；极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生至少一个极性选择信号；和地址转换部分，用于响应于所述至少一个极性选择信号，转换从外部部分施加的地址的至少一位以输出转换的地址。
在一个实施例中，所述时钟产生部分包括至少一个环形振荡器，其中由电源电压和周围温度产生的时钟信号的周期变化是大的。
在一个实施例中，所述极性选择信号产生部分包括至少一个D触发器。
在一个实施例中，所述地址转换部分包括至少一个异或电路。
在一个实施例中，所述控制信号设置装置在模式设置操作期间附加地设置测试控制信号。
在一个实施例中，所述地址转换部分包括：第一传输门，用于响应于所述测试控制信号来传输转换的地址；第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
根据另一个方面，本发明针对一种半导体器件的地址转换器，包括：时钟产生部分，用于当施加电源时产生时钟信号；延迟部分，用于延迟在所述时钟产生部分中产生的时钟信号以输出至少一个延迟的时钟信号；控制信号设置装置，用于在模式设置操作期间设置控制信号；极性选择信号产生部分，用于响应于所述至少一个延迟的时钟信号和所述控制信号，产生至少一个极性选择信号；和地址转换部分，用于响应于所述至少一个极性选择信号，转换从外部部分施加的地址的至少一位以输出转换的地址。
在一个实施例中，所述时钟产生部分包括环形振荡器，其中由电源电压和周围温度产生的时钟信号的周期变化是大的。
在一个实施例中，所述延迟部分包括至少一个缓冲器，并且当所述延迟部分包括多个缓冲器时，所述多个缓冲器具有相互不同的延迟时间。
在一个实施例中，所述极性选择信号产生部分包括至少一个D触发器。
在一个实施例中，所述地址转换部分包括至少一个异或电路。
在一个实施例中，所述控制信号设置装置在模式设置操作期间附加地设置测试控制信号。
在一个实施例中，所述地址转换部分包括：第一传输门，用于响应于所述测试控制信号来传输转换的地址；第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
根据另一个方面，本发明针对一种半导体存储器件，包括：存储单元阵列，其包括多个存储单元，所述多个存储单元的每一个连接在多个字线的每一个和多个位线的每一个之间；行解码器，用于响应于行地址来访问所述多个字线；列解码器，用于响应于列地址来访问所述多个位线；模式设置部分，用于在模式设置操作期间设置控制信号；命令解码器，用于分析从外部部分施加的命令和指令有效操作或者读取或者写入操作；数据IO部分，用于从/向由行解码器和列解码器指定的存储单元上接收/输出数据；极性选择部分，用于当施加了电源时产生至少一个时钟信号和响应于所述至少一个时钟信号和所述控制信号来产生至少一个极性选择信号；和地址转换部分，用于响应于所述至少一个极性选择信号，在有效操作期间转换从外部部分施加的地址的行地址的至少一位和在读取或者写入操作期间转换从外部部分施加的地址的列地址的至少一位，由此输出转换的地址。
在一个实施例中，所述极性选择部分包括：时钟产生部分，用于当施加了电源时产生至少一个时钟信号；和极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生至少一个极性选择信号。
在一个实施例中，所述时钟产生部分包括至少一个环形振荡器，其中由电源电压和周围温度产生的时钟信号的周期变化是大的。
在一个实施例中，所述极性选择部分包括：时钟产生部分，用于当施加了电源时产生时钟信号；延迟部分，用于延迟在所述时钟产生部分中产生的时钟信号以输出至少一个延迟的时钟信号；和极性选择信号产生部分，用于响应于所述至少一个延迟的时钟信号和所述控制信号，产生至少一个极性选择信号。
在一个实施例中，所述时钟产生部分包括环形振荡器，其中由电源电压和周围温度产生的时钟信号的周期变化是大的。
在一个实施例中，所述延迟部分包括至少一个缓冲器，并且当所述延迟部分包括多个缓冲器时，所述多个缓冲器具有相互不同的延迟时间。
在一个实施例中，所述地址转换部分包括至少一个异或电路。
在一个实施例中，所述模式设置部分在模式设置操作期间附加地设置测试控制信号。
在一个实施例中，所述地址转换部分包括：第一传输门，用于响应于所述测试控制信号来传输转换的地址；第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
在一个实施例中，所述半导体存储器件还包括：猝发控制部分，用于响应于从地址转换部分施加的列地址，在用来读取或者写入顺序地址的数据的猝发操作期间，产生顺序的列地址和将所述顺序的列地址输出到所述地址转换部分。
根据另一个方面，本发明针对一种半导体存储器件，包括：多个存储单元阵列存储库，其每一个包括多个存储单元，所述多个存储单元的每一个连接在多个字线的每一个和多个位线的每一个之间；行解码器，用于响应于行地址来访问所述多个字线；列解码器，用于响应于列地址来访问所述多个位线；存储库选择部分，用于响应于存储库地址来访问所述存储单元阵列存储库；模式设置部分，用于在模式设置操作期间设置控制信号；命令解码器，用于分析从外部部分施加的命令和指令有效操作或者读取或者写入操作；数据IO部分，用于从/向由存储库选择部分、行解码器和列解码器指定的存储单元接收/输出数据；极性选择部分，用于当施加了电源时产生至少一个时钟信号和响应于所述至少一个时钟信号和所述控制信号来产生至少一个极性选择信号；和地址转换部分，用于响应于所述至少一个极性选择信号，在有效操作期间转换从外部部分施加的地址的行地址和存储库地址的至少一位以产生转换的存储库地址或者转换的行地址，以及在读取或者写入操作期间转换从外部部分施加的地址的列地址的至少一位。
在一个实施例中，所述极性选择部分包括：时钟产生部分，用于当施加了电源时产生至少一个时钟信号；和极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生至少一个极性选择信号。
在一个实施例中，所述时钟产生部分包括至少一个环形振荡器，其中由电源电压和周围温度产生的时钟信号的周期变化是大的。
在一个实施例中，所述极性选择部分包括：时钟产生部分，用于当施加了电源时产生时钟信号；延迟部分，用于延迟在所述时钟产生部分中产生的时钟信号以输出至少一个延迟的时钟信号；和极性选择信号产生部分，用于响应于所述至少一个延迟的时钟信号和所述控制信号，产生至少一个极性选择信号。
在一个实施例中，所述时钟产生部分包括环形振荡器，其中由电源电压和周围温度产生的时钟信号的周期变化是大的。
在一个实施例中，所述延迟部分包括至少一个缓冲器，并且当所述延迟部分包括多个缓冲器时，所述多个缓冲器具有相互不同的延迟时间。
在一个实施例中，所述地址转换部分包括至少一个异或电路。
在一个实施例中，所述模式设置部分在模式设置操作期间附加地设置测试控制信号。
在一个实施例中，所述地址转换部分包括：第一传输门，用于响应于所述测试控制信号来传输转换的地址；第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
在一个实施例中，所述半导体存储器件还包括：猝发控制部分，用于响应于从地址转换部分施加的列地址，在用来读取或者写入顺序地址的数据的猝发操作期间，产生顺序的列地址和将所述顺序的列地址输出到所述地址转换部分。
附图说明
通过结合附图对本发明的优选实施例进行更详细描述，本发明的上述和其它目的、特性、优点将变得更加清楚，附图中，相同的标记在不同的视图中是指相同的部件。附图不需要依比例决定，重点在于说明本发明的原理。
图1是说明传统的半导体存储器件的方框图。
图2是说明根据本发明第一实施例的半导体器件的地址转换器的方框图。
图3是说明图2的半导体器件的地址转换器的详细方框图，这里转换了1位地址。
图4是说明图3的半导体器件的修正的地址转换器的方框图，这里增加了用于存储单元测试的测试路径。
图5是说明根据本发明第二实施例的半导体器件的地址转换器的方框图。
图6是说明图6的半导体器件的地址转换器的详细方框图，这里转换了1位地址。
图7是说明根据本发明第一实施例的具有半导体器件的地址转换器的半导体存储器件的方框图。
图8是说明根据本发明第二实施例的具有半导体器件的地址转换器的半导体存储器件的方框图。
图9是说明根据本发明第三实施例的具有半导体器件的地址转换器的半导体存储器件的方框图。
具体实施方式
图2是说明根据本发明第一实施例的半导体器件的地址转换器的方框图。
图3是说明图2的半导体器件的地址转换器的详细方框图，这里转换了1位地址。
参考图2和3，时钟产生部分110包括至少一个环形振荡器111，以当电源被施加在半导体器件上时产生具有不同周期的时钟信号CLK_sig。环形振荡器111是在诸如DRAM的半导体存储器件中采用的典型的环形振荡器111，其周期变化极大地依赖于电源电压和温度。就是说，在高电压或者低温下，其周期是短的，而在低电压或者高温下，其周期是长的。有许多用于降低环形振荡器111之周期变化的技术，但是，由于本发明利用该周期变化，因此使用具有高周期变化的环形振荡器111。
响应于从外部部分施加的模式设置信号MRS，模式设置部分140输出控制信号CON1。模式设置信号MRS是从外部部分施加的信号，用于半导体器件的初始设置，其在施加电源之后设置和在施加了电源的同时保持。
极性选择信号产生部分120包括至少一个D触发器(flip flop)121，其响应于从时钟产生部分110的环形振荡器111产生的时钟信号CLK_sig和从模式设置部分140施加的控制信号CON1而随机地产生极性选择信号PS。本文中，“随机地”是指所输出的极性选择信号PS不是常数，因为每个环形振荡器111的周期变化是严重的，因此当施加了控制信号CON1时，施加到极性选择信号产生部分120的时钟信号CLK_sig不是常数。
地址转换部分130包括至少一个XOR(“异”或)电路131，将极性选择信号PS和从外部部分施加的地址ADD的一个地址位An进行异或逻辑运算，以输出转换的地址TADD。当极性选择信号PS具有高电平时，转换的地址位TAn具有与地址位An相反的极性，当极性选择信号PS具有低电平时，转换的地址位TAn具有与地址位An相同的极性。
在上述半导体器件的地址转换器中，一旦施加了电源就产生控制信号CON1，并且然后被保持，因此在电源施加的时候，从外部部分施加的地址ADD就被连续地转换。
就是说，在施加了电源的时候，图2和3的半导体器件的地址转换器就以位为单位随机地转换从外部部分施加的地址，由此产生转换的地址。由于从外部部分施加的地址能够以位为单位被转换，因此其能够被应用于地址的1位或者所有位。
但是，由于转换地址转换器随机地内部映射地址，因此在测试期间外部部分不能够知道有关缺陷存储单元的信息。
图4示出了用于补偿上述问题的半导体器件的地址转换器。
图4是说明图3的半导体器件的改进的地址转换器的方框图，这里增加了用于存储单元测试的测试路径。
图4中，环形振荡器111、D触发器121和第一XOR电路131是与图3的相同。
响应于从图2的模式设置部分140输出的表示是否处于测试模式的控制信号CON2，第一传输门162在处于测试模式时不传输被转换的地址位TAn，在不处于测试模式时传输被转换的地址位TAn。
第二传输门163从D触发器121接收极性选择信号PS，并且响应于控制信号CON2，当处于测试模式时传输它，当不处于测试模式时不传输它。
第二XOR电路161从第一XOR电路131接收被转换的地址位TAn和当处于测试模式时从第二传输门163接收极性选择信号PS，并且将它们进行异或以产生地址位An。
图4中，两个控制信号CON1和CON2是不同的信号，但是从图1的模式设置部分27接收的一个控制信号CON能够被用作为这两个控制信号CON1和CON2。
图4半导体器件的修正的地址转换器在测试模式中“按原样”输出地址ADD，而不转换它，因此，外部测试装置能够知道有关缺陷存储单元的信息。
图5是说明根据本发明第二实施例的半导体器件的地址转换器的方框图。
图6是说明图6的半导体器件的地址转换器的详细方框图，这里转换了1位地址。
在图5和6中，图5的极性选择信号产生部分220、地址转换部分230和模式设置部分240与图2的相同，而图6的D触发器221和第一XOR电路231与图3的相同。
图2的时钟产生部分110包括至少一个环形振荡器111，但是图5的时钟产生部分210包括一个环形振荡器211。这里，环形振荡器211具有其周期变化极大地依赖于电源电压和周围温度的特征，如在图4中描述的。
延迟部分250包括至少一个缓冲器251和在不同的时间段期间延迟从时钟产生部分210的环形振荡器211产生的时钟信号CLK_sig以产生延迟的时钟信号DCLK_sig。
就是说，图5和6的地址转换器包括一个环形振荡器211和至少一个缓冲器251，以及转换从外部部分施加的地址ADD以输出转换的地址TADD。
对于图4所示的测试模式，测试通路能够被附加地配置，但是其操作是与图4的相同，因此其说明不被重复。
表1展示了由被施加4位地址ADD的半导体器件的地址转换器完成的示例性地址转换。
[表1]
Figure G2006101712719D00101
如表1中所示，作为地址ADD的位A3，A2，A1和A0，可以施加“0000”、“0001”、...、“1111”。
表1中，第一转换地址TADD1对应于这种情况：当对应于第三位的时钟信号CLK_sig具有高电平时施加控制信号CON1，当对应于第一、第二和第四位的时钟信号CLK_sig具有低电平时施加控制信号CON1。因此，地址ADD的第三位TA2在输出之前被反转，而第一位(TA0)、第二位(TA1)和第四位(TA3)“按原样”被输出。
就是说，输出转换地址TADD1，使得当施加了“0000”的地址ADD时，内部地址被转换成“0100”，当施加了“0001”的地址ADD时，内部地址被转换成“0101”，以及当施加了“1111”的地址ADD时，内部地址被转换成“1011”。
当地址ADD的某位被转换以输出如表1中所示的转换地址TADD时，即使地址ADD从存储器的第一地址顺序地前进，转换地址TADD从存储器的随机地址前进并且不顺序地前进。
表1中，第二转换地址TADD2对应于这种情况：当对应于所有位的时钟信号CLK_sig具有高电平时，施加控制信号CON1。所有位(TA3，TA2，TA1和TA0)在输出之前被反转。因此，如表1所示，当从外部部分施加的地址从存储器的第一地址顺序地前进时，第二转换地址从存储器的最后地址以相反顺序前进。
就是说，输出转换的地址TADD2，使得当施加了“0000”的地址ADD时，内部地址被转换成“1111”，当施加了“0001”的地址ADD时，内部地址被转换成“1110”，以及当施加了“1111”的地址ADD时，内部地址被转换成“0000”。
图7是说明根据本发明第一实施例的、具有半导体器件的地址转换器的半导体存储器件的方框图。
极性选择部分341对应于图2的极性选择信号产生部分120和时钟产生部分110的组合或者图5的极性选择信号产生部分220、延迟部分250和时钟产生部分210的组合，并且当施加电源时产生至少一个时钟信号以及响应于所述至少一个时钟信号和从模式设置部分370施加的控制信号CON1而产生至少一个极性选择信号PS。
除了图1的地址寄存器24的功能之外，地址转换部分342具有用于转换从外部部分施加的地址ADD以输出转换的行地址TRA和转换的列地址TCA的功能。地址转换部分342包括至少一个XOR电路，如图3和6中所示。响应于从极性选择部分341施加的至少一个极性选择信号PS，地址转换部分342在有效操作(active operation)期间转换从外部部分施加的地址ADD的行地址的至少一位以输出转换的行地址TRA，以及在读取或者写入期间转换地址ADD的列地址的至少一位以输出转换的列地址TCA。在同步存储装置的情况下，其接收从外部部分施加的时钟信号CLK和输出与所述时钟同步的转换的行地址TRA和转换的列地址TCA。
地址转换部分342附加地包括第一和第二传输门和第二XOR电路，如图4中所示，并且能够增加测试通路，使得能够响应于从模式设置部分370施加的表明其是否处于测试模式的控制信号CON2来进行存储单元测试。
响应于从模式设置部分370输出的控制信号CON2，第一传输门在其处于测试模式时不传输转换的地址位，在其不处于测试模式时传输转换的地址位TAn。
第二传输门从极性选择部分341接收极性选择信号PS，并且响应于从模式设置部分370施加的控制信号CON2，在其处于测试模式时传输它，在其不处于测试模式时不传输它。
第二XOR电路从第一XOR电路接收被转换的地址位和当处于测试模式时从第二传输门接收极性选择信号，并且将它们进行异或以产生地址位。
如在图4中，两个控制信号CON1和CON2是不同的信号，但是从模式设置部分370接收的一个控制信号CON能够被用作为这两个控制信号CON1和CON2。
行解码器320由CBR信号和RAS信号控制，并且接收由地址转换部分342转换的被转换行地址TRA以指定存储单元阵列310的某个行。
列解码器330接收由地址转换部分342转换的被转换列地址TRA以指定对应存储阵列310的某个列。
存储单元阵列310包括在横向方向配置的多个字线、在垂直方向配置的多个位线、以及在字线和位线之间的交叉点上配置的存储单元。存储单元阵列310还包括用于检测和放大数据的多个传感放大器。
在存储单元阵列310中，当选择了在由行解码器320选择的字线和由列解码器330选择的位线之间的交叉点上配置的存储单元时，根据从命令解码器施加的读取或者写入命令，传感放大器将所选择存储单元的数据DQi输出到外部部分或者放大并且在存储单元阵列中存储从外部部分输入的数据DQi。
命令解码器350分析从外部部分施加的命令com和将用于半导体存储器件初始设置的模式设置信号MRS输出到模式设置部分370，并且将行地址选通(RAS)信号和CBR信号输出到行解码器320用于有效操作。命令解码器350将列地址选通(CAS)信号输出到列解码器330用于读取或者写入操作。命令解码器350将写入使能信号WE输出到数据IO部分360以控制数据输入和输出。
当在电源施加到半导体存储器件上之后产生了功率稳定信号(未示出)时，模式设置部分370接收来自命令解码器350的模式设置信号MRS。响应于模式设置信号MRS，模式设置部分370组合以地址ADD形式从外部部分施加的设置信号，以存储半导体存储器件的默认设置。模式设置信号MRS在一旦施加了电源时就产生并且在电源被保持的时候继续保持该设置。响应于模式设置信号MRS，模式设置部分370将控制信号CON1输出到极性选择部分341以产生极性选择信号PS和将控制信号CON2输出到地址转换部分342以进行测试操作。
根据从命令解码器350施加的写入使能信号WE，数据IO部分360从由行解码器320和列解码器330指定的地址ADD的存储单元中输出数据DQi或者将从外部部分施加的数据DQi存储在所指定的存储单元中。
图7的半导体存储器件转换从外部部分施加的地址ADD的至少一位，以将由行解码器320和列解码器330指定的存储单元阵列310的存储单元随机地改变到随机存储单元。
施加到极性选择部分341的控制信号CON1和施加到地址转换部分342的控制信号CON2一次被施加，然后继续地保持，结果，地址转换部分342继续地转换和输出从外部部分施加的地址ADD。
图8是说明根据本发明第二实施例的、具有半导体器件的地址转换器的半导体存储器件的方框图。
图8的半导体存储器件具有存储单元阵列存储库(bank)结构，并且包括多个行解码器420和多个存储单元阵列存储库410。
类似于图7，极性选择部分441在施加了电源时产生至少一个时钟信号，并且响应于该至少一个时钟信号和从模式设置信号470施加的控制信号CON1产生至少一个极性选择信号PS。
响应于从极性选择部分441施加的至少一个极性选择信号PS，地址转换部分442转换从外部部分施加的地址的行地址和存储库地址的至少一位以产生转换的存储库地址TBA或者转换的行地址TRA和在有效操作期间分别将它们输出到存储库选择部分480和行解码器420，以及转换从外部部分施加的地址ADD的列地址的至少一位和在读取或者写入操作期间输出转换的列地址TCA。
地址转换部分442附加地包括第一和第二传输门和第二XOR电路，并且能够增加测试通路，使得能够响应于从模式设置部分470施加的表明其是否处于测试模式的控制信号CON2来进行存储单元测试。
存储库选择部分480接收从地址转换部分442施加的被转换存储库地址TBA，以及选择和激活多个行解码器420的一个，以选择多个存储单元阵列存储库410的一个。
多个行解码器420的一个通过存储库选择部分480选择，并且所选择的行解码器420接收由地址转换部分442转换的被转换行地址TRA，以指定在多个存储单元阵列存储库410中的对应存储单元阵列存储库的某个行。
列解码器430接收由地址转换部分442转换的被转换列地址TCA，以指定所述对应存储单元阵列存储库的某个列。
多个存储单元阵列存储库410的每一个包括存储单元阵列，并且每个存储单元阵列包括在横向方向配置的多个字线、在垂直方向配置的多个位线、以及在字线和位线之间的交叉点上配置的存储单元。每个存储单元阵列还包括用于检测和放大数据的多个传感放大器。
在多个存储单元阵列存储库410的每一个的存储单元阵列中，当一个存储单元阵列存储库被存储库选择部分480选择和在由行解码器420选择的字线和由列解码器430选择的位线之间的交叉点上配置的存储单元被选择时，根据从命令解码器450施加的读取或者写入命令，传感放大器将所选择存储单元的数据DQi输出到外部部分或者放大并且在存储单元阵列中存储从外部部分输入的数据DQi
当在电源施加到半导体存储器件上之后产生了功率稳定信号(未示出)时，模式设置部分470接收来自命令解码器450的模式设置信号MRS。响应于模式设置信号MRS，模式设置部分470组合以地址ADD形式从外部部分施加的设置信号，以存储半导体存储器件的默认设置。响应于模式设置信号MRS，模式设置部分470将控制信号CON1输出到极性选择部分441以产生极性选择信号PS和将控制信号CON2输出到地址转换部分442以进行测试操作。
命令解码器450分析从外部部分施加的命令com和将用于半导体存储器件初始设置的模式设置信号MRS输出到模式设置部分470，并且将行地址选通(RAS)信号和CBR信号输出到行解码器420用于有效操作，类似于图7。命令解码器450将列地址选通(CAS)信号输出到列解码器430用于读取或者写入操作。命令解码器450将写入使能信号WE输出到数据IO部分460以控制数据输入和输出。
类似于图7，根据从命令解码器450施加的写入使能信号WE，数据IO部分460从由行解码器420和列解码器430指定的地址ADD的存储单元中输出数据DQi或者将从外部部分施加的数据DQi存储在所指定的存储单元中。
图9是说明根据本发明第三实施例的具有半导体器件的地址转换器的半导体存储器件的方框图。
图9的半导体存储器件具有存储单元阵列存储库结构，并且支持等待(latency)功能和猝发读取或者写入功能。
等待功能指如下同步半导体存储器件的功能，其中施加外部命令以预先指定当半导体存储器件输出数据时的时间。
猝发功能指如下功能，当地址ADD从外部部件施加时，顺序地产生预定数目的地址ADD以指定存储单元和输入/输出数据，即使该地址ADD没有被附加地施加也是这样。
极性选择部分541在施加了电源时产生至少一个时钟信号，并且响应于该至少一个时钟信号和从模式设置信号570施加的控制信号CON1产生至少一个极性选择信号PS。
响应于从极性选择部分541施加的至少一个极性选择信号PS，地址转换部分542转换从外部部分施加的地址ADD的行地址和存储库地址的至少一位以产生转换的存储库地址TBA或者转换的行地址TRA和在有效操作期间分别将它们输出到存储库选择部分580和行解码器520，以及转换从外部部分施加的地址ADD的列地址的至少一位和在读取或者写入操作期间输出转换的列地址TCA。另外，地址转换部分542将通过转换从外部部分施加的地址ADD的列地址的至少一位所产生的转换列地址TCA输出到等待和猝发控制部分590用于所述猝发功能，并且接收和转换从所述等待和猝发控制部分590产生的列地址CA和将被转换的列地址TCA输出到列解码器。
地址转换部分542附加地包括第一和第二传输门和第二XOR电路，并且能够增加测试通路，使得能够响应于从模式设置部分570施加的表明其是否处于测试模式的控制信号CON2来进行存储单元测试。
存储库选择部分580接收从地址转换部分542施加的被转换存储库地址TBA，以及选择和激活多个行解码器520的一个，以选择多个存储单元阵列存储库510的一个。
多个行解码器520的一个被存储库选择部分580选择，并且所选择的行解码器520接收由地址转换部分542转换的被转换行地址TRA，以指定在多个存储单元阵列存储库510中的对应存储单元阵列存储库的某个行。
列解码器530接收由地址转换部分542转换的被转换列地址TCA，以指定所述对应存储单元阵列存储库510的某个列。
多个存储单元阵列存储库510的每一个包括存储单元阵列，并且每个存储单元阵列包括在横向方向配置的多个字线、在垂直方向配置的多个位线、以及在字线和位线之间的交叉点上配置的存储单元。每个存储单元阵列还包括用于检测和放大数据的多个传感放大器。
在多个存储单元阵列存储库510的每一个的存储单元阵列中，当一个存储单元阵列存储库被存储库选择部分580选择和在由行解码器520选择的字线和由列解码器530选择的位线之间的交叉点上配置的存储单元被选择时，根据从命令解码器550施加的读取或者写入命令，传感放大器将所选择存储单元的数据DQi输出到外部部分或者放大并且在存储单元阵列中存储从外部部分输入的数据DQi。
当在电源施加到半导体存储器件上之后产生了功率稳定信号(未示出)时，模式设置部分570接收来自命令解码器550的模式设置信号MRS。响应于模式设置信号MRS，模式设置部分570组合以地址ADD形式从外部部分施加的设置信号，以存储半导体存储器件的默认设置。响应于模式设置信号MRS，模式设置部分570将控制信号CON1输出到极性选择部分541以产生极性选择信号PS和将控制信号CON2输出到地址转换部分542使得能够进行测试操作。模式设置部分570还将在存储的默认设置中的等待设置和猝发长度设置输出到所述等待和猝发控制部分590。
命令解码器550分析从外部部分施加的命令com和将用于半导体存储器件初始设置的模式设置信号MRS输出到模式设置部分570，并且将行地址选通(RAS)信号和CBR信号输出到行解码器520用于有效操作的。命令解码器550将列地址选通(CAS)信号输出到列解码器530用于读取或者写入操作。命令解码器550将写入使能信号WE输出到数据IO部分560以控制数据输入和输出。
图9的等待和猝发控制部分590从模式设置部分570接收等待设置以控制用于数据IO部分560输出数据DQi的时间，并且从模式设置部分570接收用于指定地址产生数目的猝发长度设置和接收由地址转换部分542转换从外部部分施加的地址ADD的列地址而产生的被转换列地址TCA，以及基于转换列地址TCA顺序地产生列地址CA和将它输出到地址转换部分542。
由于等待和猝发控制部分590顺序地产生列地址CA，当对应存储单元阵列存储库510的某个行由所产生的列地址CA指定时，在从外部部分施加和转换的被转换列地址TCA中可能发生错误。因此，类似于从外部部分施加的地址ADD，从等待和猝发控制部分590产生的列地址CA也被输出到地址转换部分542和然后被转换，由此预先防止可能内部发生的错误。
根据从命令解码器550施加的写入使能信号WE，数据IO部分560从由行解码器520和列解码器530指定的地址ADD的存储单元中输出数据DQi或者将从外部部分施加的数据DQi存储在所指定的存储单元中。但是，数据IO部分560能够在由等待和猝发控制部分590指定的时刻将数据DQi输出到外部部分。
在上述实施例中，已经说明了图8和9的具有存储单元阵列存储库结构的半导体存储器件具有等待功能和猝发读取或者写入功能，但是不具有存储单元阵列存储库结构的图7的半导体存储器件也能够具有等待功能和猝发读取或者写入功能。
在图7到9的半导体存储器件中，传统半导体存储器件的地址寄存器被极性选择部分341，441，或者541的地址转换部分342，442，或者542替代，但是地址寄存器能够附加地配置。
一个地址转换部分342，442，或者542被用于转换地址，但是可以配置分立的地址转换部分用于存储库地址、行地址和列地址，并且地址能够以分立的位为单位转换。
两个控制信号CON1和CON2从模式设置部分370，470或者570中输出，典型的半导体存储器件的模式设置部分能够使用用于指定测试模式或者正常模式的信号以仅仅使用一个控制信号CON。
在上述实施例中，着重于半导体存储器件说明了本发明的半导体器件的地址转换器，但是其能够应用于其它的半导体器件。
如上述，根据本发明的半导体器件的地址转换器和半导体存储器件被设置来无论何时施加电源时不同地转换地址，使得无论何时施加了电源时随机地映射地址以指定不同地址，即使输入被施加于相同地址上也是这样，由此分散集中在某个存储单元上的重压，导致半导体存储器件的长寿命和高可靠性。由于缺陷存储单元能够在测试模式中检查，因此能够进行有效的测试。而且，本发明能够被用于易失性存储器件和非易失性存储器件。
尽管已经参考示例性实施例特别展示和说明了本发明，但是，本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以在形式和细节上进行变化。

Claims (33)

1.一种半导体器件的地址转换器，包括：
时钟产生部分，用于当施加电源电压时产生至少一个时钟信号；
控制信号设置装置，用于在模式设置操作期间设置控制信号；
极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生至少一个极性选择信号；和
地址转换部分，用于响应于所述至少一个极性选择信号，转换从外部部分施加的地址的至少一位以输出转换的地址。
2.根据权利要求1的转换器，其中，所述时钟产生部分包括至少一个环形振荡器，其中时钟信号的周期变化依赖于该电源电压和周围温度。
3.根据权利要求1的转换器，其中，所述极性选择信号产生部分包括至少一个D触发器。
4.根据权利要求1的转换器，其中，所述地址转换部分包括至少一个异或电路。
5.根据权利要求1的转换器，其中，所述控制信号设置装置在模式设置操作期间附加地设置测试控制信号。
6.根据权利要求5的转换器，其中，所述地址转换部分包括：
第一传输门，用于响应于所述测试控制信号来传输转换的地址；
第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及
异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
7.一种半导体器件的地址转换器，包括：
时钟产生部分，用于当施加电源电压时产生时钟信号；
延迟部分，用于延迟在所述时钟产生部分中产生的时钟信号以输出至少一个延迟的时钟信号；
控制信号设置装置，用于在模式设置操作期间设置控制信号；
极性选择信号产生部分，用于响应于所述至少一个延迟的时钟信号和所述控制信号，产生至少一个极性选择信号；和
地址转换部分，用于响应于所述至少一个极性选择信号，转换从外部部分施加的地址的至少一位以输出转换的地址。
8.根据权利要求7的转换器，其中，所述时钟产生部分包括环形振荡器，其中时钟信号的周期变化依赖于该电源电压和周围温度。
9.根据权利要求7的转换器，其中，所述延迟部分包括至少一个缓冲器，并且当所述延迟部分包括多个缓冲器时，所述多个缓冲器具有相互不同的延迟时间。
10.根据权利要求7的转换器，其中，所述极性选择信号产生部分包括至少一个D触发器。
11.根据权利要求7的转换器，其中，所述地址转换部分包括至少一个异或电路。
12.根据权利要求7的转换器，其中，所述控制信号设置装置在模式设置操作期间附加地设置测试控制信号。
13.根据权利要求12的转换器，其中，所述地址转换部分包括：
第一传输门，用于响应于所述测试控制信号来传输转换的地址；
第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及
异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
14.一种半导体存储器件，包括：
存储单元阵列，其包括多个存储单元，所述多个存储单元的每一个连接在多个字线的每一个和多个位线的每一个之间；
行解码器，用于响应于行地址来访问所述多个字线；
列解码器，用于响应于列地址来访问所述多个位线；
模式设置部分，用于在模式设置操作期间设置控制信号；
命令解码器，用于分析从外部部分施加的命令和指令有效操作或者读取或者写入操作；
数据IO部分，用于从/向由行解码器和列解码器指定的存储单元接收/输出数据；
极性选择部分，用于当施加电源电压时产生至少一个时钟信号和响应于所述至少一个时钟信号和所述控制信号来产生至少一个极性选择信号；和
地址转换部分，用于响应于所述至少一个极性选择信号，在有效操作期间转换从外部部分施加的地址的行地址的至少一位和在读取或者写入操作期间转换从外部部分施加的地址的列地址的至少一位，由此输出转换的地址。
15.根据权利要求14的器件，其中，所述极性选择部分包括：
时钟产生部分，用于当施加该电源电压时产生所述至少一个时钟信号；
极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生所述至少一个极性选择信号。
16.根据权利要求15的器件，其中，所述时钟产生部分包括至少一个环形振荡器，其中时钟信号的周期变化依赖于该电源电压和周围温度。
17.根据权利要求14的器件，其中，所述极性选择部分包括：
时钟产生部分，用于当施加该电源电压时产生时钟信号；
延迟部分，用于延迟在所述时钟产生部分中产生的时钟信号以输出至少一个延迟的时钟信号；和
极性选择信号产生部分，用于响应于所述至少一个延迟的时钟信号和所述控制信号，产生所述至少一个极性选择信号。
18.根据权利要求17的器件，其中，所述时钟产生部分包括环形振荡器，其中时钟信号的周期变化依赖于该电源电压和周围温度。
19.根据权利要求17的器件，其中，所述延迟部分包括至少一个缓冲器，并且当所述延迟部分包括多个缓冲器时，所述多个缓冲器具有相互不同的延迟时间。
20.根据权利要求14的器件，其中，所述地址转换部分包括至少一个异或电路。
21.根据权利要求14的器件，其中，所述模式设置部分在模式设置操作期间附加地设置测试控制信号。
22.根据权利要求21的器件，其中，所述地址转换部分包括：
第一传输门，用于响应于所述测试控制信号来传输转换的地址；
第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及
异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
23.根据权利要求14的器件，还包括：猝发控制部分，用于响应于在用来读取或者写入顺序地址的数据的猝发操作期间从地址转换部分施加的列地址，产生顺序的列地址和将所述顺序的列地址输出到所述地址转换部分。
24.一种半导体存储器件，包括：
多个存储单元阵列存储库，其每一个包括多个存储单元，所述多个存储单元的每一个连接在多个字线的每一个和多个位线的每一个之间；
行解码器，用于响应于行地址来访问所述多个字线；
列解码器，用于响应于列地址来访问所述多个位线；
存储库选择部分，用于响应于存储库地址来访问所述存储单元阵列存储库；
模式设置部分，用于在模式设置操作期间设置控制信号；
命令解码器，用于分析从外部部分施加的命令和指令有效操作或者读取或者写入操作；
数据IO部分，用于从/向由存储库选择部分、行解码器和列解码器指定的存储单元接收/输出数据；
极性选择部分，用于当施加电源电压时产生至少一个时钟信号和响应于所述至少一个时钟信号和所述控制信号来产生至少一个极性选择信号；和
地址转换部分，用于响应于所述至少一个极性选择信号，在有效操作期间转换从外部部分施加的地址的行地址和存储库地址的至少一位以产生转换的存储库地址或者转换的行地址，以及在读取或者写入操作期间转换从外部部分施加的地址的列地址的至少一位。
25.根据权利要求24的器件，其中，所述极性选择部分包括：
时钟产生部分，用于当施加该电源电压时产生至少一个时钟信号；
极性选择信号产生部分，用于响应于所述至少一个时钟信号和所述控制信号，产生所述至少一个极性选择信号。
26.根据权利要求25的器件，其中，所述时钟产生部分包括至少一个环形振荡器，其中时钟信号的周期变化依赖于该电源电压和周围温度。
27.根据权利要求24的器件，其中，所述极性选择部分包括：
时钟产生部分，用于当施加该电源电压时产生时钟信号；
延迟部分，用于延迟在所述时钟产生部分中产生的时钟信号以输出至少一个延迟的时钟信号；和
极性选择信号产生部分，用于响应于所述至少一个延迟的时钟信号和所述控制信号，产生至少一个极性选择信号。
28.根据权利要求27的器件，其中，所述时钟产生部分包括环形振荡器，其中时钟信号的周期变化依赖于该电源电压和周围温度。
29.根据权利要求27的器件，其中，所述延迟部分包括至少一个缓冲器，并且当所述延迟部分包括多个缓冲器时，所述多个缓冲器具有相互不同的延迟时间。
30.根据权利要求24的器件，其中，所述地址转换部分包括至少一个异或电路。
31.根据权利要求24的器件，其中，所述模式设置部分在模式设置操作期间附加地设置测试控制信号。
32.根据权利要求31的器件，其中，所述地址转换部分包括：
第一传输门，用于响应于所述测试控制信号来传输转换的地址；
第二传输门，用于响应于所述测试控制信号来传输所述至少一个极性选择信号；以及
异或门，用于接收和异或所述转换的地址和从所述第二传输门传输的所述极性选择信号，以输出与从外部部分施加的地址相同的地址。
33.根据权利要求24的器件，还包括：猝发控制部分，用于响应于从地址转换部分施加的列地址，在用来读取或者写入顺序地址的数据的猝发操作期间，产生顺序的列地址和将所述顺序的列地址输出到所述地址转换部分。
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