CN2777706Y - 可程序金属氧化半导体存储电路 - Google Patents

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Abstract

一种可程序金属氧化半导体存储电路；该存储电路包括一第一、第二N型晶体管，其栅极连接漏极，并可耦接第一控制电压准位，其源极均耦接第二控制电压准位；其中，该第一及第二控制电压准位是用以使该第一或第二N型晶体管的漏极与源极间的电压(Vds)和栅极与源极间的电压(Vgs)之间的压差大于一预设临界电压，方能产生一热载子效应。

Description

可程序金属氧化半导体存储电路
技术领域
本实用新型是有关于一种半导体装置，特别是有关于一种存储装置，另外，利用应力的金属氧化半导体场效晶体管(Metal Oxide SemiconductorField Effect Transistors；MOSFETs)装置的半导体存储装置亦一并揭露。
背景技术
一般金属氧化半导体场效晶体管(Metal Oxide Semiconductor FieldEffect Transistor；以下简称MOSFET)装置的制造方式是在一半导体基底上形成一栅极氧化层、一源极电极、以及一漏极电极。在栅极氧化层上具有一栅极电极，而源极电极与漏极电极是毗连于栅极氧化层与栅极电极。MOSFET装置的制造方法可能是经由多次的变化，而这些变化为此技艺人士所熟知。
当MOSFET装置的栅极电极边缘的硅氧化层之下的栅极介电层注入电荷载子时，将造成热载子效应(hot carrier effect)。MOSFET装置的热载子效应会显示于晶体管的参数中，例如次启始电流(sub-threshold current)和临界电压(threshold voltage)。尤其当MOSFET装置受到热载子效应的应力时，若临界电压漂移(drift)时，则造成次启始电流的增加。由于电荷载子注入于MOSFET装置的半导体基底之上的栅极氧化层时，会造成MOSFET装置的参数漂移。根据MOSFET装置所设计的参数，可得知注入电荷载子可能在栅极氧化层产生许多界面状态，或是陷入栅极氧化层的中间间隙。
一般而言，MOSFET装置的热载子效应是由许多因素所控制，例如，被注入的电荷载子的界面硬度、栅极氧化层的陷获密度(trap density)、以及半导体基底/栅极氧化层接口的位能障壁(potential barrier)，这些因素并不限制MOSFET装置的极性。当操作电压被维持住时，MOSFET装置的栅极介电层的厚度和通道宽度均被减小，将使得MOSFET的栅极电极边缘的电场梯度(gradient)增加，用以提高热载子效应。当电场梯度增加时，使得更多的电荷载子注入或陷入半导体基底以与栅极电极边缘之下的栅极氧化层或栅极介电层中。
当电荷载子充分地注入或陷入MOSFET装置的半导体基底以与栅极介电层时，使得该MOSFET装置受到应力(stress)。当热载子效应是利用上述因素而被增强或放大时，将使得受到应力的MOSFET装置的半导体基底与栅极介电层的电子电荷增进到某一程度。当MOSFET装置受到更大的应力时，将使其传导率降低，因而具有较高的阻抗。MOSFET装置的高阻抗会维持到注入或陷于MOSFET装置的半导体基底和栅极介电层的电荷被移除。
在现有技术中，令人满意的半导体存储设计需增加额外的方法或组件，方能完成具有一次程序写入的非挥发性存储装置。
发明内容
有鉴于此，本实用新型的主要目的是提供一可程序金属氧化半导体存储电路。
为了达到上述目的，本实用新型的存储控制电路包括一第一N型晶体管、以及第二N型晶体管。第一及第二N型晶体管的栅极连接漏极，并可耦接第一控制电压准位，其源极耦接第二控制电压准位。
第一及第二控制电压准位使第一或第二N型晶体管的漏极-源极电压(Vds)和栅极-源极电压(Vgs)之间的压差大于一预设临界电压，方能产生一热载子效应。
由此，本实用新型的有益效果是：由于本实用新型利用热载子效应来控制作为可编程金属氧化半导体存储电路中的MOSFET，因此，当MOSFET的通道长度随着制作过程的进步而愈来愈短时，就愈容易发生热载子效应，使得本实用新型的存储电路愈容易被程序化(programmed)，并且可使得本实用新型的存储电路面积随着工艺技术的进步而被缩小。
附图说明
图1显示本实用新型的存储装置。
图2A显示图1不同节点的时序图。
图2B显示存储装置在读取操作的节点时序图。
图3A显示图1不同节点的时序图。
图3B显示存储装置在读取操作的节点时序图。
符号说明：
100：存储装置；
102：闩锁；
PM0、PM1：P型厚栅极氧化层装置；
NM0、NM1：N型厚栅极氧化层装置；
NM2、NM3：N型薄栅极氧化层装置；
PM2、PM3：P型晶体管；
NM4、NM5：N型晶体管；
VW0、VW1：节点；
V1及V0：控制电压准位；
OUT、OUTz：输出端；
204、206、208、214、304、306、308、314：上升边缘；
202、216、302、316：下降边缘。
具体实施方式
为让本实用新型的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
本实用新型提供一种存储装置，利用热载子效应控制两个N型金属氧化半导体(MOS)装置。图1显示本实用新型的存储装置。如图所示，存储装置100可利用热载子效应而被程序化。存储装置100包括一闩锁102、P型厚栅极氧化层装置PM0、PM1、N型厚栅极氧化层装置NM0、NM1、以及N型薄栅极氧化层装置NM2、NM3。P型厚栅极氧化层装置PM0、PM1用以执行写入动作。N型厚栅极氧化层装置NM0、NM1用以执行读取动作。N型薄栅极氧化层装置NM2、NM3只能有一次程序写入(programmable)。闩锁102具有P型晶体管PM2、PM3以及N型晶体管NM4、NM5。为了成功地注入足够的电荷载子至薄栅极氧化层装置NM2、NM3，以得到热载子效应，故本实用新型的存储装置100是使用厚栅极装置以抵抗高于固定操作电压的电压。
若P型厚栅极氧化层装置PM0、PM1在薄栅极氧化层装置NM2、NM3未注入足够的电荷载子时就发生崩溃，则无法执行程序写入功能。当薄栅极氧化层装置受热载子效应影响时，其通道短于具有高电场的厚栅极氧化层装置。
P型厚栅极氧化层装置PM0、PM1的源极均耦接于一高操作电压准位VDDH。根据之前所提到的理由，该高操作电压准位VDDH高于固定操作电压的准位。例如，高操作电压准位VDDH为3.3V，为了得到热载子效应，临界电压的准位为1.2V，因此，固定操作电压的准位需小于1V。P型厚栅极氧化层装置PM0、PM1的漏极分别耦接至薄栅极氧化层装置NM2、NM3的栅极及漏极以及N型厚栅极氧化层装置NM0、NM1的源极。如图所示，在P型厚栅极氧化层装置PM0、PM1的漏极分别耦接至控制电压准位V0、V1。同样地，节点VW0、VW1分别代表P型厚栅极氧化层装置PM0、PM1的栅极，用以可程序存储装置100。
薄栅极氧化层装置NM2、NM3的源极均耦接至一控制电压准位VSS。根据电路的设计，薄栅极氧化层装置NM2、NM3的源极可能直接或非直接地连接到地(ground)。N型厚栅极氧化层装置NM0、NM1的栅极均耦接至一参考电压VR。N型厚栅极氧化层装置NM0的漏极耦接至晶体管PM2及NM4的栅极。N型厚栅极氧化层装置NM1的漏极耦接至晶体管PM3及NM5的栅极。当参考电压VR设定在一适当的准位时，N型厚栅极氧化层装置NM0、NM1可一起被视为一连接模块，用以提供控制电压准位V1及V0作为闩锁102的输入。晶体管PM2、PM3的源极均耦接至一操作电压准位VDDL，其漏极分别耦接至晶体管NM4、NM5的漏极。晶体管NM4、NM5的源极均耦接至控制电压准位VSS。晶体管PM2及PM4的栅极作为输出端OUT并耦接至晶体管PM3的漏极以及晶体管NM5的漏极。晶体管PM3及NM5的栅极作为输出端OUTz，并耦接至晶体管PM2的漏极及晶体管NM4的漏极。
在第一实施例中，假设存储装置1 00欲存入“1”时。图2A显示图1不同节点的时序图。请搭配图1，当提供电源予存储装置100时，节点VW0及VW1的准位为高操作电压准位VDDH，而参考电压VR的准位为控制电压准位VSS。当存储装置100在一写入操作时，节点VW0的准位暂时地由高操作电压准位VDDH至0，因此若节点VW1为高操作电压准位VDDH时，P型厚栅极氧化层装置PM0导通。图2A中的下降边缘2 02代表节点VW0的切换。控制电压准位V0被提升至高操作电压准位VDDH，如上升边缘204所示。因此在薄栅极氧化层装置NM2里的电荷载子开始形成，直到薄栅极氧化层装置NM2的漏极与源极间具有一高电场。漏极与源极间的电压为Vds，栅极与源极间的电压为Vgs。当Vds与Vgs的压差大于预设临界电压时，便可产生热载子效应。由于热载子效应，薄栅极氧化层装置NM2电流(Ids)会小于薄栅极氧化层装置NM3的电流(Ids)。此时，薄栅极氧化层装置NM2将具有低传导率及高阻抗，并且视为已程序化(programmed)。当节点VW0如上升边缘206所示，被切回至高操作电压准位VDDH时，则P型厚栅极氧化层装置PM0被截止。此时，由于节点VW1维持在高操作电压准位VDDH，因此P型厚栅极氧化层装置PM1无法导通，故没有热载子电荷在薄栅极氧化层装置NM3中形成。由于热载子效应，薄栅极氧化层装置特性如同仅能进行一次程序写入(one-time programmable)的熔线。
图2B显示存储装置在读取操作的节点时序图。在读取操作前，参考电压VR的准位上升，如上升边缘208所示，但并不确定输出端OUT及OUTz的准位。当参考电压VR的准位上升到足够导通N型厚栅极氧化层装置NM0及NM1时，则分别提供控制电压准位V0、V1至输出端OUT及OUTz。在本实施例中，接收控制电压准位V0的输出端OUT的准位大于接收控制电压准位V1的输出端OUTz的准位，因此输出端OUT的准位上升至操作电压准位VDDL，如上升边缘214所示，而输出端OUTz的准位位于控制电压准位VSS，如下降边缘216所示。故可由存储装置的输出端OUT读到原先储存于NM2的数据“1”。闩锁102的结构可视为一比较电路，用以比较控制电压准位V0、V1的准位，因而产生结果于输出端OUT。
当参考电压VR无法导通N型厚栅极氧化层装置NM0及NM1时，控制电压准位V0、V1便无法分别连接至输出端OUT及OUTz。此时，若输出端OUT的准位高于输出端OUTz的准位时，闩锁102将强迫输出端OUT的准位为操作电压准位VDDL。相反地，若输出端OUT的准位低于输出端OUTz时，闩锁102将强迫输出端OUT为控制电压准位Vss。在本实施例中，由于输出端OUT高于输出端OUTz，因此，就算参考电压VR无法导通N型厚栅极氧化层装置NM0及NM1，闩锁102会将输出端OUT设定在操作电压准位VDDL，而将输出端OUTz设定在控制电压准位Vss。
由于闩锁102在读取操作后，会将输出端OUT的准位由输出端OUTz的准位中移开，因此，在读取操作后，输出端OUTz的准位为输出端OUT的反相准位。在一读取操作前，输出端OUT及OUTz的状态并不明确。由于闩锁102会在读取操作时，维持存储装置的信息，因此，闩锁102的特性为一存储胞，用以将输出端OUT的准位维持在“1”或“0”。
在第二实施例中，存储装置被存入“0”时。图3A显示图1不同节点的时序图。当提供电源予存储装置100时，节点VW0及VW1的准位为高操作电压准位VDDH，而参考电压VR的准位为控制电压准位VSS。当存储装置100在一写入操作时，节点VW1的准位暂时地由高操作电压准位VDDH至0，因此P型厚栅极氧化层装置PM1导通。图3A中的下降边缘302代表节点VW1的切换。控制电压准位V1被提升至高操作电压准位VDDH，如上升边缘304所示。因此薄栅极氧化层装置NM3内的热载子开始形成，直到薄栅极氧化层装置NM3的漏极与源极间具有一高电场。由于热载子效应，流经薄栅极氧化层装置NM3的电流小于流经薄栅极氧化层装置NM2的电流。薄栅极氧化层装置NM3将具有低传导率及高阻抗，并且视为已程序化(programmed)。当节点VW1如上升边缘306所示，被切回至高操作电压准位VDDH时，则P型厚栅极氧化层装置PM1被截止。此时，由于节点VW0维持在高操作电压准位VDDH，因此P型厚栅极氧化层装置PM0无法导通，故没有热载子电荷在薄栅极氧化层装置NM2中形成。
图3B显示存储装置在读取操作的节点时序图。在读取操作前，参考电压VR上升，如上升边缘308所示，但并不确定输出端OUT及OUTz的准位。当参考电压VR上升到足够导通N型厚栅极氧化层装置NM0及NM1时，则分别提供控制电压准位V0、V1至输出端OUT及OUTz。在本实施例中，输出端OUT的准位低于输出端OUTz，因此输出端OUTz的准位上升至操作电压准位VDDL，如上升边缘314所示，而输出端OUT的准位位于控制电压准位VSS，如下降边缘316所示。故可由存储装置的输出端OUT读到原先储存数据“0”。由于薄栅极氧化层装置NM3的阻抗大于薄栅极氧化层装置NM2，因此控制电压准位V0小于控制电压准位V1。
当参考电压VR无法导通N型厚栅极氧化层装置NM0及NM1时，控制电压准位V0、V1便无法分别连接至输出端OUT及OUTz。此时，若输出端OUT的准位低于输出端OUTz时，闩锁102将强迫输出端OUT的准位为控制电压准位VSS，而输出端OUTz的准位为操作电压准位VDDL。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。

Claims (10)

1.一种可程序金属氧化半导体存储电路，其特征是，包括：
一第一N型薄栅极氧化层晶体管，其栅极连接漏极，并可耦接一第一控制电压准位，其源极耦接一第二控制电压准位；以及
一第二N型薄栅极氧化层晶体管，其栅极连接漏极，并可耦接该第一控制电压准位，其源极耦接该第二控制电压准位；
其中，该第一及第二控制电压准位是用以使该第一或第二N型薄栅极氧化层晶体管的漏极与源极间的电压和栅极与源极间的电压之间的压差大于一预设临界电压，方能产生一热载子效应。
2.根据权利要求1所述的可程序金属氧化半导体存储电路，其特征是，更包括一闩锁模块，具有一第一及第二输入端、以及一第一及第二输出端，该第一及第二输出端的准位该第一及第二输入端之间的压差所决定；其中，该第一及第二输入端分别耦接该第一及第二N型薄栅极氧化层晶体管的漏极，用以产生该闩锁模块的第一输出端及第二输出端的准位，该第一输出端及第二输出端的准位代表该第一或第二N型薄栅极氧化层晶体管是否已被程序写入。
3.根据权利要求2所述的可程序金属氧化半导体存储电路，其特征是，更包括一连接模块，具有二N型厚栅极氧化层晶体管，其栅极均耦接一第三控制电压准位，用以将该第一N型厚栅极氧化层晶体管的漏极连接该闩锁模块的第一输入端，并将该第二N型厚栅极氧化层晶体管的漏极连接该闩锁模块的第二输入端。
4.根据权利要求1所述的可程序金属氧化半导体存储电路，其特征是，更包括一P型厚栅极氧化层晶体管，用以连接该第一控制电压准位至该第一或第二N型薄栅极氧化层晶体管的漏极。
5.根据权利要求4所述的可程序金属氧化半导体存储电路，其特征是，该第一及第二N型晶体管的栅极氧化层比该P型晶体管的栅极氧化层薄。
6.根据权利要求1所述的可程序金属氧化半导体存储电路，其特征是，该第一控制电压准位高于该操作电压。
7.根据权利要求1所述的可程序金属氧化半导体存储电路，其特征是，该第二控制电压准位是位于一接地准位
8.根据权利要求1所述的可程序金属氧化半导体存储电路，其特征是，该第一及第二N型晶体管均为薄栅极氧化层晶体管。
9.根据权利要求2所述的可程序金属氧化半导体存储电路，其特征是，该闩锁模块的第一及第二输出端的电压准位为互补关系。
10.根据权利要求9所述的可程序金属氧化半导体存储电路，其特征是，该N型晶体管均为厚栅极氧化金属氧化半导体装置。
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