CN88101112A - 测定数据传输速率的方法和装置 - Google Patents

Abstract

供耦合终端设备与数据模件间数据并在与数据模件有关的处理机参与次数最少时直接测定和配合终端设备正在传输的和数据模件收到的串行数据速率的异步接口中配置计数线路，用以在每次需要测定终端设备传输中的数据速率时测定收到的头一字符中起动位周期，然后接口调到新测数据速率并接收头一字符的其余二进制位和在新速率下的后来各字符。处理机只参与请求异步接口测定输入数据速率并与之配合，并当接口测定和配合输入数据速率时有空履行其它任务。

Description

本发明涉及数字通信系统，特别涉及测定和协调这类系统中各设备之间的数据传输速率的方法和装置。

随着提供信息检索服务的大型数据库的出现，各种在企业界和家庭中可与这些数据库配用的终端设备和可作为终端设备配置的电子计算机迅速增加。

与数据库的通信通常是采用将终端设备通过电话交换网络连接到数据库的数据模件进行的。数据模件与终端设备之间的数据通信可以用周知的位同步形式或字符异步形式进行。

当以异步形式工作的终端设备接到一个数据模件上时，来往各设备之间的数据开始时是很少以同等速率传输的，而是为了使数据速率适当匹配往往必须操纵某些系统中双方设备的开关。

在某些系统中有一种使数据模件在速率上彼此匹配的方法，从而使数据模件适应所连接的终端设备的速率。通常在这种配置方式中，速率匹配是通过令数据模件中的处理机极其快速地扫描所收到的数据的首位实现的。这就使处理机可以确定终端设备正在传输的字符的速率并使数据模件的速率与该字符速率匹配。遗憾的是，在对综合服务数字网络（ISDN）或数字通信协议（DCP）所使用的数据电话中进行速率匹配过程中，处理机还得履行许多其它业务。因此在采用这些协议的系统中，通常不能用处理机进行那种数据采样以确定数据传输速率。

现有技术中公知的另一种方法是采用通用同步异步接收发射机（USART）的同步方式来匹配来自终端设备的数据的速率。有关的处理机用预定的专用控制字符使终端接收机进入位同步接收方式。速率确定之后，将USART置于异步方式恢复接收后续字符。这种方法虽然能检测出传速速率，但不能可靠地接收头一个字符，不然就是在接收在没有额外的延迟时间的高速率下到达的第二个字符时产生问题。这种方法还要求使用USART，USART价昂，因而在要求低开销的系统中不大受欢迎。

根据本发明，本发明提供的是一种经改进的异步接口，供在终端设备和数据模件之间耦合数据之用。这种异步接口测定着终端设备正在传输的和数据模件所接收的数据的速率，办法是测出所收到的第一字符中的起动位周期，调节该数据速率，然后以新速率接收在该字符和以后各字符中的其余二进制位。要使操作正确，必须使从终端设备所收到的第一字符中的第一个数据位为逻辑1，这可通过例如回车来提供。

在测定数据速率的过程中，处理机参与与数据模件有关的操作的次数极少。处理机参与的操作先是要求异步接口确定输入数据速率，并匹配到这个速率上。速率由异步接口确定和匹配之后，处理机就再次处理接收到的字符和新的数据速率。当异步接口确定和匹配输入数据速率时，处理机就有空执行其它任务。

工作时，异步接口通过将波特速率计数器从其正常倒计数方式转换成数据速率测定方式测出起动位速率，从而测出数据速率。在正常工作期间，当数据模件正在接收的数据的速率已知时，波特速率计数器就将高速时钟的计数减少到已知波特速率的16倍，并用此计数对所收到数据各字符中各位的中部进行采样。当必须确定由终端设备传输的数据的速率和数据模件所收到的数据的速率时，将波特速率计数器预置在，例如，零的预计数上，并在头一个字符起动位的开始端起动。当发生逻辑电平从1到0的转换（这表示起动位的前沿），波特速率计数器就开始对高速率时钟脉冲进行计数，并继续增加计数，直到出现逻辑电平从0到1的转换（这表示起动位结束，头一个数据位开始）为止。这时，计数器停止计数，其反映波特速率的计数值被寄存到状态寄存器中，从而使处理机可以读出新的波特速率。然后波特速率计数器恢复到其正常的倒计数状态，产生16倍于刚确定的数据速率的时钟。在此新速率下，初始字符中的其余二进制位，以及其后各字符中的二进制位都全部被接收。

结合附图阅读下面的详细介绍即可更清楚地理解本发明及其操作方式。附图中：

图1是根据本发明的原理工作的异步接口各主要功能部分的方框图;

图2是适用于本发明的波特速率发生器的原理示意图;

图3是图1异步接口的发送部分的方框图;

图4是图1异步接口的接收部分的方框图。

各附图中的各相同元件都用同样的编号表示。

参看图1，根据本发明，在数据模件（图中未示出）与如数据电话机之类的串行异步外围设备136之间提供通信链路的异步接口的功能方框图。数据模件中有一个处理机130与异步接口相互作用并连接到该异步接口上。处理机130可以是多种处理机中的一种，如英特尔公司出售的8088型微处理机。

这种异步接口的工作情况一部分与传统的通用异步接收发送机（UART）的工作情况类似。UART是本技术领域中众所周知的，John    E    Mc    Namara在《数据通信技术》（数字设备公司，1977）中作了介绍。

如图所示，异步接口包括发送和接收控制寄存器120、控制接口110、中断控制器115、状态寄存器111、处理机接口125和波特速率发生器200。异步接口中还包括发送移位寄存器310和接收移位寄存器410，还有发送先进先出（FIFO）数据寄存器330和接收FIFO数据寄存器430。微处理机接口125用来自处理机130的控制信息控制着状态寄存器111、控制寄存器120、发送FIFO数据寄存器330和接收FIFO数据寄存器430等寄存器读出和写入。状态寄存器111读取经由清除发送（CTS）输出线路103和请求发送（RTS）输入线路102与异步外围设备136接口相连的控制接口110的状态。

中断控制器115通过中断控制线路101直接改变着对处理机130发送、接收或速率匹配的状态。该中断控制器115还可以通知处理机130：控制接口110何时在线路102上发生超前状态的变化。

来自数据模件的数据从处理机130经由处理机接口125和发送FIFO数据寄存器301耦合到发送移位寄存器310上。发送移位寄存器310由发送数据（TXD）线路301给异步外围设备136提供数据。接收移位寄存器410经由接收数据（RXD）线路401接收来自异步外围设备136的数据。所收到的数据然后经由接收FIFO数据寄存器430和微处理机接口125耦合到处理机130上，因而耦合到数据模件上。

为确定处理机130可从接收FIFO数据寄存器430读取或写入发送FIFO数据寄器330的数据量，状态寄存器111监控着存储在该各寄存器中的数据量，并将信息提供给处理机130。公用时钟135通过波特速率发生器200经由线路209为处理机130和异步接口提供计时信息。

现在参看图2，图中示出适用于图1的装置作为波特速率发生器200的线路图。该线路包括一波特速率数据寄存器201、一11位计数器202、一波特速率控制电路203、一前置换算器204和一选择器开关205。波特速率发生器线路有两种操作方式：产生16倍于波特速率的时钟信号的正常操作方式，和确定异步外围设备来的串行输入信息流中数据传输速率的速率匹配方式。

在正常操作方式过程中，图1中所示的处理机130通过将11位率的确定计数经由线路210写入波特速率数据寄存器201中调定波特速率来直接控制波特速率。在此操作状态下，处理机130也通过状态寄存器111将线路207上的正常操作的通/断控制位写成“通”状态。波特速率控制电路203接收此控制位，又在达到某给定计数值时使11位计数器202复位，并促使选择器开关205将线路209上的主时钟输入直接耦合到11位计数器202上。在此操作方式下，11位计数器202可以一直计数到处理机130所提供的存储在波特速率数据寄存器201中的预定的11位计数值。每次达到此计数值时，控制电路203由线路206提供16倍于所吸收到预定数据的时钟选通脉冲。此时钟选通脉冲用以对所收到的存储在接收移位寄存器410（图4）中的数据进行取样并用以停止对数据进行的计时，以便将其输入到发送移位寄存器310（图3）中，这将在后面详细介绍。每次达到计数值时，控制电路203使11位计数器202复位，然后重复该循环。

若进行速率匹配时，处理机130将线路207上的通/断控制位写成“断”状态。这促使控制电路203将11位计数器202预置到预定的计数值，并通过选择开关205将预置换算器204插入11位计数器的时钟输入通路中。速率匹配状态也经由速率匹配状态线路208供到处理机130中。预置换算器204将输入11位计数器202的时钟减去十六，从而将正确的波特速率存入波特速率数据寄存器201中。线路207上的通/断控制位处于“断”状态时与正常操作过程中一样也禁止控制电路203使11位计数器202复位。

输入数据的速率匹配是由波特速率发生器线路测定串行输入数据流起动位的持续时间进行的。为使操作正常，应使所收到的头一个字符中的最低有效位（即所收到的头一个数据位）为逻辑1。这是由包括回车在内的一系列字符提供的。

起动位的持续时间是由图4中所示的接收部分中起动位检测电路411的输入确定的，这后面将谈到。起动位检测电路411检测起动位的起点和终点。当发生逻辑1至0的转换时（这表示起动位的前沿），起动位检测电路411经由线路212给波特速率控制电路203提供信号指示。当发生逻辑0至1的转换时（这表示起动位的后沿），表示此转换的信号也经由同一线路212供到波特速率控制电路203上。

当起动位的始端供到波特速率控制电路203上时，该电路启动11位计数器202，于是11位计数器202开始在前置换算器204所提供的时钟频率下计数。计数器202继续计数，直到控制电路203接收到起动位信号的终端为止，这时控制电路203禁止计数器202。接着，将从11位计数器202中所获的计数存入波特速率数据寄存器201中，新的波特速率则由处理机130经由线路210读取。然后波特速率控制电路203将11位计数器202置入正常计数状态以产生16倍刚测出的数据率的时钟，初始字符中的其余二进制位以及数据流中后来的字符都在此新数据率下进行再生。300位/秒与19.2k位/秒的数据率不难与此波特速率发生器线路匹配。

若在速率匹配过程中进入计数器202中的数据太多，计数器就会溢出，并在线路211上给处理机130提供反映此错误情况的溢出信号。该信号系经由图1中所示的中断控制器115供到处理机130上的。

图3是同步接口发送器部分的功能方框图。从数据模件传送到异步外围设备136的数据系从处理机130通过微处理机接口125（两者都示于图1中）耦合到发送数据寄存器336中，并在该寄存器中存储起来。数据由该数据寄存器耦合到导引逻辑电路335上，导引逻辑电路335则将以字节表示的数据写入到331至334的多个空置的发送寄存器的各个寄存器中，这些发送寄存器331至334都装有图1所示的发送FIFO数据寄存器330。写入该数据的程序是先将数据写到其中一个空置着的最小有效发送寄存器中，然后再写到次最小有效发送寄存器中，如此类推。

发送中断控制器116是图1中所示的中断控制器115的一部分，它从异步外围设备经由线路101给处理机130提供发送中断信号。此控制器116还提供状态线112，供起动处理机130使其监控空置的发送寄存器的数目，从而每次写入一个以上字节的数据。

来自图1中的控制寄存器120的发送中断状态控制信号系经由线路121耦合到发送中断控制器116上，以控制发送寄存器331至334。写到更高有效发送寄存器的数据往下波动到次一个最高有效寄存器，直到它达到最低有效发送寄存器为止。举例说，写到发送寄存器334的数据会通过寄存器333和332往下波动到发送寄存器331上，在发送寄存器331耦合到发送移位寄存器310上。响应控制寄存器120的还有奇偶发生器313。该发生器收到来自控制寄存器120经由线路124的输入时，产生适当的奇偶检验信号并将其存入8位发送移位寄存器310的最高有效位中。

时钟和控制电路312计算数据从发送移位寄存器310经由停止/起动位发生器311至串行发送数据输出线路301的时间。控制来自时钟和控制电路312的发送数据的普通启动信号系由处理机130经由线304作为发送启动（TXEN）二进制位提供的。线路206上至时钟和控制电312的16倍波特速率时钟信号系来自波特速率发生器200且控制着往外提供到线路301上的异步外围设备的发送数据的频率或波特速率。而来自请求发送/清除发送方式控制电路113的输出在线路303上给时钟和控制电路312提供方式控制信号，以调节对发送数据的停止计时。

在时钟的控制电路312的控制下，停止/起动位发生器311在数据字节始端产生起动位，而且还在数据字节末端产生停止位。有一个或两个停止位可以选用。中断是通过在起码10连续位周期内迫使TXD线路301进入逻辑零电平的中断发生器112中进行的。该中断发生信号由图1中所示的控制寄存器120控制。

方式控制电路113是图1的控制接口110的一部分，且经由RTS线路102和CTS线路103与异步外围设备接口。此控制电路的方式系由控制寄存器120所提供的状态位经由线路104进行控制的。当异步接口连接到在数据终端设备（DTE）状态下工作的一个异步外围设备上时，控制方式电路113采用CTS输出线路103向异步外围设备表明，在TXD输出线路301上存在着待传输的数据。当异步外围设备能接收线路301上的这个串行数据时，它就在RTS输入线路102上提供一个逻辑零电平。然后此发送移位寄存器310中的数据就通过停止/起动位发生器311往外移位到输出线路301上。

现在参看图4，这是同步接口接收机部分的功能方框图。来自异步外围设备的数据由异步接口经由线路401接收，然后经由起动位检测器411和表决电路412耦合到接收机部分。起动位检测器411，如早先论述过的那样，给波特速率发生器200提供有关起动位持续时间的信息。起动位检测器还给时钟和控制电路415提供有关起动位的信息。该时钟和控制电路415又给表决电路412提供三个时钟选通脉冲，以便对所收到的输入数据进行取样。加入这个取样程序为的是提高接收机部分的抗噪音特性。在三个时钟选通的脉冲的情况下，表决电路412在位周期中途对各收到的数据位取三次样。举例说，若测出两个零逻辑电平和一个1逻辑电平，则将一个逻辑零作为所选定的输入从表决电路412耦合到接收移位寄存器410上。时钟和控制器415的输入计时是由来自波特速率发生器200的16倍波特速率时钟信号提供的。

数据经妥善移位和存入接收移位寄存器410之后，以字节的形式传送到多个接收寄存器431至436中，从最低有效接收寄存器431开始。这些寄存器包括图1所示的FIFO数据寄存器430。数据经由寄存器432、433、434和436循环，然后耦合到导引逻辑437上。此导引逻辑从各接收寄存器取出最高有效数据字节，再将其连接到一个接收数据寄存器438上。处理机130经由将该接收数据寄存器连接到处理机接口部件125的线路123读取该寄器438。负载控制器422控制着来自接收移位寄存器410的数据的加载情况，并将其记录到多个接收寄存器431至436中。该负载控制器422系连接到中断检测位431上，用以在任何时候检测出中断信号时中止加载。负载控制器也连接到起动/停止帧检测器414上，起动/停止帧检测器414的作用是观测所收到的数据是否有帧错误的情况，并在出现成帧错误时发出错误位信号。

接收启动电路420系作为主接收启动控制器使用，且在数据从接收移位寄存器410加到多个接收寄存器431至436上时进行控制。接收启动电路的输入是一个请求发送/清除发送方式控制电路114。方式控制电路114是图1控制接口110的一部分，且经由RTS线路102和CTS线路103与异步外围设备接口。该方式控制器114还给接收启动电路420提供控制输入。

当选用DCE方式时，线路102上的RTS信号是一个输入，且将异步外围设备连接到异步接口上。当异步外围设备请求将数据传送到异步接口时，它就会在RTS输入线路102上提供逻辑零电平。若由于该指示由接收中断控制器117提供因而多个接收寄存器431～436末满，且若接收部分如线路403上的启动信号所反映的那样处于工作状态，则来自控制电路114的CTS输出线路103转入逻辑零，向异步外围设备表明，可能会发生往异步接口中接收机部分传输。接收中断控制器117是图1中所示的中断控制115的一部分。若多个接收寄存器431至436充满数据，则CTS输出线路103在起码一个寄存器可使用之前是不会恢复正常操作的。接收中断控制器117还经由线路101向处理机130表明接收中断的情况。来自控制寄存器120的这个中断系统由接收中断控制线路405提供给中断控制器117的。状态位线路407系连接到状态寄存器111上且用以给该寄存器提供有关接收机部分的状态信息。

其它某些控制信号系在异步接口上产生以增进数据处理。线路406上的状态信号给状态寄存器111提供关于接收机432至436中有多少接收字符的信息，以便处理机130可以进行多重读出，从而节约转态过程的时间。若允许进行中断，则中断控制器117就经由线路101向处理机130表明，具体发生了那一种接收中断的情况。在线路104上的中断位检测电路421向处理机130表明已检测出中断情况。奇偶检验423将所收到的奇偶性与在控制寄存器120中所选定的奇偶性加以比较。该信息是配合从起动/停止帧检测414作为错误位检测出来的超限或帧错误检测情况一起使用，且跟随接收数据字通过接收寄存器431至436。按需要读出奇偶信息时，奇偶信息也经由线路409供到状态寄存器111上。

若接收机恢复正常操作，且在控制电路114中还未选用DCE方式，则若在处理机130读取七个或更多的数据字节中的一个数据之前就收到该七个或多个数据字节，就有可能出现接收FIFO超限情况。若真的发生这种情况，则会经由控制线路408将这种情况提供给状态寄存器111。此外，这时在多个寄存器431至436中的数据字节数会从接收中断控制器117经由线路407和状态寄存器111提供到处理机130中。

这种异步接口是可以修改的，而且在不脱离本发明精神实质和范围的前提下熟悉技术领域的人士是可以进行这种修改的。因此应该理解的是，在所附权利要求的范围内，本发明是可按以上所介绍的以外的方案付诸实施的。

Claims (12)

1、一异步接口，用以耦合一数据模件和一串行异步外围设备之间的数据，该异步接口可根据来自该数据模件的控制信号进行配置，其特征在于：

控制装置(203)对来自数据模件的控制信号起响应；

接收装置(200，410和430)，用以从串行异步外围设备接收串行异步数据流，接收装置有一个计数装置(202)在第一配置方式下工作，用以提供一个时钟源，供取样并确定异步接口正在接收的数据中的各二进制位的1或0状态；

测定装置(200)，用以测定串行异步外围设备正在传输到异步接口的串行异步数据流的数据接收速率，该测定装置有一由控制装置重新配置且在第二配置方式下工作的计数装置，用以测定所收到的头一个字符中的起动位的周期持续时间，计数装置递增计数直到反映起动位周期的计数值，并提供该计数值；和

速率转换装置(201，204和205)，对控制装置和计数装置都起反应，用以重新组合数据流接收装置，以便在反映起动位的周期的速度下接收数据。

2、权利要求1所述的异步接口，其特征在于，在第一种配置方式下工作用以提供时钟源的计数装置还包括一起动位检测器（411），用以检测起动位周期的开始。

3、权利要求1中所述的异步接口，其特征在于，由控制装置重新配置且在第二配置方式下工作用以测定起动位周期的持续时间的计数装置还包括一起动位检测器（411），用以检测起动位周期的开始和结束。

4、权利要求3中所述的异步接口，其特征在于，由控制装置重新配置在第二种配置方式下工作的计数装置还有一个前置换算器（204），用以提供一减频时钟源，使计数装置所提供的计数直接反映起动位的周期。

5、权利要求4中所述的异步接口，其特征在于，串行异步数据流的配置，是使得所收到的头一个字符中的头一个数据位以1状态出现。

6、权利要求1中所述的异步接口，其特征在于，与外部处理装置接口用的装置（125），该处理装置给控制装置提供控制信号，以便要测定从异步外围设备接收数据的速率时对控制装置重新配置，还有速率转换装置，给处理装置提供反映从异步外围设备接收数据的速率的状态信号。

7、一耦合一数据模件与一串行异步外围设备之间的数据的方法，从异步外围设备提供到一异步接口的数据可根据来自数据模件的控制信号进行配置，该方法的特征在于以下几个步骤：

根据来自数据模件的控制信号配备控制器（203）;

接收来自串行异步外围设备的串行异步数据流，接收步骤还包括以第一配置方式操纵计数器（202），以便提供取样和测定异步接口正在接收的数据中各二进制位的1态或零态;

测定串行异步外围设备正在传输到异步接口的串行异步数据的数据接收速率，测定步骤还包括操纵由控制器重新配置且在第二种配置方式下工作的计数器，以测定所收到的头一个字符中的起动位的周期持续时间，该计数器递增计数到反映起动周期的计数，并提供该计数;和

重新组合计数器，使其配置得可在第一种配置方式下工作，以便提供一个以反映起动位周期的速率取样和接收数据用的时钟源。

8、权利要求7中所述用以耦合数据模件与一串行异步外围设备之间的数据的方法，其特征在于，在第一种配置方式下工作用以提供时钟源的计数器有一个起动位检测器（411），用以检测起动位周期的开始。

9、权利要求7中所述的用以耦合一数据模件与一串行异步外围设备之间的数据的方法，其特征在于，由控制器重新配置且在第二种配置方式下工作用以测定起动位的周期的持续时间的计数器有一个起动位检测器（411），用以检测起动位周期的开始和结束。

10、权利要求9中所述的那种用以耦合一数据模件和串行外围设备之间的数据的方法，其特征在于，由控制器重新配置且在第二种配置方式下工作的计数器还有一个前置换算器（204），用以提供一减频时钟源，使得计数装置所提供的计数直接反映起动位的周期。

11、权利要求10中所述的那种用以耦合一数据模件与一串行外围设备之间的数据的方法，其特征在于，配置串行异步数据流的步骤，使得所收到的头一个字符中的头一个数据位以1态出现。

12、权利要求7中所述的用以耦合一数据模件与一串行外围设备之间的数据的方法，其特征在于，与外部处理机（130）接口的步骤，每当要测定从异步外围设备接收数据的速率时，处理机就给控制器提供控制信号供重新配置控制器之用，且重新配置步骤给处理机提供反映从异步外围设备接收数据的速率的状态信号。

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